JPH0228745A - バス幅変更回路 - Google Patents
バス幅変更回路Info
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- JPH0228745A JPH0228745A JP17845588A JP17845588A JPH0228745A JP H0228745 A JPH0228745 A JP H0228745A JP 17845588 A JP17845588 A JP 17845588A JP 17845588 A JP17845588 A JP 17845588A JP H0228745 A JPH0228745 A JP H0228745A
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- bus
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- Pending
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- 230000004075 alteration Effects 0.000 title 1
- 239000000872 buffer Substances 0.000 claims abstract description 16
- 230000002457 bidirectional effect Effects 0.000 claims abstract description 9
- 230000002093 peripheral effect Effects 0.000 abstract description 15
- 230000005540 biological transmission Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 7
- 239000003990 capacitor Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 240000002853 Nelumbo nucifera Species 0.000 description 1
- 235000006508 Nelumbo nucifera Nutrition 0.000 description 1
- 235000006510 Nelumbo pentapetala Nutrition 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
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- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、データーバスが例えば８ビット（ｂ ｉ ｔ
）のＣＰＵ （中央処理装置）が、１６ビットのデータ
ー幅を有するペリフェラル（周辺機器）に対して、アク
セスするようにしたバス幅変更回路に関する。
）のＣＰＵ （中央処理装置）が、１６ビットのデータ
ー幅を有するペリフェラル（周辺機器）に対して、アク
セスするようにしたバス幅変更回路に関する。
従来、このような場合の解決手段として第４図にブロッ
ク図で表す回路構成がみられる。
ク図で表す回路構成がみられる。
１は８ビットＣＰＵ ［例えばμＰＤ（登録商標）８０
８１］で、１６ビットの周辺デバイス２をアクセスして
いる。１４．１７は高速ＣＭＯ８・３ステイトバツフア
［例えばＴＣ７４ＨＣ２４４Ｐ／Ｆ］であり、１５．１
６は８回路入りＤタイプフリップフロップである。そし
て、１８．１９は８ビット・データーバス、５はインバ
ータ、６゜７．１０〜１３はナンド論理回路であり、矢
印は信号の流れを示す。
８１］で、１６ビットの周辺デバイス２をアクセスして
いる。１４．１７は高速ＣＭＯ８・３ステイトバツフア
［例えばＴＣ７４ＨＣ２４４Ｐ／Ｆ］であり、１５．１
６は８回路入りＤタイプフリップフロップである。そし
て、１８．１９は８ビット・データーバス、５はインバ
ータ、６゜７．１０〜１３はナンド論理回路であり、矢
印は信号の流れを示す。
いま、ＣＰＵＩのアドレスのビットＡＯが“１″［論理
信号］で、周辺デバイス２をアクセスするようにチップ
・セレクト信号Ｃ８を作るための条件信号ＬＳ ｉ Ｓ
ＥＬが“１″にされて、ＣＰＵＩから周辺デバイス２へ
の書込み信号ＷＲが与えられると、周辺デバイス２のＬ
バイ１−（Ｄｏ〜Ｄ７）のデーターをＤタイプフリップ
フロップ１５に書込んでおき、Ｈバイ１−（Ｄ８〜Ｄ１
５）のデータを書く時に［つまり、このＨバイト（Ｄ８
〜Ｄ１５）のデーターは、そのままＣＰＵ１から周辺デ
バイス２へ書込まれる。］、先のＤタイプフリップフロ
ップ１５に書込んでおいたＬバイト（Ｄｏ〜Ｄ７）のデ
ーターをＤタイプフリップフロップ１５から高速ＣＭＯ
５・３−ステイトバッファ１４を介して出力し、ＬＳｉ
２へ入力させることで、あたかも１６ビット・データー
が同時に書かれるようになっていた。読出しくＲＤ）に
おいても、ＣＰＵＩがＨバイト（Ｄ８〜Ｄ１５）のデー
タを読む時に［すなわち、このＨバイト（ＤＢ〜Ｄ１５
）のデーターは、そのまま周辺デバイス２からＣＰＵ］
へ読出される。コ、Ｌバイト（ＤＯ〜Ｄ７）のデーター
をＤタイプフリップフロップ］６に書込み、次に高速Ｃ
ＭＯ３・３−ステイトバッファ１７を介して出力し、Ｃ
ＰＵＩが１６ビット・データーを読んでいた。
信号］で、周辺デバイス２をアクセスするようにチップ
・セレクト信号Ｃ８を作るための条件信号ＬＳ ｉ Ｓ
ＥＬが“１″にされて、ＣＰＵＩから周辺デバイス２へ
の書込み信号ＷＲが与えられると、周辺デバイス２のＬ
バイ１−（Ｄｏ〜Ｄ７）のデーターをＤタイプフリップ
フロップ１５に書込んでおき、Ｈバイ１−（Ｄ８〜Ｄ１
５）のデータを書く時に［つまり、このＨバイト（Ｄ８
〜Ｄ１５）のデーターは、そのままＣＰＵ１から周辺デ
バイス２へ書込まれる。］、先のＤタイプフリップフロ
ップ１５に書込んでおいたＬバイト（Ｄｏ〜Ｄ７）のデ
ーターをＤタイプフリップフロップ１５から高速ＣＭＯ
５・３−ステイトバッファ１４を介して出力し、ＬＳｉ
２へ入力させることで、あたかも１６ビット・データー
が同時に書かれるようになっていた。読出しくＲＤ）に
おいても、ＣＰＵＩがＨバイト（Ｄ８〜Ｄ１５）のデー
タを読む時に［すなわち、このＨバイト（ＤＢ〜Ｄ１５
）のデーターは、そのまま周辺デバイス２からＣＰＵ］
へ読出される。コ、Ｌバイト（ＤＯ〜Ｄ７）のデーター
をＤタイプフリップフロップ］６に書込み、次に高速Ｃ
ＭＯ３・３−ステイトバッファ１７を介して出力し、Ｃ
ＰＵＩが１６ビット・データーを読んでいた。
よって、従来例にみられるように８ビットＣＰＵにおい
て１６ビットの周辺デバイス２をアクセスするためには
、読み、書き用に２個の８回路入りＤタイプフリップフ
ロップ［もつとも、それらの出力段にそれぞれ例えば高
速ＣＭＯ８・３ステイトバツフアを備える。］を必ず用
いなければならなかっった。
て１６ビットの周辺デバイス２をアクセスするためには
、読み、書き用に２個の８回路入りＤタイプフリップフ
ロップ［もつとも、それらの出力段にそれぞれ例えば高
速ＣＭＯ８・３ステイトバツフアを備える。］を必ず用
いなければならなかっった。
ここにおいて本発明は、それら８回路入りＤタイプフリ
ップフロップを用いることなく、８ピッ１− ＣＰ Ｕ
から１６ビットの周辺デバイス２をアクセスすることが
できるバス幅変更回路を提供することを、その目的とす
る。
ップフロップを用いることなく、８ピッ１− ＣＰ Ｕ
から１６ビットの周辺デバイス２をアクセスすることが
できるバス幅変更回路を提供することを、その目的とす
る。
本発明は、フローティングになった８ビット・バスがそ
の８ビット・バス自体の有する容量（キャパシタンス）
で、前の状態を保有することに着目し、これによりデー
ターを保持させ、８回路入りＤタイプフリップフロップ
の代りをさせるバス幅変更回路であり、 また本発明は、１６ビットの周辺デバイス２の“Ｌ″あ
るいは“Ｈ”のいずれか一方のデーターにあたる下位あ
るいは上位８ビットの８ビット・バスに、ターミネター
を接続することで、データーを保持させ、８回路入りＤ
タイプフリップフロップと同様な機能をもたせるバス幅
変更回路である。
の８ビット・バス自体の有する容量（キャパシタンス）
で、前の状態を保有することに着目し、これによりデー
ターを保持させ、８回路入りＤタイプフリップフロップ
の代りをさせるバス幅変更回路であり、 また本発明は、１６ビットの周辺デバイス２の“Ｌ″あ
るいは“Ｈ”のいずれか一方のデーターにあたる下位あ
るいは上位８ビットの８ビット・バスに、ターミネター
を接続することで、データーを保持させ、８回路入りＤ
タイプフリップフロップと同様な機能をもたせるバス幅
変更回路である。
本発明は、１６ビットの周辺デバイス２の“Ｌ″あるい
は“Ｈ″のいずれか一方のデーターにあたる下位あるい
は上位８ビットの８ビット・バスにその前の状態を保有
させることができるから、８回路入りＤタイプフリップ
フロップを一方の８ビット・バスの双方向に配設する必
要がなくなる。
は“Ｈ″のいずれか一方のデーターにあたる下位あるい
は上位８ビットの８ビット・バスにその前の状態を保有
させることができるから、８回路入りＤタイプフリップ
フロップを一方の８ビット・バスの双方向に配設する必
要がなくなる。
本発明の一実施例における回路構成を表すブロック図を
第１図に示す。
第１図に示す。
全ての図面において、同一符号は同一もしくは相当部材
を表す。
を表す。
３はハスバッファ［例えば、高速８回路入り双方向バス
バッファ・ＴＣ７４ＨＣ２４５Ｐ／Ｆなどが適用される
。］てあり、その８１１〜８８人出力端子は１６ビット
の周辺デバイス２のＬバイト（ＤＯ〜Ｄ７）入・出力端
子に接続された８ビット・バスに１８に接続され、その
Ａ１〜Ａ８人・出力端子は８ビット・バスに１９を介し
てＣＰＵＩのデーター人・出力端子ＤＯ〜Ｄ７へ接続さ
れる。
バッファ・ＴＣ７４ＨＣ２４５Ｐ／Ｆなどが適用される
。］てあり、その８１１〜８８人出力端子は１６ビット
の周辺デバイス２のＬバイト（ＤＯ〜Ｄ７）入・出力端
子に接続された８ビット・バスに１８に接続され、その
Ａ１〜Ａ８人・出力端子は８ビット・バスに１９を介し
てＣＰＵＩのデーター人・出力端子ＤＯ〜Ｄ７へ接続さ
れる。
そのＤＩＲは伝送方向切替入力端子で、“Ｈ“にすると
Ａ−Ｂの方向にデーターが伝送し、“Ｌ′にするとＢ−
Ａの方向にデーターが伝送し、Ｇはイネーブル入力端子
で“Ｈ”にするとＡ側バス１．９Ｂ側バス］８共にフロ
ーティング（高インピーダンス）状態になる。
Ａ−Ｂの方向にデーターが伝送し、“Ｌ′にするとＢ−
Ａの方向にデーターが伝送し、Ｇはイネーブル入力端子
で“Ｈ”にするとＡ側バス１．９Ｂ側バス］８共にフロ
ーティング（高インピーダンス）状態になる。
すなわち、この一実施例はＣ０Ｍ５のＬＳｉ２とＣ０Ｍ
５のバスバッファ［Ｉ（Ｃ２４５１３及び若干のゲート
［５〜９］よりなっている。
５のバスバッファ［Ｉ（Ｃ２４５１３及び若干のゲート
［５〜９］よりなっている。
ところで、この一実施例における８ビット・ハス１８は
それ自体キャパシタンスを保有しているが、必要とあら
ば代かの静電容量のコンデンサ４ａ×８を各ビット毎に
アース間接続される。
それ自体キャパシタンスを保有しているが、必要とあら
ば代かの静電容量のコンデンサ４ａ×８を各ビット毎に
アース間接続される。
なを、８はノア論理回路、９はナンド論理回路である。
ここで、本発明の動作を第２図のタイムチャトにより説
明する。
明する。
ＣＰＵＩかＬＳｉ２をアクセス（読込み人力ＲＤ＝“０
”）すると、Ｃ８１，、ＲＤを“Ｌ”にしてつまりＣ８
１＝ＲＤ＝”Ｏ”として、ＬＳｉ２の１６ビット・デー
タの“Ｈ”バイト・データの（Ｄ８〜ＤＬ５）ＡＨが、
データー・バスの８ビット・バス１９にのり［（Ｃ）に
示すＡｌｌ］、ＣＰＵＩはこれを取込む。これを（ｇ）
のタイム１で示している。
”）すると、Ｃ８１，、ＲＤを“Ｌ”にしてつまりＣ８
１＝ＲＤ＝”Ｏ”として、ＬＳｉ２の１６ビット・デー
タの“Ｈ”バイト・データの（Ｄ８〜ＤＬ５）ＡＨが、
データー・バスの８ビット・バス１９にのり［（Ｃ）に
示すＡｌｌ］、ＣＰＵＩはこれを取込む。これを（ｇ）
のタイム１で示している。
また、′Ｌ″バイト・データＡ Ｌ（Ａ Ｏ〜Ａ７）は
８ビット・バス１８の各ビット・ラインＩＤＯ〜ＩＤ７
に出力される。コントロール信号ＲＤ・Ｃ８１か“Ｈ”
になっても、各ビット・ラインＩＤＯ〜ＩＤ７はフロー
ティング状態であり、“Ｌ”バイト・データＡＬ（ＡＯ
〜Ａ７）を保持したままとなり、コントロール信号Ｃ８
Ｏ・ＲＤを“Ｌ”にしてすなわちＣ３Ｏ＝ＲＤ−“Ｏ″
にすると、この“Ｌ”ハイド・データＡＬ （ＡＯ〜Ａ
７）はバスバッファ３を介して８ビット・バス］９の各
ビット・ラインＤＯ〜Ｄ７上に出力される。それを（ｇ
）のタイム、で表す。
８ビット・バス１８の各ビット・ラインＩＤＯ〜ＩＤ７
に出力される。コントロール信号ＲＤ・Ｃ８１か“Ｈ”
になっても、各ビット・ラインＩＤＯ〜ＩＤ７はフロー
ティング状態であり、“Ｌ”バイト・データＡＬ（ＡＯ
〜Ａ７）を保持したままとなり、コントロール信号Ｃ８
Ｏ・ＲＤを“Ｌ”にしてすなわちＣ３Ｏ＝ＲＤ−“Ｏ″
にすると、この“Ｌ”ハイド・データＡＬ （ＡＯ〜Ａ
７）はバスバッファ３を介して８ビット・バス］９の各
ビット・ラインＤＯ〜Ｄ７上に出力される。それを（ｇ
）のタイム、で表す。
同じように、読込みＷＲアクセスではコントロール号Ｃ
８Ｏ・ＷＲを“Ｌ” （Ｃ８Ｏ＝ＷＲ＝゛°０″）に
することにより、８ビット・バス１９の各ビット・ライ
ンＤＯ〜Ｄ７上の“Ｌ”バイト・データＥ Ｌ（Ａ Ｏ
〜Ａ７）はバスバッファ３を経て８ビット・バス１８の
各ビット・ラインＩＤＯ〜ｌＤ７上に出力される。すな
わち、Ｅ Ｌ、 Ｅ ）ｌはＬＳｉ２に１６ビットのデ
ーターを書込む時に、ＥＬ、ＥＨの順に８ビットずつ書
込む、そのデータを表しており、 これを（ｇ）のタイム、で示す。 そして、“Ｈ”バイ
ト・データＤ８〜Ｄ１５はコントロール信号Ｃ８Ｉを“
Ｌ”にしてつまりＣ８１＝″０”にして、書込む［これ
を（ｇ）のタイム４で示す］ことにより、 “Ｌ″及び
Ｈ”バイト・データの１６ビットのそろったデータを、
ＬＳｉ２に対し書込むことが可能である。
８Ｏ・ＷＲを“Ｌ” （Ｃ８Ｏ＝ＷＲ＝゛°０″）に
することにより、８ビット・バス１９の各ビット・ライ
ンＤＯ〜Ｄ７上の“Ｌ”バイト・データＥ Ｌ（Ａ Ｏ
〜Ａ７）はバスバッファ３を経て８ビット・バス１８の
各ビット・ラインＩＤＯ〜ｌＤ７上に出力される。すな
わち、Ｅ Ｌ、 Ｅ ）ｌはＬＳｉ２に１６ビットのデ
ーターを書込む時に、ＥＬ、ＥＨの順に８ビットずつ書
込む、そのデータを表しており、 これを（ｇ）のタイム、で示す。 そして、“Ｈ”バイ
ト・データＤ８〜Ｄ１５はコントロール信号Ｃ８Ｉを“
Ｌ”にしてつまりＣ８１＝″０”にして、書込む［これ
を（ｇ）のタイム４で示す］ことにより、 “Ｌ″及び
Ｈ”バイト・データの１６ビットのそろったデータを、
ＬＳｉ２に対し書込むことが可能である。
しかして、第２図（Ｃ）におけるＢ、Ｃ，Ｄ及びＦは図
示しない他のＬＳｉとアクセスしている場合のデーター
がバスに出力されている状態で、この場合は、プログラ
ムを読んでいる状態を表している。
示しない他のＬＳｉとアクセスしている場合のデーター
がバスに出力されている状態で、この場合は、プログラ
ムを読んでいる状態を表している。
第３図は、本発明の他の実施例の回路構成を示すブロッ
ク図である。
ク図である。
この他の実施例は、１６ビットの周辺デバイス２のＬバ
イＩ−（Ｄｏ〜Ｄ７）入・出力端子に接続された８ビッ
ト・バスに１８において、８回路内蔵・３ステート双方
向性バス・トランシーバ［双方向の３ステート出力が高
インピーダンスのときに、外付けのプルアップ、プルダ
ウン抵抗を用いず内部回路で能動的にプルアップ プル
ダウンすることができる］つまりターミネータ−４ｂを
備える。図示していないがバスの方向は内蔵するＧＡＢ
及びＧＢＡのコントロール入力によって選択できるか、
この他の実施例では高速８回路入り双方向バスバッファ
３の方向選択コントロール信号で共働させればよい。
イＩ−（Ｄｏ〜Ｄ７）入・出力端子に接続された８ビッ
ト・バスに１８において、８回路内蔵・３ステート双方
向性バス・トランシーバ［双方向の３ステート出力が高
インピーダンスのときに、外付けのプルアップ、プルダ
ウン抵抗を用いず内部回路で能動的にプルアップ プル
ダウンすることができる］つまりターミネータ−４ｂを
備える。図示していないがバスの方向は内蔵するＧＡＢ
及びＧＢＡのコントロール入力によって選択できるか、
この他の実施例では高速８回路入り双方向バスバッファ
３の方向選択コントロール信号で共働させればよい。
この他の実施例の動作は先の一実施例と同じである。
かくして本発明は、上記のごとく部品点数の少ない８ビ
ット−１６ビットのバス変換が可能となり、静電容量不
足の時は僅かのコンデンサーを付加すればよい。
ット−１６ビットのバス変換が可能となり、静電容量不
足の時は僅かのコンデンサーを付加すればよい。
あるいはターミーネタ−をバスに接続すればよく、８回
路入りＤタイプフリップフロップを２個分のコスト、実
装面積の部品点数の削減が可能であり、かつ周辺デバイ
スＬＳｉの中にターミーネタ−を組込めば、さらに−段
と高い効果を望めるバスのインターフェイスかえられる
。
路入りＤタイプフリップフロップを２個分のコスト、実
装面積の部品点数の削減が可能であり、かつ周辺デバイ
スＬＳｉの中にターミーネタ−を組込めば、さらに−段
と高い効果を望めるバスのインターフェイスかえられる
。
第１図は本発明の一実施例の回路構成を示すブロック図
、第２図はその動作を表すタイムチャト、第３図は本発
明の他の実施例のブロック図第４図は従来例の説明図で
ある。 １・・・８ビットのＣＰＵ ２・・・１６ビットの周辺デバイス（ＬＳｉ）３・・・
８回路の双方向バスバッファ３４ａ・・・キャパシタン
ス ４ｂ・・・８回路のターミーネタ− ５・・・インバータ ６、 ７． ９． １０〜１３・・・ナンド論理回路８
・・・ノア論理回路 １４．１７・・・３−ステイトバッファ１５．１６・・
・Ｄタイプフリップフロップ１８．１９・・・８ビット
・バス。 言 ミ Ｓ信 ひ ； ま
、第２図はその動作を表すタイムチャト、第３図は本発
明の他の実施例のブロック図第４図は従来例の説明図で
ある。 １・・・８ビットのＣＰＵ ２・・・１６ビットの周辺デバイス（ＬＳｉ）３・・・
８回路の双方向バスバッファ３４ａ・・・キャパシタン
ス ４ｂ・・・８回路のターミーネタ− ５・・・インバータ ６、 ７． ９． １０〜１３・・・ナンド論理回路８
・・・ノア論理回路 １４．１７・・・３−ステイトバッファ１５．１６・・
・Ｄタイプフリップフロップ１８．１９・・・８ビット
・バス。 言 ミ Ｓ信 ひ ； ま
Claims (1)
- 【特許請求の範囲】 １、８ビットと１６ビット等のデーター・バス幅が異な
るシステムを結合する場合に、データー・バスの幅の広
いシステム側を接続するデーター・バスの幅の狭いデー
ター・バスに、双方向バスバッファと、そのデーター・
バスをフローティング時に前の電位を保持させるキャパ
シタンスを備える ことを特徴とするバス幅変更回路。 ２、８ビットと１６ビット等のデーター・バス幅が異な
るシステムを結合する場合に、データー・バスの幅の広
いシステム側を接続するデーター・バスの幅の狭いデー
ター・バスに、双方向バスバッファと、そのデーター・
バスにターミネーターを備える ことを特徴とするバス幅変更回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17845588A JPH0228745A (ja) | 1988-07-18 | 1988-07-18 | バス幅変更回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17845588A JPH0228745A (ja) | 1988-07-18 | 1988-07-18 | バス幅変更回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0228745A true JPH0228745A (ja) | 1990-01-30 |
Family
ID=16048817
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17845588A Pending JPH0228745A (ja) | 1988-07-18 | 1988-07-18 | バス幅変更回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0228745A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5372909A (en) * | 1991-09-24 | 1994-12-13 | Mitsubishi Kasei Corporation | Photosensitive resin composition comprising an alkali-soluble resin made from a phenolic compound and at least 2 different aldehydes |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59100931A (ja) * | 1982-12-02 | 1984-06-11 | Ricoh Co Ltd | デ−タ転送回路 |
-
1988
- 1988-07-18 JP JP17845588A patent/JPH0228745A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59100931A (ja) * | 1982-12-02 | 1984-06-11 | Ricoh Co Ltd | デ−タ転送回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5372909A (en) * | 1991-09-24 | 1994-12-13 | Mitsubishi Kasei Corporation | Photosensitive resin composition comprising an alkali-soluble resin made from a phenolic compound and at least 2 different aldehydes |
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