JPS586172B2 - インタ−フエ−ス方式 - Google Patents
インタ−フエ−ス方式Info
- Publication number
- JPS586172B2 JPS586172B2 JP53095710A JP9571078A JPS586172B2 JP S586172 B2 JPS586172 B2 JP S586172B2 JP 53095710 A JP53095710 A JP 53095710A JP 9571078 A JP9571078 A JP 9571078A JP S586172 B2 JPS586172 B2 JP S586172B2
- Authority
- JP
- Japan
- Prior art keywords
- cpu
- ram
- signal
- peripheral circuit
- state
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Landscapes
- Microcomputers (AREA)
- Bus Control (AREA)
Description
【発明の詳細な説明】
本発明はインターフェース回路、詳しくはマイクロコン
プユータと高速動作を行う回路との間に用いられるイン
ターフェース回路に関Ｘる。
プユータと高速動作を行う回路との間に用いられるイン
ターフェース回路に関Ｘる。
従来マイクロコンピュータを用いて演算、判断させた情
報を高速で動作する回路へ伝える方式としてＤＭＡ（ダ
イレクト・メモリー・アクセス）が良く使用されている
が１チツプＣＰＵのように、ＨＯＬＤ要求（ＣＰＵの動
作を一時停止させる）機能を持たないＣＰＵにおいては
ＤＭＡを使用することはできない。
報を高速で動作する回路へ伝える方式としてＤＭＡ（ダ
イレクト・メモリー・アクセス）が良く使用されている
が１チツプＣＰＵのように、ＨＯＬＤ要求（ＣＰＵの動
作を一時停止させる）機能を持たないＣＰＵにおいては
ＤＭＡを使用することはできない。
本発明は上記の欠点を改善したインターフェース回路を
提供しようとするものである。
提供しようとするものである。
次に本発明の実施例を図面こついて説明する。
第１図は本発明のインターフェース回路を示すもので、
図においてＣＰＵは１チツプタイプのマイクロプロセツ
サーＡＬ１，Ｌ２はトライステート出力のラッチＡＧ１
〜Ｇ４はトライステートバッファ一、ＲＡＭは２５６ワ
ード×４ビットのランダムアクセスメモリーＡａ′，ａ
“はトライステート出力のインバーターＡｂ′はインバ
ータ、Ｐは周辺回路でＣＰＵと情報の送受を行なう回路
である。
図においてＣＰＵは１チツプタイプのマイクロプロセツ
サーＡＬ１，Ｌ２はトライステート出力のラッチＡＧ１
〜Ｇ４はトライステートバッファ一、ＲＡＭは２５６ワ
ード×４ビットのランダムアクセスメモリーＡａ′，ａ
“はトライステート出力のインバーターＡｂ′はインバ
ータ、Ｐは周辺回路でＣＰＵと情報の送受を行なう回路
である。
すなわちＣＰＵの出力ポートはトライステート出力ラッ
チＬ１，Ｌ２及びトライステートバッファＧ４に接続さ
れ、該ラッチＬ１，Ｌ２はバッファＧ２，Ｇ３を介して
周辺回路Ｐに接続されている。
チＬ１，Ｌ２及びトライステートバッファＧ４に接続さ
れ、該ラッチＬ１，Ｌ２はバッファＧ２，Ｇ３を介して
周辺回路Ｐに接続されている。
又ラツチＬ１，Ｌ２の出力側はＲＡＭのアドレス入力端
子ａｄに接続されると共に該ＲＡＭの入力端子ＩＴはバ
ツファＧ４の出力側と接続され、又出力端子ＯＴはＣＰ
Ｕの入カポートＩＰと周辺回路Ｐとも接続されている。
子ａｄに接続されると共に該ＲＡＭの入力端子ＩＴはバ
ツファＧ４の出力側と接続され、又出力端子ＯＴはＣＰ
Ｕの入カポートＩＰと周辺回路Ｐとも接続されている。
又周辺回路Ｐの端子ａはＣＰＵのセンス入力端子Ｓに接
続され、端子ｂはインバータａ′の制御端子に接続され
、インバークｂ′を介してインバータａ“の制御端子と
、ラツチＬ１，Ｌ２とバツファＧ４のＣＯＮ端子に接続
される。
続され、端子ｂはインバータａ′の制御端子に接続され
、インバークｂ′を介してインバータａ“の制御端子と
、ラツチＬ１，Ｌ２とバツファＧ４のＣＯＮ端子に接続
される。
周辺回路Ｐの端子Ｃはインバータａ′に接続され該イン
バータａ′の出力側はインバータａ“の出力側と共にＲ
ＡＭのＲ／Ｗ端子に接続され、ＣＰＵのＣ２端子はイン
バータａ“に接続される。
バータａ′の出力側はインバータａ“の出力側と共にＲ
ＡＭのＲ／Ｗ端子に接続され、ＣＰＵのＣ２端子はイン
バータａ“に接続される。
トライステートバツファＧ１，Ｇ２，Ｇ３のＣＯＮ端子
は周辺回路Ｐのｂ端子と接続されラツチＬ１，Ｌ２のＣ
Ｋ端子はＣＰＵのＣｚ端子、Ｃ１端子と接続されている
。
は周辺回路Ｐのｂ端子と接続されラツチＬ１，Ｌ２のＣ
Ｋ端子はＣＰＵのＣｚ端子、Ｃ１端子と接続されている
。
次に動作について説明する。
ＣＰＵと周辺回路Ｐとの間の情報の交換はＲＡＭのアド
レスを中介にして行われる。
レスを中介にして行われる。
ＣＰＵで演算され、あるいは判断された情報のアドレス
を、先ず、ラツチＬ１，Ｌ２に対して、ＣＰＵの出力ポ
ートより４ビットずつ出力し、Ｃｚ，Ｃ１よりのパルス
によってラッチＬ１＋Ｌ２をラッチさせる。
を、先ず、ラツチＬ１，Ｌ２に対して、ＣＰＵの出力ポ
ートより４ビットずつ出力し、Ｃｚ，Ｃ１よりのパルス
によってラッチＬ１＋Ｌ２をラッチさせる。
この時こ、周辺回路よりの制御信号Ａ−Ｃは第２図に示
すような波形を有しており信号Ａは周辺回路ＰよりＣＰ
Ｕのセンス入力端子Ｓに与えられる。
すような波形を有しており信号Ａは周辺回路ＰよりＣＰ
Ｕのセンス入力端子Ｓに与えられる。
ところで、一般に１チツプＣＰＵにはこのようなセンス
入力端子が設けられ、■／０ポートを介さずに直接入力
状態を判断する機能を有しており、ＣＰＵがＲＡＭもし
くは外部回路をアクセスする前にこの入力状態を検知し
、次の動作を選択するようになっている。
入力端子が設けられ、■／０ポートを介さずに直接入力
状態を判断する機能を有しており、ＣＰＵがＲＡＭもし
くは外部回路をアクセスする前にこの入力状態を検知し
、次の動作を選択するようになっている。
そして、本実施例では信号Ａが高レベルの時、ＣＰＵの
動作を一時停止するよう構成している。
動作を一時停止するよう構成している。
信号Ｂはインバータａ’，ａ“の制御を行うための信号
でインバータｂ′が中間に設けられているため、パルス
の高低によってインバークａ’，ａ”が交互に動作せし
められる。
でインバータｂ′が中間に設けられているため、パルス
の高低によってインバークａ’，ａ”が交互に動作せし
められる。
パルスが高のときラツチＬ１，Ｌ２、バツファＧ４の出
力インピーダンスを高とし、バツファＧ２〜Ｇ４を導通
状態とする。
力インピーダンスを高とし、バツファＧ２〜Ｇ４を導通
状態とする。
信号ＣはＲＡＭのＲ／Ｗ端子に入力し、ＲＡＭの書き込
み又は読み出しを行なわさせる信号である。
み又は読み出しを行なわさせる信号である。
すなわち信号Ａは周辺回路側よりのＲＡＭに対する優先
的使用を連絡する信号であって、ＣＰＵ側はＲＡＭをア
クセスする時には、先ずこの信号Ａが低であることを確
認してから読み出しあるいは書き込み動作を開始する。
的使用を連絡する信号であって、ＣＰＵ側はＲＡＭをア
クセスする時には、先ずこの信号Ａが低であることを確
認してから読み出しあるいは書き込み動作を開始する。
また信号Ａが高の時には待ち状態となる。
又、ＣＰＵが信号Ａを検知して低レベルであると判断し
た直後に優先信号が送出された場合には、優先信号が送
出されているにも拘らずＣＰＵがＲＡＭをアクセスする
ことがあるが、第２図中に示す如く余裕時間を設け、こ
の余裕時間内にＣＰＵ側の動作を終了するようにプログ
ラムすることにより、ＣＰＵと周辺回路Ｐが同時にＲＡ
Ｍをアクセスすることがない。
た直後に優先信号が送出された場合には、優先信号が送
出されているにも拘らずＣＰＵがＲＡＭをアクセスする
ことがあるが、第２図中に示す如く余裕時間を設け、こ
の余裕時間内にＣＰＵ側の動作を終了するようにプログ
ラムすることにより、ＣＰＵと周辺回路Ｐが同時にＲＡ
Ｍをアクセスすることがない。
又ＣＰＵから出力されラツチＬ１，Ｌ２のラッチに入れ
たアドレス情報は信号Ｂ出力が低の時にはそのままラツ
チＬ１，Ｌ２より信号が出力し、ＲＡＭのアドレス入力
へ伝えられる。
たアドレス情報は信号Ｂ出力が低の時にはそのままラツ
チＬ１，Ｌ２より信号が出力し、ＲＡＭのアドレス入力
へ伝えられる。
この場合データの書き込みであれば書き込みデータを出
力ポートより出力する。
力ポートより出力する。
次に信号人出力をチェックし、低であればＣ２出力を高
にしてＲＡＭのＲ／Ｗ入力へ伝えバツファＧ４を介した
データをラツチＬ１，Ｌ２で指定したアドレスに書き込
む。
にしてＲＡＭのＲ／Ｗ入力へ伝えバツファＧ４を介した
データをラツチＬ１，Ｌ２で指定したアドレスに書き込
む。
あるいはデータの読み出しの時にはＬ１，Ｌ２にアドレ
スを出し、信号Ａをチェックし低であればＲＡＭの出力
端子からのデータをＣＰＵの入力ポートより読み込む。
スを出し、信号Ａをチェックし低であればＲＡＭの出力
端子からのデータをＣＰＵの入力ポートより読み込む。
次に周辺回路ＰがＲＡＭをアクセスする時には信号Ａが
高の状態において信号Ｂ出力を出すことによって、ラツ
チＬ１，Ｌ２及びバツファＧ４の出力をハイインピーダ
ンスの状態にして（いわゆるオフに相当する）、バツフ
ァ０１〜Ｇ３を導通状態においたのち周辺回路Ｐからの
アドレス情報をＲＡＭのアドレス入力端子ａｄに入力し
て、先ずＲＡＭにアドレスを設定する。
高の状態において信号Ｂ出力を出すことによって、ラツ
チＬ１，Ｌ２及びバツファＧ４の出力をハイインピーダ
ンスの状態にして（いわゆるオフに相当する）、バツフ
ァ０１〜Ｇ３を導通状態においたのち周辺回路Ｐからの
アドレス情報をＲＡＭのアドレス入力端子ａｄに入力し
て、先ずＲＡＭにアドレスを設定する。
一方周辺回路ＰよりＲＡＭのデータを読み出しする時に
は信号Ａを高とし、余裕時間後に信号Ｂを高とし、ラツ
チＬ１，Ｌ２、バツファＧ４をハイインピーダンスとし
、バツファＧ２，Ｇ３を導通状態にしてアドレス情報を
ＲＡＭに伝え、ＲＡＭ出力端子ＯＴからのデータを読み
出しする。
は信号Ａを高とし、余裕時間後に信号Ｂを高とし、ラツ
チＬ１，Ｌ２、バツファＧ４をハイインピーダンスとし
、バツファＧ２，Ｇ３を導通状態にしてアドレス情報を
ＲＡＭに伝え、ＲＡＭ出力端子ＯＴからのデータを読み
出しする。
又データの書き込み時においては信号Ａを高にして余裕
時間後に信号Ｂを高にした後、書込むデータをバツファ
Ｇ１を介してＲＡＭの入力端子ＩＴへ伝えて、信号Ｃを
高とすることによってバツファＧ２，Ｇ３で指定された
アドレスにバツファＧ１を介したデータを書き込むこと
が出来る。
時間後に信号Ｂを高にした後、書込むデータをバツファ
Ｇ１を介してＲＡＭの入力端子ＩＴへ伝えて、信号Ｃを
高とすることによってバツファＧ２，Ｇ３で指定された
アドレスにバツファＧ１を介したデータを書き込むこと
が出来る。
本発明は叙上のように、周辺回路がＲＡＭをアクセスす
る時に優先信号をＣＰＵ側へ送り、これから余裕時間後
にＲＡＭから読み出しあるいは書き込み、又ＣＰＵ側は
ＲＡＭをアクセスする時に、周辺回路より優先信号が出
ている時は、ＣＰＵは待ち合せ状態とし、優先状態が解
除された後、ＲＡＭをアクセスし、又ＣＰＵ側の動作が
優先状態に （１）ＣＰＵの演算時間が遅くても、高速な周辺回路と
インターフェースができる。
る時に優先信号をＣＰＵ側へ送り、これから余裕時間後
にＲＡＭから読み出しあるいは書き込み、又ＣＰＵ側は
ＲＡＭをアクセスする時に、周辺回路より優先信号が出
ている時は、ＣＰＵは待ち合せ状態とし、優先状態が解
除された後、ＲＡＭをアクセスし、又ＣＰＵ側の動作が
優先状態に （１）ＣＰＵの演算時間が遅くても、高速な周辺回路と
インターフェースができる。
（２）ＣＰＵにＨＯＬＤ機能がなくともバツファ用ＲＡ
ＭをＣＰＵ，周辺回路双方よりアクセスできる。
ＭをＣＰＵ，周辺回路双方よりアクセスできる。
等の効果を有する。
第１図は本発明のインターフェース方式、第２図は制御
信号の電圧波形を示す。 Ｐ・・・・・・周辺回路、Ｇ１〜Ｇ４・・・・・・トラ
イステートバツファー、Ｌ１，Ｌ２・・・・・・トライ
ステート出力のラッチ。
信号の電圧波形を示す。 Ｐ・・・・・・周辺回路、Ｇ１〜Ｇ４・・・・・・トラ
イステートバツファー、Ｌ１，Ｌ２・・・・・・トライ
ステート出力のラッチ。
Claims (1)
- １ チツプタイプのＣＰＵと高速動作する周辺回路との
間にバツファ用のＲＡＭを介して、データの送受を行う
回路において、ＣＰＵとＲＡＭとの間にトライステート
ラツチとトライステートバソファを設け、かつ前記のＲ
ＡＭと周辺機器との間にトライステートバツファとを設
け、前記周辺回路より優先信号をＣＰＵのセンス入力端
子に送り、該優先信号がＣＰＵに送られている状態では
ＣＰＵは待ち合せ状態となるように構成し、前記の周辺
回路側がＲＡＭをアクセスする場合には前記の優先信号
を周辺回路よりＣＰＵに送り、信号送附後所定の余裕時
間後にＲＡＭからデータの読み出しあるいは書き込みを
行い、逆にＣＰＵ側から、ＲＡＭをアクセスする場合に
は前記の優先信号が解除された後にＲＡＭからデータの
読み出し又は書き込みを行うことを特徴とするインター
フェース方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53095710A JPS586172B2 (ja) | 1978-08-04 | 1978-08-04 | インタ−フエ−ス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53095710A JPS586172B2 (ja) | 1978-08-04 | 1978-08-04 | インタ−フエ−ス方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5523550A JPS5523550A (en) | 1980-02-20 |
| JPS586172B2 true JPS586172B2 (ja) | 1983-02-03 |
Family
ID=14145045
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53095710A Expired JPS586172B2 (ja) | 1978-08-04 | 1978-08-04 | インタ−フエ−ス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS586172B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60225960A (ja) * | 1984-04-24 | 1985-11-11 | Yokogawa Hokushin Electric Corp | デ−タ処理装置 |
| JPS60190401U (ja) * | 1984-05-30 | 1985-12-17 | 石川島播磨重工業株式会社 | 圧延機 |
| JPS61264451A (ja) * | 1985-05-20 | 1986-11-22 | Mitsubishi Electric Corp | メモリ切替制御方式 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52132748A (en) * | 1976-04-30 | 1977-11-07 | Hitachi Ltd | Information i/o control system |
| JPS5362957A (en) * | 1976-11-18 | 1978-06-05 | Nippon Telegr & Teleph Corp <Ntt> | Data transfer system between central processors |
| JPS5384643A (en) * | 1976-12-29 | 1978-07-26 | Nec Corp | Detection circuit |
-
1978
- 1978-08-04 JP JP53095710A patent/JPS586172B2/ja not_active Expired
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52132748A (en) * | 1976-04-30 | 1977-11-07 | Hitachi Ltd | Information i/o control system |
| JPS5362957A (en) * | 1976-11-18 | 1978-06-05 | Nippon Telegr & Teleph Corp <Ntt> | Data transfer system between central processors |
| JPS5384643A (en) * | 1976-12-29 | 1978-07-26 | Nec Corp | Detection circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5523550A (en) | 1980-02-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS586172B2 (ja) | インタ−フエ−ス方式 | |
| US5566350A (en) | Information device for providing fast data transfer with minimum overhead | |
| JP2968636B2 (ja) | マイクロコンピュータ | |
| JP3186247B2 (ja) | 通信用ｄｍａコントローラ | |
| JP2574821B2 (ja) | ダイレクトメモリアクセス・コントローラ | |
| JP2588514Y2 (ja) | 通信制御装置 | |
| JPH064480Y2 (ja) | 半導体記憶装置 | |
| JPS59134842U (ja) | 車載電子機器用のワンチツプマイコンのメモリ拡張装置 | |
| JPH01240960A (ja) | Ｄｍａ転送制御回路 | |
| JPH02132695A (ja) | メモリ回路 | |
| JPH0293971A (ja) | メモリアクセス回路 | |
| JPS63217458A (ja) | ダイレクトメモリアクセス方式 | |
| JPS5818652B2 (ja) | ブラウン管表示制御装置 | |
| JPH023853A (ja) | Ｃｐｕのインタフェース方法 | |
| JPH08287001A (ja) | 表示回路 | |
| JPS63186358A (ja) | デ−タ転送方式 | |
| JPH0184152U (ja) | ||
| JPS61233860A (ja) | デ−タ転送方式 | |
| JPH04306745A (ja) | 半導体メモリ装置 | |
| JPS61133465A (ja) | Ｃｐｕの切換方法 | |
| JPS60142438A (ja) | デ−タログ用外部記憶装置 | |
| JPS6020099U (ja) | Ｐ−ｒｏｍ書込器 | |
| JPS58220542A (ja) | デ−タ通信インタフエ−ス回路 | |
| JPH0228745A (ja) | バス幅変更回路 | |
| JPS6051940A (ja) | バッファメモリ制御方式 |