JPS61233860A - デ−タ転送方式 - Google Patents
デ−タ転送方式Info
- Publication number
- JPS61233860A JPS61233860A JP7404085A JP7404085A JPS61233860A JP S61233860 A JPS61233860 A JP S61233860A JP 7404085 A JP7404085 A JP 7404085A JP 7404085 A JP7404085 A JP 7404085A JP S61233860 A JPS61233860 A JP S61233860A
- Authority
- JP
- Japan
- Prior art keywords
- address
- section
- parameter block
- read
- latch circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明はデータ転送方式に関し、特にシステムＣＰＵ、
Ｉ／Ｏ部およびメモリ部を有するマイクロ・コンピュー
タ応用システムにおいて、システムＣＰＵとＩ１０部間
のデータ転送用メモリ領域をメモリ部内の任意な番地に
変更するのに好適なデータ転送方式に関するものである
。
Ｉ／Ｏ部およびメモリ部を有するマイクロ・コンピュー
タ応用システムにおいて、システムＣＰＵとＩ１０部間
のデータ転送用メモリ領域をメモリ部内の任意な番地に
変更するのに好適なデータ転送方式に関するものである
。
従来技術
従来の高性能化されたマイクロ・コンピュータ応用シス
テムは、第２図に示すように、システム全体に関する処
理を行うＣＰＵ１．入出力のためのデータ処理を行うＩ
／Ｏ部２．各種情報を記憶するメモリ部３を備え、それ
等をシステムバス４で接続することにより、ユーザが指
定する各種の情報処理を実行する。なお、メモリ部３内
にはＣＰＵＩと１７０部２の双方によりデータをリード
／ライトすることのできる共通領域（以下、パラメータ
ブロックと呼ぶ）が設けられている。また。
テムは、第２図に示すように、システム全体に関する処
理を行うＣＰＵ１．入出力のためのデータ処理を行うＩ
／Ｏ部２．各種情報を記憶するメモリ部３を備え、それ
等をシステムバス４で接続することにより、ユーザが指
定する各種の情報処理を実行する。なお、メモリ部３内
にはＣＰＵＩと１７０部２の双方によりデータをリード
／ライトすることのできる共通領域（以下、パラメータ
ブロックと呼ぶ）が設けられている。また。
システムバス４はアドレスバス、データバス、コントロ
ールバスからなる。
ールバスからなる。
このＣＰＵＩとＩ／Ｏ部２の相互間でデータ転送を行う
場合は、先ず、転送元のＣＰＵＩ （またはＩ／Ｏ部
２）がメモリ部３のパラメータブロック内に転送する一
連のデータを書込み１次に、転送先のＩ／Ｏ部２（また
はＣＰＵＩ）がパラメータブロック内から書込まれてい
る一連のデータを読取ることで処理している。
場合は、先ず、転送元のＣＰＵＩ （またはＩ／Ｏ部
２）がメモリ部３のパラメータブロック内に転送する一
連のデータを書込み１次に、転送先のＩ／Ｏ部２（また
はＣＰＵＩ）がパラメータブロック内から書込まれてい
る一連のデータを読取ることで処理している。
しかし、従来のパラメータブロックは、例えば。
第３図の斜線部（パラメータブロック３１）に示すよう
に、メモリ部３内のｔｏｏｏＨ〜ＩＦＦＦＨの範囲領域
と予め固定的に取り決めて使用していた。このため４Ｃ
ＣＰＵ１がパラメータブロック３１の領域を別の用途に
利用したい場合でも容易に変更することはできなかった
。また、もう１つの例としては、第４図に示すように、
上記と同様であるパラメータブロック３３の他に、その
パラメータブロック３３の先頭アドレス（１００ＯＨ）
を格納するための参照ブロック３２を設け、その参照ブ
ロック３２に対してＣＰＵ１ （またはＩ／Ｏ部２）が
使用するのに最適な先頭アドレスをセットし、その先頭
アドレスをＩ／Ｏ部２（またはＣＰＵ１）が読取ること
で取り決めていた。このため、パラメータブロック３３
の場所を任意に変更できるので上述の方法より使用上自
由ではあるが、参照ブロック３２の４００Ｈ〜４０１．
が固定化されるので、上記と同様、ＣＰＵＩが参照ブロ
ック３２の領域を別の用途に利用したい場合でも容易に
変更することはできなかった。
に、メモリ部３内のｔｏｏｏＨ〜ＩＦＦＦＨの範囲領域
と予め固定的に取り決めて使用していた。このため４Ｃ
ＣＰＵ１がパラメータブロック３１の領域を別の用途に
利用したい場合でも容易に変更することはできなかった
。また、もう１つの例としては、第４図に示すように、
上記と同様であるパラメータブロック３３の他に、その
パラメータブロック３３の先頭アドレス（１００ＯＨ）
を格納するための参照ブロック３２を設け、その参照ブ
ロック３２に対してＣＰＵ１ （またはＩ／Ｏ部２）が
使用するのに最適な先頭アドレスをセットし、その先頭
アドレスをＩ／Ｏ部２（またはＣＰＵ１）が読取ること
で取り決めていた。このため、パラメータブロック３３
の場所を任意に変更できるので上述の方法より使用上自
由ではあるが、参照ブロック３２の４００Ｈ〜４０１．
が固定化されるので、上記と同様、ＣＰＵＩが参照ブロ
ック３２の領域を別の用途に利用したい場合でも容易に
変更することはできなかった。
目 的
本発明の目的は、このような従来の問題を解決し、ＣＰ
Ｕ、Ｉ／Ｏ部およびメモリ部を有し、該メモリ部内にパ
ラメータブロックを設けているマイクロ・コンピュータ
応用システムにおいて、簡単かつ安価な方法により、上
記パラメータブロックをメモリ部内の任意な領域に取り
決めることのできるデータ転送方式を提供することにあ
る。
Ｕ、Ｉ／Ｏ部およびメモリ部を有し、該メモリ部内にパ
ラメータブロックを設けているマイクロ・コンピュータ
応用システムにおいて、簡単かつ安価な方法により、上
記パラメータブロックをメモリ部内の任意な領域に取り
決めることのできるデータ転送方式を提供することにあ
る。
構 成
本発明は上記の目的を達成させるため、システムＣＰＵ
１，Ｉ／Ｏ部２およびメモリ部３を有し、該メモリ部３
に上記システムＣＰＵＩとＩ／Ｏ部２の双方がリード／
ライトのできる共通領域を設けているマイクロ・コンピ
ュータ応用システムにおいて、上記メモリ部のアドレス
を格納するアドレスラッチ回路２２を備え、上記共通領
域を定めるときに上記システムＣＰＵＩが該共通領域の
先頭アドレスを上記アドレスラッチ回路２２にライトシ
、上記Ｉ１０部２が上記先頭アドレスをリードすること
を特徴としたものである。
１，Ｉ／Ｏ部２およびメモリ部３を有し、該メモリ部３
に上記システムＣＰＵＩとＩ／Ｏ部２の双方がリード／
ライトのできる共通領域を設けているマイクロ・コンピ
ュータ応用システムにおいて、上記メモリ部のアドレス
を格納するアドレスラッチ回路２２を備え、上記共通領
域を定めるときに上記システムＣＰＵＩが該共通領域の
先頭アドレスを上記アドレスラッチ回路２２にライトシ
、上記Ｉ１０部２が上記先頭アドレスをリードすること
を特徴としたものである。
以下９本発明の一実施例に基づいて具体的に説明する。
第１図は本発明の一実施例を示すメモリアドレスをセッ
トする回路のブロック図、第５図は第１図の回路動作を
説明するためのフローチャートである。なお、本実施例
のシステム構成は前述した第２図と同一である。
トする回路のブロック図、第５図は第１図の回路動作を
説明するためのフローチャートである。なお、本実施例
のシステム構成は前述した第２図と同一である。
第１図において、２１はＩ１０部２内のデータ処理を行
うＭＰＵ、２２はメモリ部３のアドレスを記憶するアド
レスラッチ回路、２３．２４はＡＮＤ回路であり、これ
らはＩ／Ｏ部２のボード上に実装する。
うＭＰＵ、２２はメモリ部３のアドレスを記憶するアド
レスラッチ回路、２３．２４はＡＮＤ回路であり、これ
らはＩ／Ｏ部２のボード上に実装する。
今、メモリ部３の中にパラメータブロックを取り決めて
、ＣＰＵＩからＩ１０部２＾データを転送する場合は、
先ず、ＣＰＵＩが転送する一連のデータをメモリ部３の
パラメータブロック内に格納した後（ステップ１０１）
、システムバス４を介しＯＵＴ命令により、例えば、前
述した第４図と同様に、パラメータブロック３３の先頭
アドレス”ｌ００ＱＨ”を下位値”ｏｏ”と上位値”１
０”（７）２度に分けて、アドレスラッチ回路２２にセ
ットする（ステップＩ Ｏ２）、なお、セットはアドレ
スラッチ回路２２のストローブ（Ｓ Ｔ Ｂ）端子にＡ
ＮＤ回路２４を通して、負のＩ１０ライト（ＩＯＷ）信
号と負のチップセレクト（Ｃ８）信号とを送出すること
で行う。また、アドレスラッチ回路２２はＡＮＤ回路２
４の出力を受信するとＭＰＵに対して割込（ＩＮＴ）信
号を送出する。
、ＣＰＵＩからＩ１０部２＾データを転送する場合は、
先ず、ＣＰＵＩが転送する一連のデータをメモリ部３の
パラメータブロック内に格納した後（ステップ１０１）
、システムバス４を介しＯＵＴ命令により、例えば、前
述した第４図と同様に、パラメータブロック３３の先頭
アドレス”ｌ００ＱＨ”を下位値”ｏｏ”と上位値”１
０”（７）２度に分けて、アドレスラッチ回路２２にセ
ットする（ステップＩ Ｏ２）、なお、セットはアドレ
スラッチ回路２２のストローブ（Ｓ Ｔ Ｂ）端子にＡ
ＮＤ回路２４を通して、負のＩ１０ライト（ＩＯＷ）信
号と負のチップセレクト（Ｃ８）信号とを送出すること
で行う。また、アドレスラッチ回路２２はＡＮＤ回路２
４の出力を受信するとＭＰＵに対して割込（ＩＮＴ）信
号を送出する。
次に、ＭＰＵ２ Ｌは、上記割込（ＩＮＴ）信号を受信
すると以下の割込処理を行う（ステップ１゜３）。すな
わち、ＩＮ命令により、ＡＮＤ回路２３に負のリード（
ＲＤ）信号と負のチップセレクト（ＣＳ）信号とを出力
することで、その論理積値である負の信号をアドレスラ
ッチ回路２２のアウトプット・イネーブル（ＯＥ）端子
に送出し、既に格納されている下位値ＩＩ ００１＃お
よび上位値″１０”のデータを読取る（ステップ１０４
）。その読取データからパラメータブロック３３の先頭
アドレスである”１０００１（”番地を確定する（ステ
ップ１０５）。その後、１００ＯＨ番地以降に書込まれ
ている一連の転送データを読取る（ステップ１０６）。
すると以下の割込処理を行う（ステップ１゜３）。すな
わち、ＩＮ命令により、ＡＮＤ回路２３に負のリード（
ＲＤ）信号と負のチップセレクト（ＣＳ）信号とを出力
することで、その論理積値である負の信号をアドレスラ
ッチ回路２２のアウトプット・イネーブル（ＯＥ）端子
に送出し、既に格納されている下位値ＩＩ ００１＃お
よび上位値″１０”のデータを読取る（ステップ１０４
）。その読取データからパラメータブロック３３の先頭
アドレスである”１０００１（”番地を確定する（ステ
ップ１０５）。その後、１００ＯＨ番地以降に書込まれ
ている一連の転送データを読取る（ステップ１０６）。
このように、アドレスラッチ回路２２を用いることによ
りパラメータブロック３３をメモリ部３内の最適な領域
に容易に取り決めることができるので、メモリ部３内の
パラメータブロックを固定化、専用化する必要がなく、
ＣＰＵＩはメモリ部３内の全領域を自由かつ最適な領域
構成で常に使用することができる。また、パラメータブ
ロック３１のアドレス取り決めや、参照ブロック３２の
取り決めなどの定数設定が不要となるので、処理システ
ムとしては簡単となり融通性を高めることができる。
りパラメータブロック３３をメモリ部３内の最適な領域
に容易に取り決めることができるので、メモリ部３内の
パラメータブロックを固定化、専用化する必要がなく、
ＣＰＵＩはメモリ部３内の全領域を自由かつ最適な領域
構成で常に使用することができる。また、パラメータブ
ロック３１のアドレス取り決めや、参照ブロック３２の
取り決めなどの定数設定が不要となるので、処理システ
ムとしては簡単となり融通性を高めることができる。
効 果
以上説明したように１本発明によれば、ＣＰＵ。
Ｉ１０部およびメモリ部を有し、該メモリ部内にパラメ
ータブロックを設けているマイクロ・コンピュータ応用
システムにおいて、上記パラメータブロックの先頭アド
レスをアドレスラッチ回路にセットし、それをリードし
て取り決めさせるので。
ータブロックを設けているマイクロ・コンピュータ応用
システムにおいて、上記パラメータブロックの先頭アド
レスをアドレスラッチ回路にセットし、それをリードし
て取り決めさせるので。
特殊な回路素子を用いることなく、上記パラメータブロ
ックを上記メモリ部内の任意な領域に取り決めることが
可能となる。
ックを上記メモリ部内の任意な領域に取り決めることが
可能となる。
第１図は本発明の一実施例を示すメモリアドレスをセッ
トする回路のブロック図、第２図はシステム構成図、第
３図、第４図は従来例におけるパラメータブロックの取
り決め方法を説明するための図、第５図は第１図の回路
動作を説明するためのフローチャートである。 １：ＣＰＵ、２：Ｉ１０部、３：メモリ部、４ニジステ
ムバス、２１：ＭＰＵ、２２ニアドレスラッチ回路、２
３，２４：ＡＮＤ回路、３１，３３：パラメータブロッ
ク、３２：参照ブロック。 第 １ 図 第 ２ 図 第３図 ＣＰＵＩ側 ５図 Ｉ１０都２側
トする回路のブロック図、第２図はシステム構成図、第
３図、第４図は従来例におけるパラメータブロックの取
り決め方法を説明するための図、第５図は第１図の回路
動作を説明するためのフローチャートである。 １：ＣＰＵ、２：Ｉ１０部、３：メモリ部、４ニジステ
ムバス、２１：ＭＰＵ、２２ニアドレスラッチ回路、２
３，２４：ＡＮＤ回路、３１，３３：パラメータブロッ
ク、３２：参照ブロック。 第 １ 図 第 ２ 図 第３図 ＣＰＵＩ側 ５図 Ｉ１０都２側
Claims (1)
- （１）システムＣＰＵ、Ｉ／Ｏ部およびメモリ部を有し
、該メモリ部に上記システムＣＰＵとＩ／Ｏ部の双方が
リード／ライトのできる共通領域を設けているマイクロ
・コンピュータ応用システムにおいて、上記メモリ部の
アドレスを格納するアドレスラッチ回路を備え、上記共
通領域を定めるときに上記システムＣＰＵが該共通領域
の先頭アドレスを上記アドレスラッチ回路にライトし、
上記Ｉ／Ｏ部が上記先頭アドレスをリードすることを特
徴とするデータ転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7404085A JPS61233860A (ja) | 1985-04-08 | 1985-04-08 | デ−タ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7404085A JPS61233860A (ja) | 1985-04-08 | 1985-04-08 | デ−タ転送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61233860A true JPS61233860A (ja) | 1986-10-18 |
Family
ID=13535653
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7404085A Pending JPS61233860A (ja) | 1985-04-08 | 1985-04-08 | デ−タ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61233860A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01243146A (ja) * | 1988-03-24 | 1989-09-27 | Hitachi Ltd | 共用メモリアクセス方式 |
-
1985
- 1985-04-08 JP JP7404085A patent/JPS61233860A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01243146A (ja) * | 1988-03-24 | 1989-09-27 | Hitachi Ltd | 共用メモリアクセス方式 |
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