JPH06149724A - Ｄｍａ転送装置 - Google Patents
Ｄｍａ転送装置Info
- Publication number
- JPH06149724A JPH06149724A JP31614092A JP31614092A JPH06149724A JP H06149724 A JPH06149724 A JP H06149724A JP 31614092 A JP31614092 A JP 31614092A JP 31614092 A JP31614092 A JP 31614092A JP H06149724 A JPH06149724 A JP H06149724A
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- memory
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Abstract
(57)【要約】
【目的】 システムのデータのビット幅で転送し、高速
のデータ転送を可能とするＤＭＡ転送装置を提供する。 【構成】 アドレスバス１１とデータバス１５との間に
接続されたメモリ４及びアドレスポインタ回路６と、デ
ータバス１５に接続されアドレスポインタ回路６からの
メモリアドレス出力１６をアドレス入力としてメモリ４
との間でデータ転送を行うメモリ５と、メモリ４・５を
制御するとともにアドレスポインタ回路６にＤＭＡアド
レス出力を与えるＤＭＡコントローラ３とを備えたＤＭ
Ａ転送装置において、ＤＭＡコントローラ３からのＤＭ
Ａアドレス出力１２を所定のビット数だけシフトさせる
アドレスシフト回路２を設ける。
のデータ転送を可能とするＤＭＡ転送装置を提供する。 【構成】 アドレスバス１１とデータバス１５との間に
接続されたメモリ４及びアドレスポインタ回路６と、デ
ータバス１５に接続されアドレスポインタ回路６からの
メモリアドレス出力１６をアドレス入力としてメモリ４
との間でデータ転送を行うメモリ５と、メモリ４・５を
制御するとともにアドレスポインタ回路６にＤＭＡアド
レス出力を与えるＤＭＡコントローラ３とを備えたＤＭ
Ａ転送装置において、ＤＭＡコントローラ３からのＤＭ
Ａアドレス出力１２を所定のビット数だけシフトさせる
アドレスシフト回路２を設ける。
Description
【０００１】
【産業上の利用分野】この発明はＤＭＡ転送装置につい
てのものであり、ＤＭＡ転送に際しシステムのデータバ
スのビット幅より小さなビット幅のＤＭＡコントローラ
を用い、システムのデータ幅で高速データ転送を行う事
ができるＤＭＡ転送装置についてのものである。
てのものであり、ＤＭＡ転送に際しシステムのデータバ
スのビット幅より小さなビット幅のＤＭＡコントローラ
を用い、システムのデータ幅で高速データ転送を行う事
ができるＤＭＡ転送装置についてのものである。
【０００２】
【従来の技術】つぎに、従来のＤＭＡ転送装置の構成を
図２に示す。図２で、アドレスバス１１とデータバス１
５との間にはメモリＡ４とＣＰＵ１とアドレスポインタ
回路６とが接続されている。メモリＢ５はアドレスポイ
ンタ回路６からのメモリＢアドレス出力１６をアドレス
入力として動作し、１６ビット双方向データバッファ７
・８を介してデータバス１５に接続されている。メモリ
Ａ４・メモリＢ５はそれぞれＤＭＡコントローラ３から
のメモリ制御信号１４，１７により制御される。またＤ
ＭＡコントローラ３から制御回路９を介してデータバッ
ファ７・８は制御されるように構成されている。
図２に示す。図２で、アドレスバス１１とデータバス１
５との間にはメモリＡ４とＣＰＵ１とアドレスポインタ
回路６とが接続されている。メモリＢ５はアドレスポイ
ンタ回路６からのメモリＢアドレス出力１６をアドレス
入力として動作し、１６ビット双方向データバッファ７
・８を介してデータバス１５に接続されている。メモリ
Ａ４・メモリＢ５はそれぞれＤＭＡコントローラ３から
のメモリ制御信号１４，１７により制御される。またＤ
ＭＡコントローラ３から制御回路９を介してデータバッ
ファ７・８は制御されるように構成されている。
【０００３】ＤＭＡコントローラ３は直接アドレスバス
１１を介してメモリ４のアドレスを設定する。そのため
にＤＭＡコントローラ３が１６ビットでシステムのデー
タバス１５のビット幅が３２ビットの場合には、データ
バス１５へのデータ出力は３２ビット中上位１６ビット
が先に、下位１６ビットがその後に出力される。メモリ
５は３２ビットで１つのアドレスを持つ構成となってい
るため、データバス１５に出力された上位１６ビットを
１６ビット双方向データバッファ７に、下位１６ビット
を１６ビット双方向データバッファ８に一時保持してか
らメモリ５がそれを読み込んでいる。２つの１６ビット
双方向データバッファ７・８の一時保持のタイミングを
制御する制御回路９はメモリ制御信号１４によってタイ
ミングを作りだす。アドレスポインタ回路６はメモリ５
にアクセスが行われる度にメモリアドレス１６をカウン
トする。
１１を介してメモリ４のアドレスを設定する。そのため
にＤＭＡコントローラ３が１６ビットでシステムのデー
タバス１５のビット幅が３２ビットの場合には、データ
バス１５へのデータ出力は３２ビット中上位１６ビット
が先に、下位１６ビットがその後に出力される。メモリ
５は３２ビットで１つのアドレスを持つ構成となってい
るため、データバス１５に出力された上位１６ビットを
１６ビット双方向データバッファ７に、下位１６ビット
を１６ビット双方向データバッファ８に一時保持してか
らメモリ５がそれを読み込んでいる。２つの１６ビット
双方向データバッファ７・８の一時保持のタイミングを
制御する制御回路９はメモリ制御信号１４によってタイ
ミングを作りだす。アドレスポインタ回路６はメモリ５
にアクセスが行われる度にメモリアドレス１６をカウン
トする。
【０００４】次に図２の動作を図３（Ａ）に示すタイミ
ングチャート、図３（Ｂ）に示すメモリＡのメモリマッ
プ、図３（Ｃ）に示すメモリＢのメモリマップを参照し
て説明する。例えばＣＰＵ１はアドレスポインタ回路６
にＤＭＡ転送時のメモリ５の開始アドレス１０００番地
を設定し、ＤＭＡコントローラ３にＤＭＡ開始時のメモ
リ４のアドレス００００番地と転送ワード数４とを設定
する。
ングチャート、図３（Ｂ）に示すメモリＡのメモリマッ
プ、図３（Ｃ）に示すメモリＢのメモリマップを参照し
て説明する。例えばＣＰＵ１はアドレスポインタ回路６
にＤＭＡ転送時のメモリ５の開始アドレス１０００番地
を設定し、ＤＭＡコントローラ３にＤＭＡ開始時のメモ
リ４のアドレス００００番地と転送ワード数４とを設定
する。
【０００５】ＤＭＡ転送が開始されると図３（Ａ）の
（ア）に示すようにアドレスバスはＤＭＡコントローラ
３から出力された００００番地をメモリ４のアドレスに
入力する。次いで（イ）のようにメモリ４は１６ビット
のデータａをデータバス１５の上位１６ビットへ出力す
る。次いで（ウ）のように１６ビット双方向データバッ
ファＡ７がデータａを一時保持しておく。次いで（ア）
に示すようにＤＭＡコントローラ３は１７ワード分のア
ドレスを増加させてアドレスバス１１に０００２を出力
する。
（ア）に示すようにアドレスバスはＤＭＡコントローラ
３から出力された００００番地をメモリ４のアドレスに
入力する。次いで（イ）のようにメモリ４は１６ビット
のデータａをデータバス１５の上位１６ビットへ出力す
る。次いで（ウ）のように１６ビット双方向データバッ
ファＡ７がデータａを一時保持しておく。次いで（ア）
に示すようにＤＭＡコントローラ３は１７ワード分のア
ドレスを増加させてアドレスバス１１に０００２を出力
する。
【０００６】メモリ４は（イ）に示すように１６ビット
のデータのｂを出力する。（エ）に示すように１６ビッ
ト双方向データバッファＢ８はデータｂを一時保持し、
（オ）のようにメモリアドレス出力１６が１０００にな
っているので（カ）、（キ）に示すようにメモリ５の１
０００番地にデータａとデータｂとを書き込む。（オ）
でメモリ５にアクセスがあったのでアドレスポインタ回
路６はメモリアドレス出力１６を１だけ増加しこのため
メモリアドレス出力１６は１００１となる。そこで
（ア）に示すようにアドレスバス１１にＤＭＡコントロ
ーラ３は１ワード分のアドレスを増加させて１００４を
出力する。これらを転送ワード数だけ繰り返しＤＭＡ転
送を終了する。
のデータのｂを出力する。（エ）に示すように１６ビッ
ト双方向データバッファＢ８はデータｂを一時保持し、
（オ）のようにメモリアドレス出力１６が１０００にな
っているので（カ）、（キ）に示すようにメモリ５の１
０００番地にデータａとデータｂとを書き込む。（オ）
でメモリ５にアクセスがあったのでアドレスポインタ回
路６はメモリアドレス出力１６を１だけ増加しこのため
メモリアドレス出力１６は１００１となる。そこで
（ア）に示すようにアドレスバス１１にＤＭＡコントロ
ーラ３は１ワード分のアドレスを増加させて１００４を
出力する。これらを転送ワード数だけ繰り返しＤＭＡ転
送を終了する。
【０００７】
【発明が解決しようとする課題】従来のＤＭＡ転送装置
ではＤＭＡ転送はシステムのデータのビット幅をＤＭＡ
コントローラのビット幅で分割して転送していた。従っ
て高速なデータ転送が困難となるという問題点があっ
た。この発明は、システムのデータのビット幅で転送し
高速のデータ転送を行う事ができるＤＭＡ転送装置の提
供を目的とする。
ではＤＭＡ転送はシステムのデータのビット幅をＤＭＡ
コントローラのビット幅で分割して転送していた。従っ
て高速なデータ転送が困難となるという問題点があっ
た。この発明は、システムのデータのビット幅で転送し
高速のデータ転送を行う事ができるＤＭＡ転送装置の提
供を目的とする。
【０００８】
【課題を解決するための手段】この目的を達成するため
に、この発明では、アドレスバス１１とデータバス１５
との間に接続された第１のメモリ４及びアドレスポイン
タ回路６と、データバス１５に接続されアドレスポイン
タ回路６からのメモリアドレス出力１６をアドレス入力
として第１のメモリ４との間でデータ転送を行う第２の
メモリ５と、第１及び第２のメモリ４・５を制御すると
ともにアドレスポインタ回路６にＤＭＡアドレス出力を
与えるＤＭＡコントローラ３とを具備したＤＭＡ転送装
置において、ＤＭＡコントローラ３からのＤＭＡアドレ
ス出力１２を所定のビット数だけシフトさせるアドレス
シフト回路２を設ける。
に、この発明では、アドレスバス１１とデータバス１５
との間に接続された第１のメモリ４及びアドレスポイン
タ回路６と、データバス１５に接続されアドレスポイン
タ回路６からのメモリアドレス出力１６をアドレス入力
として第１のメモリ４との間でデータ転送を行う第２の
メモリ５と、第１及び第２のメモリ４・５を制御すると
ともにアドレスポインタ回路６にＤＭＡアドレス出力を
与えるＤＭＡコントローラ３とを具備したＤＭＡ転送装
置において、ＤＭＡコントローラ３からのＤＭＡアドレ
ス出力１２を所定のビット数だけシフトさせるアドレス
シフト回路２を設ける。
【０００９】
【作用】この発明は上記のような回路構成を採用するこ
とによりデータバスより小さいビット幅のＤＭＡコント
ローラを用いて２つのメモリの間のデータ転送をデータ
バスのビット幅で行う。
とによりデータバスより小さいビット幅のＤＭＡコント
ローラを用いて２つのメモリの間のデータ転送をデータ
バスのビット幅で行う。
【００１０】
【実施例】図１はこの発明の実施例の構成を示すブロッ
ク図である。なお図２に示す従来の回路構成と同一部分
には同一符号をつけ、その詳細説明は省略する。今ここ
でＤＭＡコントローラ３が１６ビットのデータ幅を持ち
メモリ４・メモリ５がそれぞれ３２ビットのデータ幅で
構成されている時、ＣＰＵ１はＤＭＡコントローラ３に
メモリ４のＤＭＡ開始アドレスの２分の１、転送ワード
数の２分の１を設定し、アドレスポインタ回路６にメモ
リ５のＤＭＡ開始アドレスを設定する。
ク図である。なお図２に示す従来の回路構成と同一部分
には同一符号をつけ、その詳細説明は省略する。今ここ
でＤＭＡコントローラ３が１６ビットのデータ幅を持ち
メモリ４・メモリ５がそれぞれ３２ビットのデータ幅で
構成されている時、ＣＰＵ１はＤＭＡコントローラ３に
メモリ４のＤＭＡ開始アドレスの２分の１、転送ワード
数の２分の１を設定し、アドレスポインタ回路６にメモ
リ５のＤＭＡ開始アドレスを設定する。
【００１１】ＤＭＡコントローラ３はメモリ４のアドレ
ス設定のためＤＭＡアドレス出力１２を出力する。この
ＤＭＡアドレス出力１２をアドレスシフト回路２で１ビ
ット左シフトし２倍にする。ＤＭＡコントローラ３はこ
の時１６ビットの転送用のものなので、ＤＭＡアドレス
出力１２の増加は１６ビット分２バイトとなるが、アド
レスシフト回路で１ビットシフトして２倍となるため、
アドレスバス１１の増加は３２ビット分４バイトとな
る。
ス設定のためＤＭＡアドレス出力１２を出力する。この
ＤＭＡアドレス出力１２をアドレスシフト回路２で１ビ
ット左シフトし２倍にする。ＤＭＡコントローラ３はこ
の時１６ビットの転送用のものなので、ＤＭＡアドレス
出力１２の増加は１６ビット分２バイトとなるが、アド
レスシフト回路で１ビットシフトして２倍となるため、
アドレスバス１１の増加は３２ビット分４バイトとな
る。
【００１２】メモリ５はアドレスポインタ回路６に設定
されたメモリ５のＤＭＡ開始アドレスに最初の３２ビッ
トデータを書き込む。アドレスポインタ回路６はメモリ
５にアクセスがある度に１つずつ増加し、メモリ５のア
ドレスを設定している。ＤＭＡコントローラ３の転送ワ
ード数は１／２にしたため１６ビットずつ送る時とデー
タの転送量は変わらない。またＤＭＡコントローラ３は
２x ビットのもので、メモリ４及びメモリ５は２y ビッ
トの場合にはメモリ４の開始アドレスを２x ／２y に、
ワード転送数を２x ／２y に設定し、アドレスシフト回
路２のビットシフト数をｙ−ｘにすれば上述したと同様
の動作によりＤＭＡ転送は可能となる。更にメモリ制御
信号１４及びメモリ制御信号１７を設定することにより
メモリ４からメモリ５への転送と、メモリ５からメモリ
４への転送とが共に可能となる。
されたメモリ５のＤＭＡ開始アドレスに最初の３２ビッ
トデータを書き込む。アドレスポインタ回路６はメモリ
５にアクセスがある度に１つずつ増加し、メモリ５のア
ドレスを設定している。ＤＭＡコントローラ３の転送ワ
ード数は１／２にしたため１６ビットずつ送る時とデー
タの転送量は変わらない。またＤＭＡコントローラ３は
２x ビットのもので、メモリ４及びメモリ５は２y ビッ
トの場合にはメモリ４の開始アドレスを２x ／２y に、
ワード転送数を２x ／２y に設定し、アドレスシフト回
路２のビットシフト数をｙ−ｘにすれば上述したと同様
の動作によりＤＭＡ転送は可能となる。更にメモリ制御
信号１４及びメモリ制御信号１７を設定することにより
メモリ４からメモリ５への転送と、メモリ５からメモリ
４への転送とが共に可能となる。
【００１３】次に図１に示す回路の動作を図４（Ａ）に
示すタイミングチャート、図４（Ｂ）に示すメモリＡの
メモリマップ及び図４（Ｃ）に示すメモリＢのメモリマ
ップを参照して説明する。
示すタイミングチャート、図４（Ｂ）に示すメモリＡの
メモリマップ及び図４（Ｃ）に示すメモリＢのメモリマ
ップを参照して説明する。
【００１４】例えばメモリＡのＤＭＡ開始アドレスを０
００４番地に、メモリ５のＤＭＡ開始アドレスを１００
０に、転送ワード数を６ワードとしてメモリ４からメモ
リ５へのＤＭＡ転送を行う場合を想定する。ＣＰＵ１は
ＤＭＡコントローラ３にＤＭＡ開始時のメモリ４のアド
レス０００４番地の１／２のアドレスである０００２番
地を転送ワード数６ワードの１／２の３ワードを設定
し、アドレスポインタ回路６にメモリ５のＤＭＡ開始ア
ドレスの１０００番地を設定する。
００４番地に、メモリ５のＤＭＡ開始アドレスを１００
０に、転送ワード数を６ワードとしてメモリ４からメモ
リ５へのＤＭＡ転送を行う場合を想定する。ＣＰＵ１は
ＤＭＡコントローラ３にＤＭＡ開始時のメモリ４のアド
レス０００４番地の１／２のアドレスである０００２番
地を転送ワード数６ワードの１／２の３ワードを設定
し、アドレスポインタ回路６にメモリ５のＤＭＡ開始ア
ドレスの１０００番地を設定する。
【００１５】ＤＭＡ転送が開始されると、（ア）に示す
ようにＤＭＡコントローラ３はＤＭＡアドレス１２に０
００２を出力する。すると（イ）のようにアドレスシフ
ト回路２はＤＭＡアドレス１２を１ビットシフトさせて
アドレスバス１１に０００４を出力する。次いで（ウ）
のようにメモリ４を０００４番地の３２ビットデータａ
をデータバス１５へ出力する。メモリ４は（エ）、
（オ）のようにアドレスポインタ回路６に設定されたア
ドレス１０００番地へ３２ビットデータのａを吹き込
む。
ようにＤＭＡコントローラ３はＤＭＡアドレス１２に０
００２を出力する。すると（イ）のようにアドレスシフ
ト回路２はＤＭＡアドレス１２を１ビットシフトさせて
アドレスバス１１に０００４を出力する。次いで（ウ）
のようにメモリ４を０００４番地の３２ビットデータａ
をデータバス１５へ出力する。メモリ４は（エ）、
（オ）のようにアドレスポインタ回路６に設定されたア
ドレス１０００番地へ３２ビットデータのａを吹き込
む。
【００１６】アドレスポインタ回路６は、（エ）に示す
ようにメモリ５にアクセスがあったのでメモリアドレス
１６を１だけ増加させる。そして（ア）のようにＤＭＡ
コントローラ３は、ＤＭＡアドレス出力１２に１ワード
増加分のアドレス０００４を出力する。すると（イ）の
ようにアドレスシフト回路２はアドレスバス１１を１ビ
ットシフトさせてアドレスバス１１に０００８を出力す
る。メモリ４は（オ）のように０００８番地にある３２
ビットデータｂをデータバス１５へ出力する。
ようにメモリ５にアクセスがあったのでメモリアドレス
１６を１だけ増加させる。そして（ア）のようにＤＭＡ
コントローラ３は、ＤＭＡアドレス出力１２に１ワード
増加分のアドレス０００４を出力する。すると（イ）の
ようにアドレスシフト回路２はアドレスバス１１を１ビ
ットシフトさせてアドレスバス１１に０００８を出力す
る。メモリ４は（オ）のように０００８番地にある３２
ビットデータｂをデータバス１５へ出力する。
【００１７】
【発明の効果】この発明によれば、アドレスシフト回路
を介してＤＭＡコントローラからのアドレス指定をメモ
リに与えるようにしているため、従来１６ビットずつの
転送であったものが３２ビットずつの転送となって２倍
の転送速度が得られる。また８ビットのＤＭＡコントロ
ーラで６４ビットのデータバスを用いた場合８倍の転送
速度が得られる。
を介してＤＭＡコントローラからのアドレス指定をメモ
リに与えるようにしているため、従来１６ビットずつの
転送であったものが３２ビットずつの転送となって２倍
の転送速度が得られる。また８ビットのＤＭＡコントロ
ーラで６４ビットのデータバスを用いた場合８倍の転送
速度が得られる。
【図１】本発明のＤＭＡ転送回路の一実施例を示す構成
ブロック図。
ブロック図。
【図２】従来のＤＭＡ転送装置の回路構成ブロック図。
【図３】（Ａ）従来のＤＭＡ転送装置のタイミングチャ
ート。 （Ｂ）従来のＤＭＡ転送装置のメモリのメモリマップ。 （Ｃ）従来のＤＭＡ転送装置のメモリのメモリマップ。
ート。 （Ｂ）従来のＤＭＡ転送装置のメモリのメモリマップ。 （Ｃ）従来のＤＭＡ転送装置のメモリのメモリマップ。
【図４】（Ａ）本発明によるＤＭＡ転送装置のタイミン
グチャート。 （Ｂ）本発明のＤＭＡ転送装置のメモリのメモリマッ
プ。 （Ｃ）本発明のＤＭＡ転送装置のメモリのメモリマッ
プ。
グチャート。 （Ｂ）本発明のＤＭＡ転送装置のメモリのメモリマッ
プ。 （Ｃ）本発明のＤＭＡ転送装置のメモリのメモリマッ
プ。
１ ＣＰＵ ２ アドレスシフト回路 ３ ＤＭＡコントローラ ４・５ メモリ ６ アドレスポインタ回路 １２ ＤＭＡアドレス出力 １６ メモリアドレス出力
Claims (1)
- 【請求項１】 アドレスバス(11)とデータバス(15)との
間に接続された第１のメモリ(4) 及びアドレスポインタ
回路(6) と、 前記データバス(15)に接続され前記アドレスポインタ回
路(6) からのメモリアドレス出力(16)をアドレス入力と
して前記第１のメモリ(4) との間でデータ転送を行う第
２のメモリ(5) と、 前記第１及び第２のメモリ(4,5) を制御すると共に前記
アドレスポインタ回路(6) にＤＭＡアドレス出力(12)を
与えるＤＭＡコントローラ(3) とを具備したＤＭＡ転送
装置において、 前記ＤＭＡコントローラ(3) からのＤＭＡアドレス出力
(12)を所定のビット数だけシフトさせるアドレスシフト
回路(2) を設けた事を特徴とするＤＭＡ転送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31614092A JPH06149724A (ja) | 1992-10-30 | 1992-10-30 | Ｄｍａ転送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31614092A JPH06149724A (ja) | 1992-10-30 | 1992-10-30 | Ｄｍａ転送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06149724A true JPH06149724A (ja) | 1994-05-31 |
Family
ID=18073709
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31614092A Pending JPH06149724A (ja) | 1992-10-30 | 1992-10-30 | Ｄｍａ転送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06149724A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5982516A (en) * | 1994-09-20 | 1999-11-09 | Bicc Public Limited Company | Optical network with wavelength-dependent routing |
-
1992
- 1992-10-30 JP JP31614092A patent/JPH06149724A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5982516A (en) * | 1994-09-20 | 1999-11-09 | Bicc Public Limited Company | Optical network with wavelength-dependent routing |
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