JPH0512183A - データ転送方式 - Google Patents

Abstract

(57)【要約】 【目的】 １回のメモリアクセスサイクルでメモリ間の
データ転送を行うことが可能なデータ転送方式を得る。 【構成】 あらかじめ設定された転送モードに従って、
転送先のメモリに対してはリード信号とアドレスを、転
送先のメモリに対してはライト信号とアドレスを同時に
与え、転送元のメモリの該当アドレスより読み出したデ
ータを、転送先のメモリの該当アドレスに書き込む。 【効果】 高速性の要求されるデバイスのインタフェー
スに用いるバッファメモリなどに適用して有効なデータ
転送方式が得られる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、計算機におけるメモ
リ間のデータの転送動作を高速に行うデータ転送方式に
関するものである。

【０００２】

【従来の技術】図３は従来のデータ転送方式を示すブロ
ック図である。図において、１および２は双方の間でデ
ータの転送が行われる２つのメモリであり、この場合に
は、メモリ１が転送先、メモリ２が転送元のメモリとな
っている。３はこのメモリ２からメモリ１へのデータの
転送を制御するダイレクト・メモリ・アクセス（以下、
ＤＭＡという）コントローラである。

【０００３】４はＤＭＡコントローラ３からアドレスバ
スを介してメモリ１および２に送られるアドレスであ
り、５はメモリ１，２、およびＤＭＡコントローラ３の
間を接続しているデータバス上を伝送されるデータであ
る。６はＤＭＡコントローラ３からメモリ１および２に
与えられるリードコマンドであり、７は同じくライトコ
マンドである。

【０００４】次に動作について説明する。２つのメモリ
１と２の間でデータ５をシーケンシャルに転送する場
合、通常、図示のようにＤＭＡコントローラ３を用い
て、計算機の中央処理装置（以下、ＣＰＵという）の負
荷の軽減をはかっている。

【０００５】このようなＤＭＡコントローラ３にてメモ
リ２からメモリ１にデータ５を転送する場合、ＤＭＡコ
ントローラ３はまず、リードサイクルにおいてメモリ２
に対してアドレス４およびリードコマンド６を発生し、
当該メモリ２の該当アドレスのデータ５をデータバスを
介して内蔵するレジスタに取り込む。

【０００６】ＤＭＡコントローラ３は次いで、ライトサ
イクルにおいてメモリ１に対してアドレス４、前記レジ
スタに取り込んだデータ５、およびライトコマンド７を
発生し、当該データ５をメモリ１の該当アドレスに書き
込む。

【０００７】このように、メモリ２に対するリードサイ
クルとメモリ１に対するライトサイクルを実行してメモ
リ２とメモリ１との間のデータ転送が終了する。なお、
このデータ転送の制御処理は、ＤＭＡコントローラ３を
用いず、計算機のＣＰＵ自身が行うようにしても同様で
ある。

【０００８】

【発明が解決しようとする課題】従来のデータ転送方式
は以上のように構成されているので、１回のデータ転送
のためには、２つのメモリ１，２に対するリード、ライ
トの２回のメモリアクセスサイクルが必要となって転送
速度が遅くなり、これは、同期式のデータ転送を行うデ
バイスなどの高速性を要求されている装置とのインタフ
ェースを行うバッファメモリ等においては、時として致
命的な制限となるという問題点があった。

【０００９】この発明は上記のような問題点を解消する
ためになされたもので、１回のメモリアクセスサイクル
でメモリ間のデータ転送を終了するデータ転送方式を得
ることを目的とする。

【００１０】

【課題を解決するための手段】この発明に係るデータ転
送方式は、あらかじめ制御部によって設定された転送モ
ードに従って、転送元のメモリに対してはリード信号と
アドレスを、転送先のメモリに対してはライト信号とア
ドレスを同時に与え、転送元のメモリの該当するアドレ
スより読み出したデータを、転送先のメモリの該当する
アドレスに書き込むものである。

【００１１】

【作用】この発明における制御部は、データ転送の指示
に際して転送モードの設定をした後、転送先および転送
元のメモリの、アドレスおよびリード・ライト信号を制
御して、両メモリに対してそれらを同時に与えることに
より、メモリ間のデータ転送を１回のメモリアクセスサ
イクルで終了するデータ転送方式を実現する。

【００１２】

【実施例】

実施例１．以下、この発明の一実施例を図について説明
する。図１において、１および２はメモリ、４はアドレ
ス、５はデータ、６はリードコマンド、７はライトコマ
ンドであり、図３に同一符号を付した従来のそれらと同
一、あるいは相当部分であるため詳細な説明は省略す
る。

【００１３】８は２つのメモリ１および２の間のデータ
転送を制御する制御部としてのＣＰＵであり、９はこの
ＣＰＵ８よりアドレスバスに送出されるアドレスの上位
部分である。

【００１４】１０はメモリ１に送られるチップセレクト
信号（ＣＳ１）、１１，１２はメモリ１のリード信号
（ＲＤ１）およびライト信号（ＷＲ１）であり、１３は
メモリ２に送られるチップセレクト信号（ＣＳ２）、１
４，１５はメモリ２のリード信号（ＲＤ２）およびライ
ト信号（ＷＲ２）である。

【００１５】１６はＣＰＵ８からのデータ５とアドレス
の上位部分９から、前記２つのメモリ１および２へのチ
ップセレクト信号１０，１３、リード信号１１，１４、
およびライト信号１２，１５を生成するメモリ制御回路
であり、その構成を図２に示す。

【００１６】図２において、１７はＣＰＵ８からのデー
タ５によって転送モードが設定される転送モード設定レ
ジスタであり、１８〜２０はこの転送モード設定レジス
タ１７より出力されるモード信号である。

【００１７】即ち、モード信号１８はＣＰＵ３による通
常のメモリアクセスである＃０モード、モード信号１９
はメモリ１からメモリ２へのデータ転送を行う＃１モー
ド、モード信号２０はメモリ２からメモリ１へのデータ
転送を行う＃２モードをそれぞれ示している。

【００１８】２１はＣＰＵ８から受け取ったアドレスの
上位部分９と、転送モード設定レジスタ１７からの＃０
モードのモード信号１８に基づいて、２つのメモリ１お
よび２へのチップセレクト信号１０，１３を生成するア
ドレスデコード回路である。

【００１９】２２はＣＰＵ８から受けたリードコマンド
６およびライトコマンド７と、転送モード設定レジスタ
１７からの各モード信号１８〜２０に基づいて、各メモ
リ１および２のリード信号１１，１４とライト信号１
２，１５を生成するコマンド選択回路である。

【００２０】次に動作について説明する。通常のメモリ
アクセスにおいては、ＣＰＵ８はメモリ制御回路１６に
データ５を送ってその転送モード設定レジスタ１７に＃
０モードを設定する。その結果、＃０モードを示すモー
ド信号１８が発生してアドレスデコード回路２１に送ら
れ、アドレスの上位部分９のデコード結果によってチッ
プセレクト信号１０，１３のいずれか一方が有意にな
る。

【００２１】また、コマンド選択回路２２では、転送モ
ード設定レジスタ１７よりモード信号１８が与えられる
と、ＣＰＵ８からのリードコマンド６とライトコマンド
７のいずれか一方がそのままリード信号１１あるいは１
４、もしくはライト信号１２あるいは１５として出力さ
れる。

【００２２】従って、ＣＰＵ８からのアドレス４とチッ
プセレクト信号１１あるいは１３に従ったメモリ１ある
いはメモリ２の一方のみが動作し、それに応答する。

【００２３】また、メモリ１とメモリ２との間でデータ
転送を実施する場合には、ＣＰＵ８は転送モード設定レ
ジスタ１７に＃１モードあるいは＃２モードを設定す
る。以下、メモリ２からメモリ１にデータ転送を行う＃
２モードを設定した場合について説明する。

【００２４】＃２モードが設定された後、ＣＰＵ８があ
るアドレスのメモリに対してリードアクセスを行うと、
各メモリ１および２に対して同時に、メモリ２にはチッ
プセレクト信号１３およびリード信号１４が、メモリ１
にはチップセレクト信号１０およびライト信号１２が出
力される。従って、メモリ２はデータ出力となり、メモ
リ１はデータ入力を行う。

【００２５】このようにして、ＣＰＵ８による１回のメ
モリリードアクセスによって、メモリ２の該当アドレス
に格納されていたデータが、メモリ１の該当アドレスに
転送される。この場合、両方のメモリ１および２に与え
られるアドレス４は同一となるため、任意のアドレスか
ら任意のアドレスへの転送はできず、また、転送もチッ
プセレクト信号１０と１３で制御されるブロックの間に
限定される。

【００２６】次に、上記アドレス制御について具体的に
説明する。例えば、メモリ１の領域を“００００_H ”〜
“０ＦＦＦ_H ”、メモリ２の領域を“１０００_H ”〜
“１ＦＦＦ_H ”とすると、アドレスの上位部分９として
その上位４ビットがメモリ制御回路１７のアドレスデコ
ード回路２１に入力される。

【００２７】転送モードが＃０モードである場合には、
前記上位４ビットが“０_H ”の時にチップセレクト信号
１０が出力され、“１_H ”の時にチップセレクト信号１
３が出力される。また、転送モードが＃１モードあるい
は＃２モードである場合には、上位４ビットが“０_H ”
であっても“１_H ”であってもチップセレクト信号１０
および１３の双方が出力される。

【００２８】なお、その時、下位の１２ビットのアドレ
スは各メモリ１および２に共通に与えられる。

【００２９】このように動作するため、前述の＃２モー
ド設定後のリードアクセスでは、アドレス“０００
０_H ”をリードすると、第２のメモリ２のアドレス“１
０００_H ”のデータが、第１のメモリ１のアドレス“０
０００_H ”に転送される。

【００３０】ここで、モード設定後のアクセスを“リー
ド”にするか“ライト”にするか、あるいは転送方向を
いずれにするかなどは、メモリ制御回路１６のコマンド
選択回路２２の構成により任意に変更可能である。

【００３１】なお、上記実施例では、制御部としてＣＰ
Ｕを用いたものを示したが、ＤＭＡコントローラや、ア
ドレスを自動的にインクリメントしてカウントするＤＭ
Ａの機能を備えた回路でこのＣＰＵを代替してもよく、
上記実施例と同様の効果を奏する。

【００３２】

【発明の効果】以上のように、この発明によれば、転送
モードを設定した後、転送先および転送元のメモリのア
ドレスおよびリード・ライト信号を制御して、両メモリ
に対してそれらを同時に与えるように構成したので、１
回のメモリアクセスサイクルでメモリ間のデータ転送を
行うことが可能となり、高速性が要求されるデバイスの
インタフェースに用いるバッファメモリなどに適用して
有効なデータ転送方式が得られる効果がある。

【図面の簡単な説明】

【図１】この発明の一実施例によるデータ転送方式を示
すブロック図である。

【図２】上記実施例で用いられるメモリ制御回路の一例
を示すブロック図である。

【図３】従来のデータ転送方式を示すブロック図であ
る。

【符号の説明】

１ メモリ ２ メモリ ８ 制御部（ＣＰＵ）

Claims (1)

1. 【特許請求の範囲】 【請求項１】 メモリの一つを転送元、他を転送先と
   し、制御部からの指示に従って前記２つのメモリ間でデ
   ータの転送を行うデータ転送方式において、前記制御部
   は前記データ転送の指示に際して転送モードを設定し、
   設定された前記転送モードに従って前記２つのメモリに
   対して同時に、転送元のメモリにはリード信号とアドレ
   スを、転送先のメモリにはライト信号とアドレスを与
   え、前記転送元のメモリの該当するアドレスより読み出
   されたデータを、前記転送先のメモリの該当するアドレ
   スに書き込むことを特徴とするデータ転送方式。