JPH0756803A - 高速ｄｍａ転送装置 - Google Patents
高速ｄｍａ転送装置Info
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- JPH0756803A JPH0756803A JP21921893A JP21921893A JPH0756803A JP H0756803 A JPH0756803 A JP H0756803A JP 21921893 A JP21921893 A JP 21921893A JP 21921893 A JP21921893 A JP 21921893A JP H0756803 A JPH0756803 A JP H0756803A
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Abstract
(57)【要約】
【目的】 中央演算処理装置と、この中央演算処理装置
のバスに接続するメモリ、ＤＭＡＣ部および外部装置と
を有し、メモリと外部装置との間でデータを高速に転送
するＤＭＡ転送装置において、メモリのサイクルタイム
以上の高速でデータの転送を可能にする。 【構成】 前記メモリ１３は、４個のメモリ部７〜１０
と、アドレスバス１の上位アドレス１Ａを加算し、次の
アドレス値を前もって準備する加算部４と、ＤＭＡ転送
時、上記メモリ部７〜１０を同時にアクセスし、その入
出力を、データバス２に接続するセレクタ部１２で切り
替えるようにした。
のバスに接続するメモリ、ＤＭＡＣ部および外部装置と
を有し、メモリと外部装置との間でデータを高速に転送
するＤＭＡ転送装置において、メモリのサイクルタイム
以上の高速でデータの転送を可能にする。 【構成】 前記メモリ１３は、４個のメモリ部７〜１０
と、アドレスバス１の上位アドレス１Ａを加算し、次の
アドレス値を前もって準備する加算部４と、ＤＭＡ転送
時、上記メモリ部７〜１０を同時にアクセスし、その入
出力を、データバス２に接続するセレクタ部１２で切り
替えるようにした。
Description
【０００１】
【産業上の利用分野】本発明は、高速データ転送のため
のＤＭＡ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓ
ｓ）転送装置に関するものである。
のＤＭＡ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓ
ｓ）転送装置に関するものである。
【０００２】
【従来の技術】一般に、高速ＤＭＡ転送装置は、中央演
算処理装置（ＣＰＵ）、ＤＭＡＣ（ＤＭＡコントロー
ラ）、メモリ、外部装置が、データバス上に接続して構
成し、メモリと外部装置との間で、データを高速に転送
するため、中央演算処理装置を介在せず、ＤＭＡＣを使
用して、データを高速に転送するものである。
算処理装置（ＣＰＵ）、ＤＭＡＣ（ＤＭＡコントロー
ラ）、メモリ、外部装置が、データバス上に接続して構
成し、メモリと外部装置との間で、データを高速に転送
するため、中央演算処理装置を介在せず、ＤＭＡＣを使
用して、データを高速に転送するものである。
【０００３】そして、従来の高速ＤＭＡ転送装置は、例
えば特開昭６１−１３８３５４号公報で開示するよう
に、データバスを二重にし、メモリを２ブロックに分割
し、ＣＰＵからのメモリアクセスとＤＭＡコントローラ
によるデータ転送を並列に行い、システム効率を向上す
るものや、特開平２−７１３５３号公報で開示するよう
に、ＤＭＡＣが専用のバッファメモリを設け、データバ
スはデータバス用トランシーバで分割し、ＤＭＡＣとマ
イクロプロセッサ（ＭＰＵ）で各々独立して使用可能に
し、高速なＤＭＡ転送と、ＤＭＡＣとＭＰＵの並列処理
ができるようにするものなど、種々提案されている。
えば特開昭６１−１３８３５４号公報で開示するよう
に、データバスを二重にし、メモリを２ブロックに分割
し、ＣＰＵからのメモリアクセスとＤＭＡコントローラ
によるデータ転送を並列に行い、システム効率を向上す
るものや、特開平２−７１３５３号公報で開示するよう
に、ＤＭＡＣが専用のバッファメモリを設け、データバ
スはデータバス用トランシーバで分割し、ＤＭＡＣとマ
イクロプロセッサ（ＭＰＵ）で各々独立して使用可能に
し、高速なＤＭＡ転送と、ＤＭＡＣとＭＰＵの並列処理
ができるようにするものなど、種々提案されている。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
高速ＤＭＡ転送方式では、高速なＤＭＡ転送を、種々な
手段を用いて実現しているが、高速なＤＭＡ転送動作の
上限値は、外部装置が高速に動作しても、ＤＭＡ転送装
置で使用しているメモリのサイクルタイムとなってしま
い、メモリのサイクルタイム以上に高速動作はできない
という問題があった。
高速ＤＭＡ転送方式では、高速なＤＭＡ転送を、種々な
手段を用いて実現しているが、高速なＤＭＡ転送動作の
上限値は、外部装置が高速に動作しても、ＤＭＡ転送装
置で使用しているメモリのサイクルタイムとなってしま
い、メモリのサイクルタイム以上に高速動作はできない
という問題があった。
【０００５】本発明は、このような問題を解決するもの
で、次のアドレス値を加算部で前もって準備し、ｎ個の
メモリを同時に動作させて、高速ＤＭＡ転送を目的とす
るものである。
で、次のアドレス値を加算部で前もって準備し、ｎ個の
メモリを同時に動作させて、高速ＤＭＡ転送を目的とす
るものである。
【０００６】
【課題を解決するための手段】本発明に係る高速ＤＭＡ
転送装置は、中央演算処理装置、この中央演算処理装置
のバスに接続するメモリ、ＤＭＡＣ部および外部装置を
有し、メモリと外部装置との間でデータを高速に転送す
るＤＭＡ転送装置において、前記メモリはｎ個のメモリ
と、アドレスバスの上位アドレスを加算する加算部と、
この加算部の出力を一時的に保持する第１のラッチ回路
と、上記ｎ個のメモリ部に入出力するデータを一時的に
保持するｎ個の第２のラッチ回路と、このｎ個の第２の
ラッチ回路に一時的に保持したデータを切り替えてデー
タバスに送出あるいはデータバスを介して送られてきた
データを切り替えて、ｎ個の第２のラッチ回路に送出す
るセレクタ部と、前記加算部およびｎ個のメモリ部を制
御する制御部とを備えたものである。
転送装置は、中央演算処理装置、この中央演算処理装置
のバスに接続するメモリ、ＤＭＡＣ部および外部装置を
有し、メモリと外部装置との間でデータを高速に転送す
るＤＭＡ転送装置において、前記メモリはｎ個のメモリ
と、アドレスバスの上位アドレスを加算する加算部と、
この加算部の出力を一時的に保持する第１のラッチ回路
と、上記ｎ個のメモリ部に入出力するデータを一時的に
保持するｎ個の第２のラッチ回路と、このｎ個の第２の
ラッチ回路に一時的に保持したデータを切り替えてデー
タバスに送出あるいはデータバスを介して送られてきた
データを切り替えて、ｎ個の第２のラッチ回路に送出す
るセレクタ部と、前記加算部およびｎ個のメモリ部を制
御する制御部とを備えたものである。
【０００７】
【作用】本発明は次のアドレス値を前もって準備し、ｎ
個のメモリ部を同時に動作することにより、メモリのサ
イクルタイムの１／ｎの時間、すなわちｎ倍の速度でデ
ータを転送することができる。
個のメモリ部を同時に動作することにより、メモリのサ
イクルタイムの１／ｎの時間、すなわちｎ倍の速度でデ
ータを転送することができる。
【０００８】
【実施例】図１は本発明に係る高速ＤＭＡ転送装置の一
実施例を示すブロック図である。同図において、１はア
ドレスバスであり、このアドレスバス１は上位アドレス
線１Ａおよび下位アドレス線１Ｂを備えている。２はデ
ータ線、３は制御バスであり、この制御バス３はウエイ
ト線３Ａ、リード線３Ｂおよびライト線３Ｃを備えてい
る。
実施例を示すブロック図である。同図において、１はア
ドレスバスであり、このアドレスバス１は上位アドレス
線１Ａおよび下位アドレス線１Ｂを備えている。２はデ
ータ線、３は制御バスであり、この制御バス３はウエイ
ト線３Ａ、リード線３Ｂおよびライト線３Ｃを備えてい
る。
【０００９】４は加算部であり、この加算部４はアドレ
スバス１の上位アドレスを加算する。５は制御部であ
り、この制御部５は制御バス３を介して入力する制御信
号により、制御線５Ａを介して加算部４を制御する一
方、メモリリード線５Ｂおよびメモリライト線５Ｃを介
して下記のメモリを制御する。６はラッチ回路であり、
このラッチ回路６は加算部４の出力を一時的に保持す
る。
スバス１の上位アドレスを加算する。５は制御部であ
り、この制御部５は制御バス３を介して入力する制御信
号により、制御線５Ａを介して加算部４を制御する一
方、メモリリード線５Ｂおよびメモリライト線５Ｃを介
して下記のメモリを制御する。６はラッチ回路であり、
このラッチ回路６は加算部４の出力を一時的に保持す
る。
【００１０】７，８，９および１０はそれぞれメモリ部
であり、このメモリ部７，８，９および１０の入力は、
このラッチ回路６の出力にメモリアドレス線６Ａを介し
て接続する。１１Ａ〜１１Ｄはラッチ回路であり、この
ラッチ回路１１Ａ〜１１Ｄの入力は、それぞれメモリデ
ータ線７Ａ〜１０Ａを介してメモリ部７〜１０の出力に
接続し、メモリ部７〜１０の出力を一時的に保持する。
であり、このメモリ部７，８，９および１０の入力は、
このラッチ回路６の出力にメモリアドレス線６Ａを介し
て接続する。１１Ａ〜１１Ｄはラッチ回路であり、この
ラッチ回路１１Ａ〜１１Ｄの入力は、それぞれメモリデ
ータ線７Ａ〜１０Ａを介してメモリ部７〜１０の出力に
接続し、メモリ部７〜１０の出力を一時的に保持する。
【００１１】１２はセレクタ部であり、このセレクタ部
１２はこのラッチ回路１１Ａ〜１１Ｄにラッチされたデ
ータをシーケンシャルに切り替えてデータバス２に出力
する。１３はメモリであり、このメモリ１３は、加算部
４、制御部５、ラッチ回路６、メモリ部７〜１０、ラッ
チ回路１１Ａ〜１１Ｄ、セレクタ１２から構成する。
１２はこのラッチ回路１１Ａ〜１１Ｄにラッチされたデ
ータをシーケンシャルに切り替えてデータバス２に出力
する。１３はメモリであり、このメモリ１３は、加算部
４、制御部５、ラッチ回路６、メモリ部７〜１０、ラッ
チ回路１１Ａ〜１１Ｄ、セレクタ１２から構成する。
【００１２】１４は中央演算処理装置（以下、単にＣＰ
Ｕ部という）であり、このＣＰＵ部１４は、装置全体を
制御するが、ＤＭＡ転送時にはアドレスバス１、データ
バス２および制御バス３から切り離される。１５はＤＭ
ＡＣ部であり、このＤＭＡＣ部１５はＤＭＡ転送を制御
し、ＤＭＡ転送時にはメモリ１３と下記の外部装置との
間でデータの転送を行うように制御する。１６は外部装
置であり、この外部装置１６は周辺外部装置としてデー
タの入出力を行う。
Ｕ部という）であり、このＣＰＵ部１４は、装置全体を
制御するが、ＤＭＡ転送時にはアドレスバス１、データ
バス２および制御バス３から切り離される。１５はＤＭ
ＡＣ部であり、このＤＭＡＣ部１５はＤＭＡ転送を制御
し、ＤＭＡ転送時にはメモリ１３と下記の外部装置との
間でデータの転送を行うように制御する。１６は外部装
置であり、この外部装置１６は周辺外部装置としてデー
タの入出力を行う。
【００１３】次に、上記構成による高速ＤＭＡ転送装置
の読み込み動作、すなわち、ＤＭＡ転送のメモリ１３か
ら読み出したデータを外部装置１６へ転送する動作につ
いて図２（ａ）〜図２（ｉ）を参照して説明する。ま
ず、時刻Ｔ０のとき、アドレスバス１は、図２（ａ）に
示すように、ＤＭＡＣ部１５が出力したアドレス値
「０」である。また、リード線３Ｂは、下側レベルの時
有効であり、図２（ｂ）に示すようにリード状態になっ
ている。
の読み込み動作、すなわち、ＤＭＡ転送のメモリ１３か
ら読み出したデータを外部装置１６へ転送する動作につ
いて図２（ａ）〜図２（ｉ）を参照して説明する。ま
ず、時刻Ｔ０のとき、アドレスバス１は、図２（ａ）に
示すように、ＤＭＡＣ部１５が出力したアドレス値
「０」である。また、リード線３Ｂは、下側レベルの時
有効であり、図２（ｂ）に示すようにリード状態になっ
ている。
【００１４】また、ウエイト線３Ａは上側レベルが有効
であり、図２（ｃ）に示すように、非ウエイト状態にな
っている。このため、制御部５はＤＭＡＣ部１５に対し
て待ち合わせ要求を行っている。そして、ウエイト線３
Ａが、時刻Ｔ０の後部で、図２（ｃ）に示すように、下
側レベルになると、待ち合わせ要求が解除され、メモリ
リードの状態になる。
であり、図２（ｃ）に示すように、非ウエイト状態にな
っている。このため、制御部５はＤＭＡＣ部１５に対し
て待ち合わせ要求を行っている。そして、ウエイト線３
Ａが、時刻Ｔ０の後部で、図２（ｃ）に示すように、下
側レベルになると、待ち合わせ要求が解除され、メモリ
リードの状態になる。
【００１５】すなわち、加算部４はアドレスバス１の上
位アドレス線１Ａのアドレス値を加算してラッチ回路６
に出力する。そこで、このラッチ回路６は、この加算部
４の出力を受けて、そのアドレス値を保持することによ
り、図２（ｅ）に示すように、メモリアドレス線６Ａの
値を生成する。
位アドレス線１Ａのアドレス値を加算してラッチ回路６
に出力する。そこで、このラッチ回路６は、この加算部
４の出力を受けて、そのアドレス値を保持することによ
り、図２（ｅ）に示すように、メモリアドレス線６Ａの
値を生成する。
【００１６】いいかえれば、このメモリアドレス線６Ａ
は、図２（ｅ）に示すように、時刻Ｔ０では「０」であ
るが、時刻Ｔ１〜Ｔ４の間では「４」、時刻Ｔ５〜Ｔ８
の間では「８」、〜となる。この動作は、時刻Ｔ１以
降、時刻きざみの４回に１回行われる。
は、図２（ｅ）に示すように、時刻Ｔ０では「０」であ
るが、時刻Ｔ１〜Ｔ４の間では「４」、時刻Ｔ５〜Ｔ８
の間では「８」、〜となる。この動作は、時刻Ｔ１以
降、時刻きざみの４回に１回行われる。
【００１７】一方、メモリリード線３Ｂは、図２（ｂ）
に示すように、時刻Ｔ０の後部で「１」となると、制御
部５は図２（ｆ）に示すメモリリード信号をメモリリー
ド線５Ｂに出力する。このため、メモリ部７〜１０はそ
れぞれメモリデータ線７Ａ〜１０Ａに、データＤ０（図
２（ｇ）参照）〜データＤ３（図２（ｈ）参照）を出力
する。そこで、ラッチ回路１１Ａ〜１１Ｄはメモリデー
タ線７Ａ〜１０ＡのデータＤ０〜Ｄ３をそれぞれ一時的
に保持する。
に示すように、時刻Ｔ０の後部で「１」となると、制御
部５は図２（ｆ）に示すメモリリード信号をメモリリー
ド線５Ｂに出力する。このため、メモリ部７〜１０はそ
れぞれメモリデータ線７Ａ〜１０Ａに、データＤ０（図
２（ｇ）参照）〜データＤ３（図２（ｈ）参照）を出力
する。そこで、ラッチ回路１１Ａ〜１１Ｄはメモリデー
タ線７Ａ〜１０ＡのデータＤ０〜Ｄ３をそれぞれ一時的
に保持する。
【００１８】そして、このラッチ回路１１Ａ〜１１Ｄに
保持されたデータＤ０〜Ｄ３はセレクタ回路１２に出力
する。一方、アドレスバス１の下位アドレスは２ビット
分であり、その下位アドレス線１Ｂには図２（ｉ）に示
す信号がセレクタ１２の制御端子に入力する。このた
め、セレクタ１２は、ラッチ回路１１Ａ〜１１Ｄに一時
保持されているデータＤ０〜Ｄ３を順次選択して、デー
タバス２に図２（ｄ）に示すデータを出力することがで
き、外部装置１６に転送することができる。
保持されたデータＤ０〜Ｄ３はセレクタ回路１２に出力
する。一方、アドレスバス１の下位アドレスは２ビット
分であり、その下位アドレス線１Ｂには図２（ｉ）に示
す信号がセレクタ１２の制御端子に入力する。このた
め、セレクタ１２は、ラッチ回路１１Ａ〜１１Ｄに一時
保持されているデータＤ０〜Ｄ３を順次選択して、デー
タバス２に図２（ｄ）に示すデータを出力することがで
き、外部装置１６に転送することができる。
【００１９】なお、図２（ｈ）において、時刻Ｔ０の後
部では、メモリデータ線７ＡはデータＤ０（図２（ｇ）
参照）を出力するが、このデータＤ０が出力されるまで
の時間がメモリアクセスタイムＴＭである。そこで、メ
モリのアクセスサイクルは、最初の１回を除いた以降
は、アドレスバス線の変化が４回にて１回の割合とな
る。
部では、メモリデータ線７ＡはデータＤ０（図２（ｇ）
参照）を出力するが、このデータＤ０が出力されるまで
の時間がメモリアクセスタイムＴＭである。そこで、メ
モリのアクセスサイクルは、最初の１回を除いた以降
は、アドレスバス線の変化が４回にて１回の割合とな
る。
【００２０】上記したように、時刻Ｔ０である最初の１
回目は、メモリアクセスタイムが間に合わないので、ウ
エイト線３Ａ（図２（ｃ）参照）にて待ち合わせを行
い、メモリのサイクルタイムＴＭＣ（図２（ｈ）参照）
の時間が必要であるが、これ以降はメモリのサイクルタ
イムＴＭＣの１／４時間で動作するので、メモリサイク
ルタイムはそのままであるが、メモリ部７〜１０のデー
タを読み出し、データバス２を介して外部装置１６への
データ転送はその４倍の速度で動作することはもちろん
である。
回目は、メモリアクセスタイムが間に合わないので、ウ
エイト線３Ａ（図２（ｃ）参照）にて待ち合わせを行
い、メモリのサイクルタイムＴＭＣ（図２（ｈ）参照）
の時間が必要であるが、これ以降はメモリのサイクルタ
イムＴＭＣの１／４時間で動作するので、メモリサイク
ルタイムはそのままであるが、メモリ部７〜１０のデー
タを読み出し、データバス２を介して外部装置１６への
データ転送はその４倍の速度で動作することはもちろん
である。
【００２１】次に、上記構成による高速ＤＭＡ転送装置
の書き込み動作、すなわち、ＤＭＡ転送の外部装置１６
から出力したデータをデータバス２を介してメモリ部７
〜１０に転送し、書き込む動作について、図３（ａ）〜
図３（ｈ）を参照して説明する。
の書き込み動作、すなわち、ＤＭＡ転送の外部装置１６
から出力したデータをデータバス２を介してメモリ部７
〜１０に転送し、書き込む動作について、図３（ａ）〜
図３（ｈ）を参照して説明する。
【００２２】まず、時刻Ｔ１０の時、アドレスバス１は
図３（ａ）に示すように、ＤＭＡＣ部１５が出力したア
ドレス値「０」を出力する。そして、ライト線３ｃは上
側レベルが有効であり、図３（ｂ）に示すように、ライ
ト状態になる。ウエイト線３Ａは上側レベルが有効であ
り、図３（ｃ）に示すように、全ての時刻で無効状態に
なっており、この場合には待ち合わせ制御は全く行われ
ない。
図３（ａ）に示すように、ＤＭＡＣ部１５が出力したア
ドレス値「０」を出力する。そして、ライト線３ｃは上
側レベルが有効であり、図３（ｂ）に示すように、ライ
ト状態になる。ウエイト線３Ａは上側レベルが有効であ
り、図３（ｃ）に示すように、全ての時刻で無効状態に
なっており、この場合には待ち合わせ制御は全く行われ
ない。
【００２３】そして、外部装置１６からデータバス２
に、時刻Ｔ１０〜Ｔ１３にかけて、図３（ｄ）に示すよ
うに、データＤ０，Ｄ１，Ｄ２，Ｄ３を出力する。一
方、アドレスバス１の下位アドレスは２ビット分であ
り、その下位アドレス線１Ｂには、図３（ｉ）に示す信
号がセレクタ１２の制御端子に入力する。
に、時刻Ｔ１０〜Ｔ１３にかけて、図３（ｄ）に示すよ
うに、データＤ０，Ｄ１，Ｄ２，Ｄ３を出力する。一
方、アドレスバス１の下位アドレスは２ビット分であ
り、その下位アドレス線１Ｂには、図３（ｉ）に示す信
号がセレクタ１２の制御端子に入力する。
【００２４】このため、セレクタ１２は前記したよう
に、時刻Ｔ１０〜Ｔ１３で、外部装置１６からデータバ
ス２を介して送られてくる図３（ｄ）に示すデータＤ
０，Ｄ１，Ｄ２，Ｄ３を受けて、これらのデータＤ０，
Ｄ１，Ｄ２，Ｄ３をラッチ回路１１Ａ〜１１Ｄに出力す
る。このため、ラッチ回路１１Ａ〜１１Ｄに、このデー
タＤ０，Ｄ１，Ｄ２，Ｄ３を一時保持する。
に、時刻Ｔ１０〜Ｔ１３で、外部装置１６からデータバ
ス２を介して送られてくる図３（ｄ）に示すデータＤ
０，Ｄ１，Ｄ２，Ｄ３を受けて、これらのデータＤ０，
Ｄ１，Ｄ２，Ｄ３をラッチ回路１１Ａ〜１１Ｄに出力す
る。このため、ラッチ回路１１Ａ〜１１Ｄに、このデー
タＤ０，Ｄ１，Ｄ２，Ｄ３を一時保持する。
【００２５】また、加算部４はアドレスバス１の上位ア
ドレス線１Ａのアドレス値を加算してラッチ回路６に出
力する。そこで、このラッチ回路６はこの加算部４の出
力を受けて、そのアドレス値を保持することにより、図
３（ｅ）に示すように、メモリアドレス線６Ａの値を生
成する。
ドレス線１Ａのアドレス値を加算してラッチ回路６に出
力する。そこで、このラッチ回路６はこの加算部４の出
力を受けて、そのアドレス値を保持することにより、図
３（ｅ）に示すように、メモリアドレス線６Ａの値を生
成する。
【００２６】いいかえれば、このメモリアドレス線６Ａ
は時刻Ｔ１４から有効になるが、加算部４は時刻Ｔ１４
のとき、アドレスバス１の上位アドレス線１Ａのアドレ
ス値「０」を、そのままラッチ回路６に出力する。した
がって、このラッチ回路６はこの値「０」を保持し、メ
モリアドレス線６Ａに図３（ｅ）に示すように、時刻Ｔ
１４〜Ｔ１７の間、「０」を出力し、個の動作を時刻Ｔ
１７〜Ｔ２０、〜のように、４サイクルに１回行うこと
で生成される。
は時刻Ｔ１４から有効になるが、加算部４は時刻Ｔ１４
のとき、アドレスバス１の上位アドレス線１Ａのアドレ
ス値「０」を、そのままラッチ回路６に出力する。した
がって、このラッチ回路６はこの値「０」を保持し、メ
モリアドレス線６Ａに図３（ｅ）に示すように、時刻Ｔ
１４〜Ｔ１７の間、「０」を出力し、個の動作を時刻Ｔ
１７〜Ｔ２０、〜のように、４サイクルに１回行うこと
で生成される。
【００２７】この値は、アドレスの下位２ビット分を除
いた値を数値化したものである。また、制御部５は、ラ
イト線３Ｃを介して送られてくる図３（ｂ）に示す信号
を受けて、メモリライト線５Ｃに、図３（ｆ）に示すラ
イト信号をメモリ部７〜１０に出力する。
いた値を数値化したものである。また、制御部５は、ラ
イト線３Ｃを介して送られてくる図３（ｂ）に示す信号
を受けて、メモリライト線５Ｃに、図３（ｆ）に示すラ
イト信号をメモリ部７〜１０に出力する。
【００２８】このため、ラッチ回路１１Ａ〜１１Ｄに、
一時保持されたデータＤ０，Ｄ１，Ｄ２，Ｄ３は、メモ
リアドレス線７Ａ，８Ａ、９Ａ，１０Ａを介してメモリ
７，８，９，１０の所定のアドレスに書き込むことがで
きる。
一時保持されたデータＤ０，Ｄ１，Ｄ２，Ｄ３は、メモ
リアドレス線７Ａ，８Ａ、９Ａ，１０Ａを介してメモリ
７，８，９，１０の所定のアドレスに書き込むことがで
きる。
【００２９】上記したように、外部装置１６からデータ
バス２を介してメモリ１３に入力したデータＤ０〜Ｄ３
はセレクタ１２によって選択され、ラッチ回路１１Ａ〜
１１Ｄに一時的に保持される。このように、４個のデー
タＤ０〜Ｄ３は、ラッチ回路７Ａ〜１０Ａに保持され、
４倍の長さにされたのち、それぞれ４個のメモリ部７〜
１０に同時に書き込むことができる。
バス２を介してメモリ１３に入力したデータＤ０〜Ｄ３
はセレクタ１２によって選択され、ラッチ回路１１Ａ〜
１１Ｄに一時的に保持される。このように、４個のデー
タＤ０〜Ｄ３は、ラッチ回路７Ａ〜１０Ａに保持され、
４倍の長さにされたのち、それぞれ４個のメモリ部７〜
１０に同時に書き込むことができる。
【００３０】したがって、メモリのライトサイクルタイ
ムＴＲＣ（図３（ｈ）参照）は、アドレスバス１の変化
が４回に１回の割合となり、外部装置１６からメモリ部
７〜１０へのデータ転送は４倍の速度で動作する。
ムＴＲＣ（図３（ｈ）参照）は、アドレスバス１の変化
が４回に１回の割合となり、外部装置１６からメモリ部
７〜１０へのデータ転送は４倍の速度で動作する。
【００３１】なお、上記の実施例では、メモリ部を４個
設け、４個のデータＤ０〜Ｄ３をメモリのサイクルタイ
ムの１／４の時間、すなわち４倍の速度で転送する場合
について説明したが、これに限定せず、メモリ部をｎ個
（ただし、ｎは自然数）設け、ｎ個のデータＤ０〜Ｄｎ
−１をメモリのサイクルタイムの１／ｎの時間、すなわ
ち、ｎ倍の速度で転送することができることは、もちろ
んである。
設け、４個のデータＤ０〜Ｄ３をメモリのサイクルタイ
ムの１／４の時間、すなわち４倍の速度で転送する場合
について説明したが、これに限定せず、メモリ部をｎ個
（ただし、ｎは自然数）設け、ｎ個のデータＤ０〜Ｄｎ
−１をメモリのサイクルタイムの１／ｎの時間、すなわ
ち、ｎ倍の速度で転送することができることは、もちろ
んである。
【００３２】
【発明の効果】以上、詳細に説明したように、本発明に
係る高速ＤＭＡ転送装置によれば、ＤＭＡ転送を行うｎ
個のメモリ部およびこのｎ個のメモリ部のアドレス値を
前もって設定する加算部を設け、ＤＭＡ転送時、このｎ
個のメモリ部の上位アドレスで同時に動作させる一方、
下位アドレスで選択的にデータの読み出しおよび書き込
みを行うことにより、メモリ部のサイクルタイムの１／
ｎの時間、すなわち、ｎ倍の速度でＤＭＡ転送すること
ができる効果がある。
係る高速ＤＭＡ転送装置によれば、ＤＭＡ転送を行うｎ
個のメモリ部およびこのｎ個のメモリ部のアドレス値を
前もって設定する加算部を設け、ＤＭＡ転送時、このｎ
個のメモリ部の上位アドレスで同時に動作させる一方、
下位アドレスで選択的にデータの読み出しおよび書き込
みを行うことにより、メモリ部のサイクルタイムの１／
ｎの時間、すなわち、ｎ倍の速度でＤＭＡ転送すること
ができる効果がある。
【図１】本発明に係る高速ＤＭＡ転送装置の一実施例を
示すブロック図である。
示すブロック図である。
【図２】図１のメモリ部の読み込み動作を説明するタイ
ミング図である。
ミング図である。
【図３】図１のメモリ部の読み出し動作を説明するタイ
ミング図である。
ミング図である。
４ 加算部 ５ 制御部 ６，１１Ａ〜１１Ｄ ラッチ回路 ７，８，９，１０ メモリ部 １２ セレクタ回路 １３ メモリ １４ 中央演算処理装置 １５ ＤＭＡＣ部 １６ 外部装置
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年６月９日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正内容】
【０００６】
【課題を解決するための手段】本発明に係る高速ＤＭＡ
転送装置は、中央演算処理装置、この中央演算処理装置
のバスに接続するメモリ、ＤＭＡＣ部および外部装置を
有し、メモリと外部装置との間でデータを高速に転送す
るＤＭＡ転送装置において、前記メモリはｎ個のメモリ
と、アドレスバスの上位アドレスを加算する加算部と、
この加算部の出力を一時的に保持する第１のラッチ回路
と、上記ｎ個のメモリ部に入出力するデータを一時的に
保持するｎ個の第２のラッチ回路と、このｎ個の第２の
ラッチ回路に一時的に保持したデータを切り替えてデー
タバスに送出あるいはデータバスを介して送られてきた
データを切り替えて、ｎ個の第２のラッチ回路に送出す
るセレクタ部と、前記加算部およびｎ個のメモリ部を制
御バスからの制御信号により制御する制御部とを備えた
ものである。また、アドレスバス（１）は、加算部
（４）に接続される上位アドレスバス（１Ａ）とセレク
タ部（１２）に接続される下位アドレスバス（１Ｂ）と
からなり、制御部（５）は、制バス（３）のウエイト線
（３Ａ），リード線（３Ｂ），ライト線（３Ｃ）に接続
されるとともに、制御線（５Ａ）を介して加算部（４）
を制御し、メモリリード線（５Ｂ）およびメモリライト
線（５Ｃ）を介してメモリ部（７−１０）を制御するも
のである。また、制御部のウエイト線（３Ａ）は、メモ
リ（１３）から読み出したデータを外部装置（１６）に
転送する場合、最初の所定アクセス時間だけはＤＭＡＣ
部（１５）に対して待ち合わせ要求状態となるものであ
る。
転送装置は、中央演算処理装置、この中央演算処理装置
のバスに接続するメモリ、ＤＭＡＣ部および外部装置を
有し、メモリと外部装置との間でデータを高速に転送す
るＤＭＡ転送装置において、前記メモリはｎ個のメモリ
と、アドレスバスの上位アドレスを加算する加算部と、
この加算部の出力を一時的に保持する第１のラッチ回路
と、上記ｎ個のメモリ部に入出力するデータを一時的に
保持するｎ個の第２のラッチ回路と、このｎ個の第２の
ラッチ回路に一時的に保持したデータを切り替えてデー
タバスに送出あるいはデータバスを介して送られてきた
データを切り替えて、ｎ個の第２のラッチ回路に送出す
るセレクタ部と、前記加算部およびｎ個のメモリ部を制
御バスからの制御信号により制御する制御部とを備えた
ものである。また、アドレスバス（１）は、加算部
（４）に接続される上位アドレスバス（１Ａ）とセレク
タ部（１２）に接続される下位アドレスバス（１Ｂ）と
からなり、制御部（５）は、制バス（３）のウエイト線
（３Ａ），リード線（３Ｂ），ライト線（３Ｃ）に接続
されるとともに、制御線（５Ａ）を介して加算部（４）
を制御し、メモリリード線（５Ｂ）およびメモリライト
線（５Ｃ）を介してメモリ部（７−１０）を制御するも
のである。また、制御部のウエイト線（３Ａ）は、メモ
リ（１３）から読み出したデータを外部装置（１６）に
転送する場合、最初の所定アクセス時間だけはＤＭＡＣ
部（１５）に対して待ち合わせ要求状態となるものであ
る。
Claims (1)
- 【請求項１】 中央演算処理装置、この中央演算処理装
置のバスに接続するメモリ、ＤＭＡＣ部および外部装置
を有し、メモリと外部装置との間でデータを高速に転送
するＤＭＡ転送装置において、前記メモリはｎ個のメモ
リと、アドレスバスの上位アドレスを加算する加算部
と、この加算部の出力を一時的に保持する第１のラッチ
回路と、上記ｎ個のメモリ部に入出力するデータを一時
的に保持するｎ個の第２のラッチ回路と、このｎ個の第
２のラッチ回路に一時的に保持したデータを切り替えて
データバスに送出し、あるいはデータバスを介して送ら
れてきたデータを切り替えてｎ個の第２のラッチ回路に
送出するセレクタ部と、前記加算部およびｎ個のメモリ
部を制御する制御部とを備えたことを特徴とする高速Ｄ
ＭＡ転送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21921893A JPH0756803A (ja) | 1993-08-12 | 1993-08-12 | 高速ｄｍａ転送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21921893A JPH0756803A (ja) | 1993-08-12 | 1993-08-12 | 高速ｄｍａ転送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0756803A true JPH0756803A (ja) | 1995-03-03 |
Family
ID=16732058
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21921893A Pending JPH0756803A (ja) | 1993-08-12 | 1993-08-12 | 高速ｄｍａ転送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0756803A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6130006A (en) * | 1997-06-17 | 2000-10-10 | Kabushiki Kaisha Toshiba | Hydrogen-absorbing alloy |
| US6214492B1 (en) | 1998-03-19 | 2001-04-10 | Kabushiki Kaisha Toshiba | Hydrogen-absorbing alloy, electrode and secondary battery |
| US6268084B1 (en) | 1997-11-28 | 2001-07-31 | Kabushiki Kaisha Toshiba | Hydrogen-absorbing alloy and secondary battery |
| US6703164B2 (en) | 1997-11-28 | 2004-03-09 | Kabushiki Kaisha Toshiba | Hydrogen-absorbing alloy, secondary battery, hybrid car and electromobile |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59137282A (ja) * | 1983-01-24 | 1984-08-07 | フエライニクテ・メタルヴエルケ・ランスホ−フエン−ベルンドルフ・アクチエンゲゼルシヤフト | 船体及びその製造法 |
| JPS62145339A (ja) * | 1985-12-20 | 1987-06-29 | Hitachi Ltd | インタ−リ−ブ方式の記憶装置 |
| JPS63221491A (ja) * | 1987-03-11 | 1988-09-14 | Victor Co Of Japan Ltd | 画像デ−タ出力装置 |
| JPH01130240A (ja) * | 1987-11-16 | 1989-05-23 | Yokogawa Hewlett Packard Ltd | データ列発生装置 |
-
1993
- 1993-08-12 JP JP21921893A patent/JPH0756803A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59137282A (ja) * | 1983-01-24 | 1984-08-07 | フエライニクテ・メタルヴエルケ・ランスホ−フエン−ベルンドルフ・アクチエンゲゼルシヤフト | 船体及びその製造法 |
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|---|---|---|---|---|
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| US6268084B1 (en) | 1997-11-28 | 2001-07-31 | Kabushiki Kaisha Toshiba | Hydrogen-absorbing alloy and secondary battery |
| US6703164B2 (en) | 1997-11-28 | 2004-03-09 | Kabushiki Kaisha Toshiba | Hydrogen-absorbing alloy, secondary battery, hybrid car and electromobile |
| US6214492B1 (en) | 1998-03-19 | 2001-04-10 | Kabushiki Kaisha Toshiba | Hydrogen-absorbing alloy, electrode and secondary battery |
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