JPH0628313A - シリアルインタフェース回路 - Google Patents
シリアルインタフェース回路Info
- Publication number
- JPH0628313A JPH0628313A JP5051623A JP5162393A JPH0628313A JP H0628313 A JPH0628313 A JP H0628313A JP 5051623 A JP5051623 A JP 5051623A JP 5162393 A JP5162393 A JP 5162393A JP H0628313 A JPH0628313 A JP H0628313A
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Abstract
て複数の転送モードに対応できるシリアルインタフェイ
ス回路を提供することにある。 【構成】シリアルパラレル変換回路は2つのシフトレジ
スタ10,20で構成され、一方のシフトレジスタ10
はシリアルデータを取り込み、他方のシフトレジスタ2
0は一方の出力か又はシリアルデータを取り込む。これ
ら二つのシフトレジスタ10,20の出力はそのまま、
あるいはビット反転されて出力される。
Description
ェース回路に関し、特に複数のデータ受信モードに対応
できるシリアルデータ受信回路に関する。
でのデータ送受信の一手段として多用されている。例え
ば、データ処理装置としてのマイクロコンピュータはシ
リアルデータインタフェース回路を内蔵して周辺ユニッ
トに処理したデータをシリアルに送信したり同ユニット
から処理すべきデータをシリアルに受信している。シリ
アルに受信されたデータはパラレルデータに変換されて
所定の処理が施される。その結果は周辺ユニットにシリ
アル転送により戻されることもある。
シリアル転送により転送できるビット数を可変すること
が利有である。例えば16ビットのデータ処理装置に対
し16ビットの周辺ユニットも8ビットの周辺ユニット
もシリアル転送できることが望ましい。さらには、転送
されるビット順位も可変できることが好まれる。周辺ユ
ニットの中には転送データの上位ビットから転送する
(MSBファースト)のものもあれば、下位ビットから
転送する(LSBファースト)のもあるからである。
4つの受信モードに対応できることが望まれている。
シリアルデータを受信し、パラレルデータに変換して出
力する。
満たないビット長のシリアルデータを受信し、パラレル
データに変換して有効なビットデータのみを出力する。
シリアルデータを受信し、パラレルデータに変換すると
ともビット並びを反転して出力する。
満たないビット長のシリアルデータを受信し、パラレル
データに変換するとともにビット並びを反転し、さらに
有効なビットのみを出力する。
路は上述のような受信モードに対応できることが望まれ
るわけであるが、対応した結果として、ハードウェアが
不所望に増大してはその意味が半減することになる。
るハードウェアの増大を最小限に抑えて複数の受信モー
ドに対応したシリアルデータ受信回路を提供することに
ある。
リアルデータが供給される入力端子と、クロックに同期
して上記入力端子のデータを取り込みシフトする複数ビ
ット構成の第1シフトレジスタと、上記入力端子および
上記第1シフトレジスタの出力に接続されれ第1の受信
モードのときは上記入力端子を選択し第2の受信モード
のときは上記第1シフトレジスタの出力を選択する選択
手段と、この選択手段から得られるデータを上記クロッ
クに同期して取り込みシフトする複数ビット構成の第2
シフトレジスタと、複数の第1出力端子と、複数の第2
出力端子と、活性化されたときに上記第1のシフトレジ
スタの各ビットからのデータを上記複数の第1および第
2出力端子の一方の対応するものに出力する第1出力手
段と、活性化された上記第2のシフトレジスタの各ビッ
トからのデータを上記複数の第1および第2出力端子の
他方の対応するものに出力する第2出力手段と、上記第
1の受信モードのとき上記第1および第2出力手段を共
に活性化し、上記第2の受信モードのときは第1か又は
第2出力手段を活性化する制御手段とを備えている。
ドのときは入力端子へのシリアルデータは第1および第
2のシフトレジスタに順に取り込まれてパラレルデータ
に変換され出力端子から出力される。すなわち、上記
(1)の受信モードに対応している。一方、第2の受信
モードのときは入力端子にシリアルデータは第1および
第2のシフトレジスタに並列に取り込まれそのうちの一
方が出力端子に出力される。かくして上記(2)の受信
モードに対処している。しかも、増加されるハードウェ
アとしては、選択手段と第1および第2の選択活性化手
段で済み、最小限に抑えられている。
転機能をもたせることが好ましい。かくすれば、上記
(3)および(4)の受信モードにも対応することがで
きる。
明する。
るシリアルデータ受信回路1は16ビットマイクロコン
ピュータ、すなわちCPU(図示せず)のI/Oユニッ
トの一部として設けられており、端子71−74を介し
て接続される周辺ユニット(図示せず)からのデータを
受信する。端子71にはシリアルデータSDが供給さ
れ、端子72にはシリアルクロックSCKが供給され
る。端子73には周辺ユニットから送信要求信号SRQ
が供給され、同要求に対する許可信号は送信アクノレッ
ジ信号SACKとして周辺ユニットに戻される。
ータを処理するので、本回路1の許容最大ビット長も1
6ビットであるが、本発明に従ってシリアル−パラレル
変換器としての16ビットシフトレジスタは8ビットず
つのシフトレジスタ10,20に分割されている。シフ
トレジスタ10のデータ入力端子Dはシリアルデータ端
子71に接続され、シフトレジスタ20のデータ入力端
子Dは選択回路30の出力に接続されている。選択回路
30は二つのANDゲート31,33と一つのORゲー
ト32でなり、モード信号M8/16に応答してシリア
ルデータ入力端子71か又はシフトレジスタ10の出力
を選択してシフトレジスタ20に供給する。シフトレジ
スタ10,20はそのクロック端子CKにANDゲート
15を介して供給されるシリアルクロック信号SCKの
立上りに同期してゲートを取り込む。ANDゲート15
の他方の入力にはシリアル転送イネーブル信号SENが
供給される。
ットずつのデータは、データレジスタ40,41は4
2,43にそれぞれライト信号W1又はW2に同期して
取り込まれる。さらに、リード信号R1又はR2に同期
してそれぞれD0−D7,D8−D15(D0は最下位
ビットで、D15は最上位ビット)として読み出され
る。
B0−B7とB8−D15(B0は最下位ビットでB1
5が最上位ビット)を有する。B0−B15はCPUへ
の16ビットバス(図示せず)に接続されている。ま
た、出力端子に現われるデータはトライステートバッフ
ァ50−54によって制御される。すなわち、バッファ
50は信号MMFによって活性化されデータD8−D1
5をその順番で出力端子B8−B15に出力し、バッフ
ァ51は信号MLFにより活性化されてデータD0−D
7のビット並びを反転して出力端子B8−D15に出力
する。ビット並びの反転はデータD0−D7と端子B8
−B15の配線を反転することにより得られる。バッフ
ァ52は信号MMF16により活性化されてデータD0
−D7をこの順にB0−B7に出力し、バッファ53は
信号MLF16により活性化されてデータD8−D15
をそのビット並びを反転してB0−B15に出力する。
反転は前述のように配線で実行できる。バッファ54の
8ビット入力はロウレベル“L”に固定されており、信
号M8がアクティブレベルになると出力端子B0−B7
には“0”が現われる。
トからの信号SRQおよび同ユニットへの信号SACK
はシーケンスコントローラ60により発生されるコント
ローラ60はモードレジスタ61を有し、同レジスタ6
1に設定されるモードデータに応答して受信モードが設
定される。本実施例では、モードレジスタ61は2ビッ
トでなり、その内容が“00”,“10”,“01”,
“11”のとき、上記モード(1),(2),(3),
(4)での受信を可能とすべく各種の制御信号を発生す
る。
からデータを送信する周辺ユニットで接続されていると
すると、モードレジスタ61には“00”がCPUから
バス62を介してセットされる。すなわち、本回路1は
上記モード(1)での受信モードに設定される。
ータ要求信号SRQが発生されると、シーケンスコント
ローラ60はデータレジスタ40−42にCPUに引き
取られていないデータが存在しているかどうか判断し、
存在していないときは信号SACKをアクティブハイレ
ベルにする。また、信号M8/16をロウレベルにして
選択回路30にシフトレジスタ10の出力を選択させ
る。
ユニットは図2のようにシリアルクロックSCKの立上
りに同期して16ビットのシリアルデータSDをMSB
D15から順に送信する。
アル送信イネーブル信号SENをアクティブレベルに
し、ANDゲート15にシリアルクロックSCKのシフ
トレジスタ10,20への供給を許可する。かくして、
シフトレジスタ10,20はシリアルクロックSCKの
立下りに同期してシリアルデータSDを順に取り込みシ
フトする。
カウンタを有しており、シリアルクロックSCKの受信
開始の17個目の立上りで信号SENをロウレベルに
し、シリアルクロックSCKのシフトレジスタ10,2
0への供給を禁止する。かくして、16ビットのシリア
ルデータSDはシフトレジスタ10,20にMSBD1
5がレジスタ20の最上位段となるように受信されてい
る。かくして受信されたデータはシーケンスコントロー
ラ60からのライト信号W1によりデータレジスタ4
0,41に取り込まれる。データレジスタ40,41が
以前のデータを保持しているときは、ライト信号W2に
よりデータレジスタ42,43に供給される。
PUからのデータリード要求を持つ。ライト信号W1又
はW2によりCPUに対し割込みを発生してデータリー
ドを要求してもよい。CPUからのデータリード要求が
ある間に周辺ユニットが再度データ送信を要求すると、
データレジスタ40,41と42,43の両方に空きが
ないときはアクノレッジ信号SACKを返さず、送信を
許可しない。
データリード信号R1が図2のように発生させる。さら
に、シーケンスコントローラ60はバッファ活性化信号
MMFとMMF16をアクティブにする。この結果、レ
ジスタ41からのシリアルデータSDの上位8ビットD
15−D8が出力端子B15−B8にそれぞれ出力さ
れ、レジスタ40からのシリアルデータの下位8ビット
D7−D0は出力端子B7−B0にそれぞれ出力され
る。かくして、図6のモード(1)として示すように、
MSBD15から順に供給されたシリアルデータSDは
そのビット順位がそのままのパラレルデータに変換され
て出力される。
トが接続されるときは、モードレジスタ61には“1
0”が設定される。シリアル送信開示までの手順は図2
の部分と同一であるが、信号M8/16はハイレベルに
される。選択回路30はそれ故にシリアルデータ入力端
子71を選択される。したがって、周辺ユニットからM
SBD7から送られてきた8ビットのデータはシフトレ
ジスタ10,20の両方に並列に取り込まれる。そのデ
ータはライト信号W1によりレジスタ40,41にそれ
ぞれ格納される。
ケンスコントローラはリード信号R1を発生してデータ
レジスタ40,41にそのストアデータを出力させる。
本例では上記受信モード(2)であるため、コントロー
ラ60は図3のように、信号MMFとM8をアクティブ
レベルとする。
トのシリアルデータにもとづき、図6でモード(2)と
して示すように、出力端子B15−B8にはそのビット
順位のままのパラレルデータが出力され、一方出力端子
B7−B0にはデータ“0”が出力される。すなわち、
本実施例では、8ビットのデータ受信時には同データは
バスの上位8ビットに出力され、下位8ビットは無効デ
ータとして論理“0”とされている。モード(2)によ
る受信がかくして実行される。
16ビットの周辺ユニットが接続されるときは、モード
レジスタ61には“01”が設定される。この場合のタ
イミングチャートが図4に示されている。16ビットの
シリアルデータの受信完了までは図2と同一である。
LSBD0からシリアルデータSDが送られていたた
め、シーケンスコントローラ60は信号MLFとMLF
16をアクティブレベルとする。その結果、レジスタ4
1(43)からのデータD0−D7はそのビット並びが
反転されて出力端子B7−B0にそれぞれ出力され、レ
ジスタ40(42)からのデータD8−D15は同様に
ビット並びが反転されて出力端子B15−B8にそれぞ
れ出力される。すなわち、図6にモード(3)として示
すように、LSBD0から転送された16ビットのデー
タはそのビット並びが反転して、16ビットデータD1
5−D0として出力される。
ユニットが接続されたときはモードレジスタ61には
“11”が設定される。その結果、図5に示すように、
CPUからのデータ要求に応答して信号MLFとM8が
アクティブとされる。LSBD0からシリアル転送され
たデータはかくしてそのビット並びが反転されたパラレ
ルデータとしてバスの上位8ビットに出力され、下位8
ビットは“0”となる(図6モード(4))。
に対処したシリアルデータ受信回路が供給される。
よるシリアルデータ受信回路100が示されている。図
1と同一構成部は同じ番号で示してその説明は省略す
る。本実施例においては、選択回路30′は二つのトラ
イステートバッファ35,36で構成されている。16
ビット受信のときはバッファ36が活性化され、8ビッ
ト受信時はバッファ35が活性化される。
3)からの16ビットパラレルデータはそのビット順番
のままセレクタ110の一方の入力端子110−1に供
給され、また配線によりビット並びが反転されて他方の
入力端子110−2に供給される。セレクタ110は信
号MF/LFがハイレべルのとき、すなわち、MSBか
らシリアルデータが入力されるときは入力端子110−
1を選択し、ロウレベルすなわちLSBからシリアルデ
ータが入力されるときは端子110−2を選択し、選択
した入力端子110−1又は110−2を出力端子11
0−3にそれぞれ接続する。出力端子110−3は下位
8ビット,上位8ビットに分けられ下位8ビットのデー
タはトライステートバッファ120に供給される。上位
8ビットはトライステートバッファ130に供給され
る。
M1,MASは両方ともアクティブレベルとなり、セレ
クタ110からの出力データは出力端子B0−B15に
それぞれ供給される。一方、8ビットデータの受信時
は、信号MASが活性化され、セレクタ110からの下
位8ビットデータが出力端子B0−B7に出力される。
また、信号M8がアクティブレベルになり、トライステ
ートバッファ140が活性化されてロウレベル“L”が
出力端子B15−B8に出力される。すなわち、本実施
例では、8ビットデータ受信時は、下位8ビットにその
データが現われ、上位8ビットはすべて“0”となる。
60′によりモードレジスタ61のデータに応じて発生
される。本実施例においても、モードレジスタ61のデ
ータが“00”,“10”,“01”,“11”のとき
上記モード(1),(2),(3),(4)の受信モー
ドとなる。すなわち、モード(1)のときは、信号M8
/16はロウレベル、信号MF/LFはハイレベル、そ
して信号MM1,MASがアクティブレベルとなり、M
SBから送信された16ビットのシリアルデータはその
ビット並びのままパラレルデータとして出力端子B15
−B0にそれぞれ出力される。
ハイレベル、MF/LFもハイレベル、そして信号MA
S,M8がアクティブレベルとなり、8ビットのシリア
ルデータはそのビット並びのまま8ビットパラレルデー
タとして出力端子B7−B0にそれぞれ出力され、上位
8ビットの出力端子B15−B8はすべて“0”とな
る。
ロウレベル,信号MF/LFもロウレベル,そして信号
MM1,MASがアクティブレベルとなり、16ビット
のシリアルデータはそのビット並びが反転されて出力端
子B0−B15にそれぞれ出力される。
ハイレベル,信号MF/LFはロウレベル、そして信号
MAS,M8がアクティブレベルとなり、8ビットのシ
リアルデータはそのビット並びが反転されて“0”の上
位8ビットデータとともに出力される。
−42は削除してもよい。また、32ビットと16ビッ
トの組合せ、8ビットと4ビットの組合せにも適用で
き、さらにはデータ長が2倍の関係以外のときも同様に
できる。さらに、図1で、バッファ54を端子B15−
B8側に設けてもよい。この場合、バッファ51,53
の活性化が逆になる。同様に図7でバッファ140を端
子B7−B0側に設けてもよく、この場合、120,1
30の制御が逆になる。
るハードウェアの増大を最小限に抑えて複数のモードに
対応できるシリアルインターフェイス回路が提供され
る。
すタイミングチャート。
すタイミングチャート。
すタイミングチャート。
すタイミングチャート。
するパラレルデータの出力状態を示す図。
Claims (9)
- 【請求項1】 シリアルデータが供給される入力端子
と、クロックに同期して前記入力端子のデータを取り込
みシフトする第1シフトレジスタと、第1の受信モード
のときは前記入力端子のデータを選択し第2の受信モー
ドのときは前記第1シフトレジスタの出力を選択する選
択手段と、この選択手段からのデータを前記クロックに
同期して取り込みシフトする第2シフトレジスタと、複
数の第1出力端子と、複数の第2出力端子と、前記第2
の受信モードのときは前記第1および第2シフトレジス
タから並列に得られるデータを前記第1および第2出力
端子に転送する第1転送手段と、前記第1の受信モード
のときは前記第1か又は第2シフトレジスタから並列に
得られるデータを前記第1か又は第2出力端子に供給す
る第2転送手段とを備えるシリアルインタフェース回
路。 - 【請求項2】 前記第1転送手段は前記第1シフトレジ
スタから並列に得られるデータを受けその出力が前記第
1出力端子に接続された第1のトライステートバッファ
を有し、前記第2転送手段は前記第2シフトレジスタか
ら並列に得られるデータを受けその出力が前記第2出力
端子に接続された第2のトライステートバッファを有
し、前記第2の受信モードのときは前記第1および第2
のトライステートバッファが両方とも活性化され、前記
第1の受信モードのときは前記第1か又は第2のトライ
ステートバッファが活性化される請求項1のシリアルイ
ンタフェース回路。 - 【請求項3】 前記第1の転送手段はその入力が所定の
論理レベルに設定されその出力が前記第1の出力端子に
接続された第3のトライステートバッファをさらに有
し、前記第1の受信モードのときは前記第2および第3
のトライステートバッファが活性化され前記第1のトラ
イステートバッファが非活性化される請求項2のシリア
ルインタフェース回路。 - 【請求項4】 前記第2の転送手段はこの入力が所定の
論理レベルに設定されその出力が前記第2の出力端子に
接続された第3のトライステートバッファを有し、前記
第1の受信モードのときは前記第1および第3のトライ
ステートバッファが活性化され前記第2のトライステー
トバッファが非活性化される請求項2のシリアルインタ
フェース回路。 - 【請求項5】 シリアルデータが入力される入力端子
と、クロックに同期して前記入力端子のデータを取り込
みシフトする第1のシフトレジスタと、第1の受信モー
ドのときは前記入力端子を選択し第2の受信モードのと
きは前記第1のシフトレジスタの出力を選択する選択手
段と、この選択手段からのデータを前記クロックに同期
して取り込みシフトする第2のシフトレジスタと、複数
の第1出力端子、複数の第2出力端子と、前記第2の受
信モードのときは前記第1および第2のシフトレジスタ
から並列に得られるデータをそのビット並びを反転して
前記第1および第2出力端子に転送する第1の転送手段
と、前記第1の受信モードのときは前記第1か又は第2
のシフトレジスタから並列に得られるデータをそのビッ
ト並びを反転して前記第1か又は第2出力端子に転送す
る第2の転送手段とを備えるシリアルインタフェース回
路。 - 【請求項6】 前記第1および第2の転送手段は前記第
1のシフトレジスタから並列に得られるデータをそのビ
ット並びを反転して受けかつ出力が前記第2出力端子に
接続された第1のトライステートバッファと前記第2の
シフトレジスタから並列に得られるデータをこのビット
並びを反転して受けかつ出力が前記第1出力端子に接続
された第2のトライステートバッファとで含んで構成さ
れ、前記第2の受信モードのときは前記第1および第2
のトライステートバッファが両方とも活性化され、前記
第1の受信モードのときは前記第1か又は第2のトライ
ステートバッファが活性化される請求項5のシリアルイ
ンタフェース回路。 - 【請求項7】 シリアルデータが供給される入力端子
と、クロックに同期して前記入力端子のデータを取り込
みシフトする第1のシフトレジスタと、第1および第2
の受信モードのときは前記入力端子を選択し第3および
第4の受信モードのときは前記第2のシフトレジスタの
出力を選択する選択手段と、この選択手段からのデータ
を前記クロックに同期して取り込みシフトする第2のシ
フトレジスタと、複数の第1出力端子と、複数の第2出
力端子と、前記第3の受信モードのときは前記第1およ
び第2のシフトレジスタからそれぞれ並列に得られる第
1および第2のデータをそのビット並びのまま前記第1
および第2出力端子に転送する第1の転送手段と、前記
第4の受信モードのときは前記第1および第2のデータ
をそのビット並びを反転して前記第1および第2出力端
子に転送する第2の転送手段と、前記第1の受信モード
のときは前記第1か又は第2のデータをそのビット並び
のまま前記第1か又は第2出力端子に転送する第3の転
送手段と、前記第2の受信モードのときは前記第1か又
は第2のデータをそのビット並びを反転して前記第1か
又は第2出力端子に転送する第4の転送手段とを備える
シリアルインタフェース回路。 - 【請求項8】 前記第1乃至第4の転送手段は、前記第
1のデータをそのビット並びのまま受けかつ出力が前記
第1出力端子に接続された第1トライステートバッファ
と、前記第1のデータをそのビット並びを反転して受け
かつ出力が前記第2出力端子に接続された第2のトライ
ステートバッファと、前記第2のデータをそのビット並
びのまま受けかつ出力が前記第2出力端子に接続された
第3のトライステートバッファと、前記第2のデータを
そのビット並びを反転して受けかつ出力が前記第1出力
端子に接続された第4のトライステートバッファとを含
んで構成され、前記第1の受信モードのときは前記第1
か又は第3のトライステートバッファのみが活性化さ
れ、前記第2の受信モードのときは前記第2か又は第4
のトライステートバッファのみが活性化され、前記第3
の受信モードのときは前記第1および第3のトライステ
ートバッファのみが活性化され、前記第4の受信モード
のときは前記第2および第4のトライステートバッファ
のみが活性化される請求項7のシリアルインタフェース
回路。 - 【請求項9】 前記第1乃至第4の転送手段は、一方の
入力端子に前記第1および第2のデータをそのビット並
びのまま受け他方の入力にそのビット並びを反転して受
けるセレクタと、このセレクタの下位側出力を受けかつ
出力が前記第1出力端子に接続された第1のトライステ
ートバッファと、前記セレクタの上位側出力を受けかつ
出力が前記第2出力端子に接続された第2のトライステ
ートバッファとを含んで構成され、前記セレクタは前記
第1および第3の受信モードのときは前記一方の入力を
選択する一方前記第2および第4の受信モードのときは
前記他方の入力を選択し、前記第2および第3の受信モ
ードのときは前記第1および第2のトライステートバッ
ファの両方が活性化され、前記第1および第4の受信モ
ードのときは前記第1か又は第2のトライステートバッ
ファが活性化される請求項7のシリアルインタフェース
回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP05162393A JP3150005B2 (ja) | 1992-03-13 | 1993-03-12 | シリアルインタフェース回路 |
Applications Claiming Priority (3)
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JP4-55766 | 1992-03-13 | ||
JP5576692 | 1992-03-13 | ||
JP05162393A JP3150005B2 (ja) | 1992-03-13 | 1993-03-12 | シリアルインタフェース回路 |
Publications (2)
Publication Number | Publication Date |
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JPH0628313A true JPH0628313A (ja) | 1994-02-04 |
JP3150005B2 JP3150005B2 (ja) | 2001-03-26 |
Family
ID=26392174
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP05162393A Expired - Fee Related JP3150005B2 (ja) | 1992-03-13 | 1993-03-12 | シリアルインタフェース回路 |
Country Status (1)
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---|---|
JP (1) | JP3150005B2 (ja) |
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