JPH06124261A

JPH06124261A - コンピュータ・データ経路指定装置

Info

Publication number: JPH06124261A
Application number: JP3279028A
Authority: JP
Inventors: Charles P Zeller; ピー．ゼラーチャールズ; Terry J Parks; ジェイ．パークステリー; Michael D Durkin; ディー．ダーキンマイクル
Original assignee: DER U S EE LP; Dell USA LP
Current assignee: DER U S EE LP; Dell USA LP
Priority date: 1990-07-27
Filing date: 1991-07-29
Publication date: 1994-05-06
Also published as: EP0468823A2; KR0181471B1; US5590287A; DE69132652D1; KR920003167A; DE69132652T2; EP0468823A3; EP0468823B1; TW202507B

Abstract

(57)【要約】（修正有）【目的】ディジタル・コンピュータ・システムにおい
てマッチしていない複数の装置間にデータを転送用のイ
ンタフェースを備えてデータの転送を可能にさせる。【構成】ディジタル・コンピュータ・システムは、プ
ロセッサ６、メモリ及び相互接続データ・バス１６を備
えており、これらは全て第１のデータ幅のデータ単位を
取り扱うように構築されている。更に、データ・バスに
は、第２のデータ幅のデータ単位を取り扱うように構築
された入出力装置１８が接続されている。転送すべきデ
ータ幅を調整して受け取る装置即ちバスのデータ幅に一
致させることにより、異なるデータ幅の装置間でデータ
を転送することができる。データ幅を制御するために、
授受する複数装置のデータ幅に基づいてデータ・バイト
を転送する経路を変更させる制御手段を備え、転送方向
が提供される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、コンピュータ・システ
ムの要素間におけるデータ・ワードを転送する方法及び
装置に関し、特にプロセッサ及び／又は入出力装置のよ
うなコンピュータ・システムの要素間におけるデータ・
ワードを転送する方法及び装置に関する。要素が同一幅
のデータ・ワードを処理するように構築されているか否
か

【０００２】

【従来の技術】当該技術分野において習熟する者にとっ
て周知のように、コンピュータ・システムはサブシステ
ム間でデータを転送する経路を介して相互接続された多
数のサブシステムからなる。このような２つのサブシス
テムは中央処理装置（“プロセッサ”）即ちプロセッサ
・サブシステム、メモリ及び多重メモリ装置からなるメ
モリ及びメモリ・サブシステム（“メモリ”）である。
このプロセッサは命令シーケンスを実行することにより
コンピュータ・システムの動作を制御してデータについ
て一連の数学的な処理を実行させる。命令及びデータは
共に論理１及び０の二進数の情報パターンとしてコンピ
ュータのメモリに記憶される。プロセッサ及びメモリが
コンピュータ・システムの最も本質的なサブシステムを
表すが、実質的に全てのコンピュータ・システムにはコ
ンピュータ・システムへの又はこれからの情報を転送す
るための任意数の入出力（“Ｉ／Ｏ”）装置も含まれ
る。コンピュータ・システムに用いられる最も通常的な
Ｉ／Ｏ装置には情報及び命令を入力するキーボードと、
ユーザに情報をフィードバックするビデオ・モニタ及び
プリンタと記憶した情報を永久に記録する又は付加的な
ソフトウェアを実行するディスク・ドライブ又はハード
・ディスクが含まれる。コンピュータ・システムにＩ／
Ｏ装置を組み込むために、Ｉ／Ｏ装置はコンピュータの
出力（“Ｉ／Ｏポート”）に接続され、更にＩ／Ｏポー
トはＩ／Ｏ装置とコンピュータ・サブシステムとの間の
経路となる。

【０００３】更に、当該技術分野に習熟する者には周知
のように、全てのコンピュータ・システムには、プロセ
ッサ、メモリ、及び特定のコンピュータ・システムに含
まれている他のサブシステム間の通信チャネル又は“バ
ス”が備えられる。典型的には、コンピュータ・システ
ムはメモリへ及びメモリからデータを転送するデータ・
バスと、与えられたメモリ・アドレス及びコンピュータ
・システムに含まれている全てのサブシステムにタイミ
ング・バルス及び制御バルスを転送する制御バルスとが
備えられる。更に、Ｉ／Ｏポートはバスにも接続されて
おり、Ｉ／Ｏ装置をコンピュータ・システムに接続させ
る。

【０００４】コンピュータ要素間ではデータ・ワードの
形式により情報が転送される。データ・ワードは、二進
ディジットのシーケンス、即ち各ビットが“１”又は
“０”に等しい複数ビットである。データ・ワードの大
きさは異なる設計のコンピュータ要素間で変化し得る
が、データ・ワードは最も通常的には長さが８ビットと
３２ビットとの間にある。一般的に、コンピュータ・シ
ステムが益々高速性を追求しているので、データを大き
な単位処理することができるように、かつコンピュータ
・システムにより単位時間当り更に多くのデータ・ビッ
トを転送するようにデータ・ワードの大きさを増加させ
た。例えば、１６ビット・ワードを用いたプロセッサ・
サブシステムは共通してつい数年前であったが、インテ
ル（株）が製造した８０３８６及び８０４８６マイクロ
プロセッサのように当該技術分野の現在のプロセッサ・
サブシステムは、３２ビット、いわゆる２倍ワード・ア
ーキテクチャーを採用してより速いデータの取り扱いを
する。同様に、現在、コンピュータ・システムのメモリ
・サブシステムは、より速いアクセスにより、６４ビッ
ト単位、即ち各１６ビットの４連続ワード又は各３２ビ
ットの２連続倍ワードによりを記憶し、かつ取り扱うこ
とができる。

【０００５】各コンピュータ・システム、及び組み合わ
せによりコンピュータ・システムを形成するＩ／Ｏ装置
は、指定された数のビットからなる複数単位によるデー
タを転送するように構築される。サブシステム又はＩ／
Ｏ装置が一つの単位として処理することができるビット
数は、一般的に“データ幅”と呼ばれる。一対のＩ／Ｏ
装置又は１Ｉ／Ｏ装置及びサブシステムのように、一対
のサブシステムが同一のデータ幅を有するように構築さ
れていれば、両者は“同一種”である即ち互いに“マッ
チ”している。受信装置が設計されている同一単位の大
きさにより送信装置がデータを出力してアクセスすると
きは、接続バスを介する同一種の装置間のデータ転送は
相対的に簡単となる。しかし、一対のサブシステム、一
対のＩ／Ｏ装置又は−Ｉ／Ｏ装置及びサブシステムが異
なるデータ幅により構築されているときは、両者は“異
種”即ち“ミスマッチ”である。異種の装置は同一の大
きさのデータ単位により接続バスをアドレス指定するに
従って、異種の装置間におけるデータ転送はもっと複雑
となる。

【０００６】ミスマッチのサブシステム及び／又はＩ／
Ｏポートからなるコンピュータ・システムは、任意数の
理由が原因である。例えば、増加する大きな単位により
データ転送を可能とした技術的な発達により、年代的に
しばしば間隔を不均一にしている。従って、既存のＩ／
Ｏ装置が古い８ビット、更には１６ビットのプロセッサ
・サブシステムにマッチしているが、このＩ／Ｏ装置は
新しい３２ビットのプロセッサ・サブシステムを接続す
ればミスマッチとなる。その結果、システムの設計者
は、もっと大きなデータ単位を取り扱う改良されたサブ
システムに基づく１コンピュータ・システムの処理速度
における改良を利するために、ミスマッチの装置につい
て何らかの方法により補償しない限り、同一の大きさの
データ単位をアクセスできない全てのサブシステム及び
Ｉ／Ｏ装置を置き替えざるを得ないことになる。

【０００７】例えば、グラチオッチ（Ｇｒａｃｉｏｔｔ
ｉ）に対する米国特許第４，７１６，５２７号は、周辺
装置、拡張装置、及び１６ビットのデータ・バスからデ
ータを受け取るバス・コンバータを設けることにより８
ビットのデータ・バスように設計された関連のソフトウ
ェアと両立し得る１６ビットのデータ・バス・マイクロ
プロセッサを作るための装置に関するものであり、デー
タ・バスを上位部分及び下位部分に分割している。次い
で、上位部分及び下位部分が選択的に８ビットのデータ
・バスに接続することができる。即ち、マイクロプロセ
ッサからの１６ビット・ワードが８ビット幅の外部装置
に転送しているときは、上位部分及び下位部分が選択的
に８ビット幅の外部装置に接続される。

【０００８】より広いデータ・バスの幅に対応した幅を
持つデータ・レジスタと、適当なシーケンスにより一回
に一つだけ、データ・レジスタの異なる部分を狭いデー
タ・バスに接続する選択回路とによって、広いデータ・
バスを狭いデータ・バスに接続すると、満足すべき動作
が得られるが、このような型式のインタフェース機構は
他の応用においてデータの移動を困難にさせる恐れがあ
る。特に、多重データ処理装置がインタフェース機構の
一方に接続され、同時にインタフェース機構の他方のデ
ータ処理装置がデータ転送を実行するように必ずしも準
備完了となっておらず、多重装置のうちの一つが多重装
置のうちの他方のデータ転送の完了を待機する必要があ
るときは、遅延が発生し得る。

【０００９】同様に、ディンウディー（Ｄｉｎｗｉｄｄ
ｉｅＪｒ）に対する米国特許第４，３０９，７５４号
は異なるビット幅のインタフェース・バス用のデータ・
インタフェース機構に関するものである。データ・バイ
トを複数のバイト・データ・ワードに変換するために、
ディンウディーは２つのデータ・バスと、制御信号を発
生するアドレス機構との間に位置する複数のランダム・
アクセス（ＲＡＭ）メモリ装置を提供するものである。
狭いデータ・バスヘ又はこれからの連続的なデータ転送
において、一連の異なるチップ選択信号は一つづつ反復
するシーケンスにより異なるＲＡＭ装置を選択して連続
的なデータ・バイトを転送させる。しかし、グラチオチ
ーと同様に、インタフェースするバスの幅が変わると、
反復するアクセス・シーケンスはディンウディー特許を
特に柔軟性のないものにしている。更に、ディンウディ
ー特許の回路により発生したチップ選択信号は、幅が変
化するインタフェース間の差によりデータを転送できな
いものとなるであろう。

【００１０】

【課題を解決するための手段】第１の特徴において、本
発明は、８、１６又は３２ビット幅のＩ／Ｏ装置により
出力される複数のデータ単位を３２ビット幅のデータ・
バスに転送するデータ・インタフェースを有したディジ
タル・コンピュータ・システムを備えている。Ｉ／Ｏ装
置の幅に従って、各出力バイトは第１、第２、第３又は
第４のデータ・バイトとなる。データ・インタフェース
は一連の４ラッチと、Ｉ／Ｏ装置から出力される各第
１、第２、第３及び第４のデータ・バイトを前記ラッチ
のうちの少なくとも一つの入力に個々に転送する手段と
を備えている。３２ビットのデータ・ワードはラッチの
出力に累積され、次いでデータ・バスに転送される。

【００１１】他の特徴において、本発明は３２ビット幅
のデータ・バスにより出力される複数のデータ単位を
８、１６又は３２ビット幅のＩ／Ｏ装置に転送させるデ
ータ・インタフェースを有したディジタル・コンピュー
タ・システムを備えている。データ・インタフェースは
１／Ｏ装置の幅に等しい幅の出力駆動手段と、データ・
バスの出力に接続された少なくとも一つの入力及び前記
出力駆動手段に接続された１出力を有する第１のマルチ
プレクサと、データ・バスの出力に接続された少なくと
も一つの入力及び前記出力駆動手段に接続された１出力
を有する第２のマルチプレクサと、前記データ・バスの
出力と前記出力駆動手段との間の直接接続と、３２ビッ
トのデータ・バスから出力される各前記第１、第２、第
３及び第４のデータ・バイトを前記出力駆動手段に個々
に転送する手段とを備えている。

【００１２】更に、他の特徴において、本発明は、デー
タ累積なしに、Ｉ／Ｏ装置から出力される８、１６又は
３２ビット幅のデータ単位を累積することにより、８、
１６又は３２ビット幅の１／Ｏ装置から出力されるデー
タ単位を３２ビット幅のデータ・バスへ転送し、かつ３
２ビット幅のデータ・バスから出力されるデータ単位を
８、１６又は３２ビット幅の１／Ｏ装置へ転送するデー
タ・インタフェースを有したディジタル・コンピュータ
・システムを備えている。２方向のデータ・インタフェ
ースは、前記第１、第２、第３及び第４のラッチと、前
記Ｉ／Ｏ装置から出力される第１、第２、第３及び第４
のデータ・バイトをラッチのうちの一つの入力に個々に
転送する手段と、前記各ラッチの出力に転送されたデー
タ・バイトをラッチし、これにより前記ラッチの出力に
３２データ・ワードを累積する手段と、累積した前記３
２データ・ワードを前記データ・バスに転送する手段
と、出力駆動手段と、前記３２ビットのデータ・バスか
ら出力される前記第１、第２、第３及び第４のデータ・
バイトを累積なしに前記出力駆動手段へ個々に転送する
手段とを備えている。

【００１３】更に他の特徴において、本発明は、ミスマ
ッチの装置間のデータ転送を可能にするコンピュータ・
システムを備えている。コンピュータ・システムはプロ
セッサ・サブシステム、メモリ・サブシステム、及び相
互接続プロセッサ・バスを備えており、全て第１のデー
タ幅のデータ単位を取り扱うように構築されている。更
に、プロセッサ・バスには、第２のデータ幅のデータ単
位を取り扱うように構築された少なくとも一つのＩ／Ｏ
装置が接続されている。転送しているデータの幅を調整
して受信装置又はバスの幅と一致させることにより、デ
ータを装置、及び／又は異なるデータ幅のサブシステム
間で転送することができる。データ幅を調整するため
に、転送し、かつ受信している装置又はサブシステムの
幅と、転送の方向に基づいてデータ・バイトを転送して
いる経路を変更する制御手段が備えられている。

【００１４】要約すると、本発明は、各データ転送につ
いての符号又は符号シーケンスによりデータ経路指定を
制御する一組のバス信号により特殊なデータ経路指定及
びラッチ要素を置換する。これらのデータ経路指定信号
は、バス・インタフェースで最大データ幅を有し、かつ
経路指定プロトコルを実行する１以上の装置を含む必要
のあるコンピュータ・システムにより発生される。

【００１５】経路指定装置のバス・インタフェース・ロ
ジックは、経路指定装置と非経路指定装置との間の転送
のときに他の装置による１以上の転送が発生すると、１
以上の経路指定符号を発生する。選択可能な経路指定装
置のインタフェース装置は、２つの非経路指定装置間の
転送のときに２つの非経路指定装置がミスマッチであ
り、従って経路指定を必要とするときは、コンピュータ
・システムのための経路指定サービスを実行する。

【００１６】この発明の利点は、必要とする要素が少な
いことである。上流方向へ両立可能なコンピュータ・シ
ステムは共存するバス・プロトコルの多重発生を支持す
る。データ経路指定を含むプロトコルを実行するＩ／Ｏ
装置か適当なバス・インタフェースを有するときは、経
路指定バス・インタフェース・ロジックを安価に集積化
することができる。

【００１７】本発明の目的は、ミスマッチのデータ幅に
もかかわらず、２つの間で転送することができるよう
に、コンピュータ・システム及びＩ／Ｏ装置のデータ・
バスをインタフェース接続する手段を提供することにあ
る。

【００１８】この発明の他の目的は、コンピュータ・サ
ブシステムとミスマッチのＩ／Ｏ装置との間のインタフ
ェースと共に、一対のミスマッチのＩ／Ｏ装置間のイン
タフェースを有するコンピュータ・システム・プロセッ
サを提供することにある。

【００１９】この発明は良く理解することができるもの
であり、その多数の目的、特徴及び効果は添付する図面
を参照することにより、当該技術分野に習熟する者にと
って明らかとなるであろう。

【００２０】

【実施例】ここで、図面を参照すると、いくつかの図面
を通じて同一の参照番号は同一又は同様の要素を表して
いる。図１には、コンピュータ・システムの概要的な高
レベルのブロック図が示されている。最初は、本発明を
このレベル、かつ多数の連続的な更に詳細なレベルで、
有用に用いることができる環境において本発明の機能及
び動作の十分な理解及び評価を確実にするように、考慮
されるものとする。

【００２１】図１は本発明のコンピュータ・データ経路
指定装置を用いるパーソナル・コンピュータ・システム
を示す。ここには最高レベルで主要なインタフェースを
表す４つのメイン・バスが示されている。メイン・バス
は第１メモリ・コネクタ２、第２メモリ・コネクタ４、
プロセッサ・バス１６及びＩ／Ｏバス２０である。第１
メモリ・コネクタ２は、プロセッサ・サブシステム６
と、プロセッサ・サブシステム６に割り付けられた第１
メモリ・サブシステム１０と、更にプロセッサ・サブシ
ステム６にも割り付けられた第２メモリ・サブシステム
１２との間の個別的なインタフェースである。好ましく
は、メモリ・サブシステム１０及びメモリ・サブシステ
ム１２は、１つが奇数、もう１つが偶数の２つの関連す
る一つの３２ビット倍ワードのメモリ用のバンクによ
り、それぞれインタリーブされた６４ビットのメモリと
して、それぞれ構築されている。プロセッサ・サブシス
テム６、第１メモリ・サブシステム１０及び第２メモリ
・サブシステム１２はメモリ・インタフェース３、１０
２及び５を介してそれぞれ第１メモリ・コネクタ２に接
続されている。プロセッサ・サブシステム６はプロセッ
サ・インタフェース１１を介してプロセッサ・バス１６
にも接続されている。

【００２２】第２メモリ・コネクタ４は、ここでは更
に、第１コンピュータ・サブシステム８と第２コンピュ
ータ・サブシステム１４との間の個別的なインタフェー
スである。種々の型式のサブシステムが第１コンピュー
タ・サブシステム８、１４として総合的なコンピュータ
・システムに要請される特定の処理機能に従って設置で
きることを意図している。例えば、第１コンピュータ・
サブシステム８はプロセッサ・サブシステム又はＩ／Ｏ
装置であってもよいが、以下の説明のために、プロセッ
サ・サブシステム６は第１コンピュータ・サブシステム
８として選択されるべきである。更に、第２コンピュー
タ・サブシステム１４はプロセッサ・サブシステム、Ｉ
／Ｏ装置又はメモリ・サブシステムであってもよいが、
以下の説明のために、第２コンピュータ・サブシステム
１４は第２コンピュータ・サブシステム１４として選択
されるべきである。各第１コンピュータ・サブシステム
８、１４はメモリ・インタフェース７、９をそれぞれ設
けることにより第２メモリ・コネクタ４及びプロセッサ
・インタフェース１３、１５にそれぞれ接続し、プロセ
ッサ・バス１６に接続する。

【００２３】プロセッサ・バス１６は多重マスタ・バス
であり、プロセッサ・サブシステム（プロセッサ・サブ
システム６及び第１コンピュータ・サブシステム８）
と、Ｉ／Ｏ装置１８、１／Ｏ装置１４、Ｉ／Ｏ装置バス
２０を介したＩ／Ｏ拡張スロット２２、２４、２６、２
８、３０、３２、３４、３６、３８、４０を含むＩ／Ｏ
装置との間の構造的な区分となる。プロセッサ・バス１
６は種々の機能を実行する。第１に、プロセッサ・バス
１６は、プロセッサ・サブシステム６及び第１コンピュ
ータ・サブシステム８と：インテリジェントなＩ／Ｏ装
置１４；第１メモリ・サブシステム１０及び第２メモリ
・サブシステム１２を含む全てのシステム・メモリと、
Ｉ／Ｏ装置１８及びＩ／Ｏ拡張スロット２２、２４、２
６、２８、３０、３２、３４、３６、３８、４０を含む
１／Ｏ装置との間の接続として用いられ、全てはここで
Ｉ／Ｏ装置を設置するために構築されたものである。

【００２４】前述のように、プロセッサ・バス１６は各
プロセッサ・サブシステム６及び第１コンピュータ・サ
ブシステム８に他のプロセッサ・サブシステム６及び第
１コンピュータ・サブシステム８及びメモリ・サブシス
テムをアクセスさせる。このアクセスはメモリに直接接
続されているプロセッサを「介すること」により可能で
ある。即ち、プロセッサ・バス１６に接続されたプロセ
ッサが他のプロセッサのあるメモリにおける位置に対す
るアクセスを要求するときは、他のプロセッサは局部的
なアクセスを完了し、プロセッサ・バス１６からアドレ
スを受け取り、プロセッサ・バス１６から又はこれにデ
ータを転送する。更に、プロセッサ・バス１６はプロセ
ッサ・サブシステム６と第１コンピュータ・サブシステ
ム８との間の通信リンクとして用いられる。各プロセッ
サは、中間プロセッサ通信機構を介して、互いに他のプ
ロセッサをアドレス指定し、かつ割り込むことができ
る。

【００２５】以上の外に、プロセッサ・バス１６はプロ
セッサのメモリ複合体とＩ／Ｏ装置１８との間のインタ
フェースとしても機能する。プロセッサ・バス１６と、
一組のトランシーバ４４、４６（例えばテキサス・イン
スツルメント（株）製造の７４ＡＬＳ２４５型）を介す
る１／Ｏ装置バス２０との間のアドレス及びデータは、
システム及びバス・コントローラ４２によって変換され
る。プロセッサ・バス・マスタは、このインタフェース
を介してＩ／Ｏ装置１８並びにＩ／Ｏ拡張スロット２
２、２４、２６、２８、３０、３２、３４、３６、３
８、４０をアクセスすることができる。更に、プロセッ
サ・バス１６はＩ／Ｏアクセスに対してデータ経路とし
て機能する。以下で更に詳細に説明するが、システム及
びバス・コントローラ４２は「経路指定符号」を発生す
る。この経路指定符号は装置間通信に必要なプロトコル
をフォーマット化し、Ｉ／Ｏ拡張スロットに接続された
インテリジェント・カードに他のＩ／Ｏカード又はプロ
セッサ・バス・メモリさえもアクセスできるようにす
る。システム及びバス・コントローラ４２は、経路指定
情報及び経路指定符号の発生をするのに加えて、全ての
プロセッサ・バス１６の仲裁も処理し、かつＩ／Ｏ装置
１８に対する全ての制御信号（例えば、ＩＳＡ「コマン
ド」、ＤＭＡ制御信号及び割り込み）のインタフェース
をする。

【００２６】図２を参照すると、プロセッサ・カードの
主要な要素のブロック図が示されている。図１を参照す
ると、このプロセッサ・サブシステム６が第１メモリ・
コネクタ２及びプロセッサ・バス１６を介して残りのコ
ンピュータ・システムとのインタフェースをすることが
理解される。プロセッサ・サブシステム６は、マイクロ
プロセッサ４８（例えばインテル８０３８６）、数値演
算コプロセッサ５０（例えば、インテル８０３８７）、
オプショナル・コプロセッサ５２（例えばワイテク（Ｗ
ｅｉｔｅｋ）３１６７）、キャッシュ・サブシステム
（以下で説明する）、クロック回路５４、電源オン、セ
ルフ・テスト、読み出し専用メモリ即ち“ＰＯＳＴＲ
ＯＭ”５６、データ・フロー及びＥＣＣコントローラ５
８、並びにメモリ及びバス・コントローラ６０を備えて
いる。

【００２７】キャッシュ・サブシステムはキャッシュ・
メモリ（個別的な２つのＳＲＡＭバンク６２Ａ、６２Ｂ
からなるもんとして示す）、及びキャッシュ・コントロ
ーラ６４（例えばインテル８２３８５）を備えている。
当該技術分野に習熟する者には理解されているべきこと
だか、キャッシュ・サブシステムは、プロセッサが最も
頻繁に必要とするデータを高速にアクセスする超高速
「スケッチパッド（ｓｋｅｔｃｈｐａｄ）状」メモリと
して機能するものである。本発明のコンピュータ・デー
タ経路指定装置は各４倍ワードのキャッシュ・ライン・
サイズを有するキャッシュ・メモリを用いることができ
るので、プロセッサがキャッシュ可能な読み出をすると
きは、メモリ・コントローラは連続的な４倍ワードをシ
ステム・メモリからキャッシュに戻す。

【００２８】キャッシュ・サブシステムの動作は、ここ
では引用によって関連されるが、本発明の出願入に譲渡
され、「キャッシュ・アクセスと並行してメモリ・アク
セスを実行するプロセッサ及びこれによる方法（Ｐｒｏ
ｃｅｓｓｏｒｗｈｉｃｈＰｅｒｆｏｒｍｓＭｅｍｏ
ｒｙＡｃｃｅｓｓｉｎＰａｒａｌｌｅｌｗｉｔｈ
ＣａｓｈｅＡｃｃｅｓｓａｎｄＭｅｔｈｏｄ
ＥｍｐｌｏｙｅｄＴｈｅｒｅｂｙ））と題して１９９０
年７月２７日に出願された米国同時継続特許出願に詳細
に説明されているものである。

【００２９】ＳＲＡＭバンク６２Ａ、６２Ｂを有するシ
ステムの場合に、必要に応じてアドレスを無効にするた
めに発生される各プロセッサ・アドレスを捕捉するスヌ
ープ（ｓｎｏｏｐ）・アドレス・ラッチ６６が備えられ
る。更に、キャッシュ・メモリを有するシステムにおい
ては、ＳＲＡＭバンク６２Ａ、６２Ｂ、キャッシュ・コ
ントローラ６４、並びにメモリ及びバス・コントローラ
６０の間を通るアドレス及び制御信号を制御するために
プログラマブル・アレー・ロジック（“ＰＡＬ”）のラ
イン拡張ロジック６８が備えられる。

【００３０】更に、プロセッサ・サブシステム６は、マ
イクロプロセッサ４８、数値演算コプロセッサ５０、５
２、ＳＲＡＭバンク６２Ａ、６２Ｂ、データ・フロー及
びＥＣＣコントローラ５８並びにメモリ及びバス・コン
トローラ６０を相互接続するローカル・アドレス、デー
タ及び制御バス（図２に示す種々の矢印により表す）も
備えている。これらのバスはＰＯＳＴＲＯＭ５６読
み出し、コプロセッサ・サイクル及びキャッシュ読み出
しヒットのようなローカル・サイクルに用いられる。Ｐ
ＯＳＴＲＯＭ５６に対するアクセスは、データ・フ
ロー及びＥＣＣコントローラ５８の動作により達成され
る。しかし、キャッシュ書き込み、キャッシュ読み出し
ミス、キャッシュ不可能サイクル、及びＩ／Ｏサイクル
のようなグローバル・サイクルの場合に、プロセッサ・
サブシステム６はそのアクセスをオフ・ボードで完了し
なければならない。

【００３１】オフ・ボード・サイクルの場合に、メモリ
及びバス・コントローラ６０はローカル・アドレス及び
制御信号を復号化し、そのアクセスはプロセッサ・バス
１６に向けられたものか、又は専用のメモリに向けられ
たものかを判断する。メモリ・サイクルの場合に、メモ
リ及びバス・コントローラ６０はメモリ制御信号（即ち
ＲＡＳ、ＣＡＳ、及びＷＥ）及びアドレスを発生してメ
モリ・カードをアクセスする。更に、メモリ及びバス・
コントローラ６０は各リフレッシュ期間においてメモリ
・カード、例えば第１メモリ・サブシステム１０にリフ
レッシュ信号も発生する。更に、データ・フロー及びＥ
ＣＣコントローラ５８は、メモリ及びバス・コントロー
ラ６０に関連して誤り検査及び訂正を実行する。誤り検
査及び訂正については、「再エンコーダに集積化された
コンパレータによる誤り訂正符号（ＥＣＣ）を有するデ
ィジタル・コンピュータ（ＤｉｇｉｔａｌＣｏｍｐｕ
ｔｅｒＨａｖｉｎｇＡｎＥｒｒｏｒＣｏｒｒｅ
ｃｔｉｏｎＣｏｄｅ（ＥＣＣ）ＳｙｓｔｅｍＷｉｔ
ｈＣｏｍｐａｒａｔｏｒＩｎｔｅｇｒａｔｅｄＩｎ
ｔｏＲｅ−Ｅｎｃｏｄｅｒ）」と題する米国同時継続
特許出願の第５１６，６２８号、「最小化誤り訂正不良
ビットデコーダ（ＭｉｎｉｍｉｚｅｄＥｒｒｏｒＣ
ｏｒｒｅｃｔｉｏｎＢａｄＢｉｔＤｅｃｏｒｄｅ
ｒ）」と題する第５１６，８９４号、及び「誤り訂正シ
ンドローム符号化用の共有ロジック（ＳｈａｒｅｄＬ
ｏｇｉｃＦｏｒＥｒｒｏｒＣｏｒｒｅｃｔｉｏｎ
ＳｙｎｄｒｏｍｅＥｎｃｏｄｉｎｇ）」と題する第
５１６，６０６号に詳細に説明されており、いずれも１
９９０年４月３０日に出願され、本発明の出願入に譲渡
されており、ここでは引用により関連される。

【００３２】第１メモリ・サブシステム１０に向けられ
ていないオフ・ボード・サイクルの場合に、メモリ及び
バス・コントローラ６０は、プロセッサ・バス要求信号
を発生し、許可されれば、プロセッサ・バス１６の制御
権を得る。再び、メモリ及びバス・コントローラ６０
は、データ・フロー及びＥＣＣコントローラ５８と連係
して動作し、プロセッサ・バス１６に対するアクセスを
完了する。

【００３３】図３を参照すると、第１メモリ・サブシス
テム１０の主要要素のブロック図が示されている。図１
を参照すると、第１メモリ・サブシステム１０は第１メ
モリ・コネクタ２を介して当該装置の残りのインタフェ
ースをする。前述のように、各第１メモリ・サブシステ
ム１０は、好ましくは３２ビット倍ワード（１奇数ワー
ド及び１偶数ワード）の２インタリーブ・バンクの形式
により仮想６４ビット・ワードの記憶を実行する。各第
１メモリ・サブシステム１０は、ＲＡＳ、ＣＡＳ及びリ
フレッシュ・コントローラ６８、４アドレス・バッファ
７０、７２、７４、７６、８シングル・イン・ライン・
メモリ（ＳＩＭＭ）スロット７８、８０、８２、８６、
９０、９２、並びに４インタリーブ・コントローラ９
４、９６、９８、１００を備えている。ＲＡＳ、ＣＡＳ
及びリフレッシュ・コントローラ６８は、ここでは引用
により関連されるが、本発明の出願人に譲渡され、「拡
張可能なＲＡＭメモリ回路を逐次リフレッシュするシス
テムを有するディジタル・コンピュータ（ＡＤｉｇｉ
ｔａｌＣｏｍｐｕｔｅｒＨａｖｉｎｇａＳｙｓ
ｔｅｍｆｏｒＳｅｑｕｅｎｔｉａｌｌｙＲｅｆｒ
ｅｓｈｉｎｇａｎＥｘｐａｎｄａｂｌｅＤｙｎａｍ
ｉｃＲＡＭＭｅｍｏｒｙＣｉｒｃｕｉｔ）」と題
して１９９０年６月１９日に出願された米国同時継続特
許出願第０７／５４０，０４９号に詳細に説明されてい
るものであり、メモリ・インタフェース１０２からの制
御信号を受け取り（図１を参照されたい）、メモリ及び
バス・コントローラ６０により駆動される（図２を参照
されたい）。続いて、ＲＡＳ、ＣＡＳ及びリフレッシュ
・コントローラ６８はＳＩＭＭスロット７８、８０、８
２、８６、９０、９２に対する制御信号を駆動して読み
出し、書き込み及びリフレッシュを行う。各４インタリ
ーブ・コントローラ９４、９６、９８、１００は、ここ
では引用により関連され、本発明の出願人に譲渡され、
１９９０年５月２５日に出願され、「インタリーブされ
たダイナミックＲＡＭメモリ・ユニット用の二重経路メ
モリ検索システム（ＤｕａｌＰａｔｈＭｅｍｏｒｙ
ＲｅｔｒｉｅｖａｌＳｙｓｔｅｍｆｏｒａｎ
ＩｎｔｅｒｌｅａｖｅｄＤｙｎａｍｉｃＲＡＭＭ
ｅｍｏｒｙＵｎｉｔ）」と題する米国同時継続特許出
願第０７／５３０，１３７号に詳細に説明されているも
のであり、第１メモリ・コネクタ２と、ＳＩＭＭスロッ
ト７８、８０、８２、８６、９０、９２との間の８ビッ
トのデータを多重化する。

【００３４】以下で更に詳細に説明するように、データ
は、真の検索を達成するために、奇数バンク及び偶数バ
ンクの３２ビットのデータ間で分割される。即ち、各読
み出しの場合は、６４ビットのデータをアクセスし、４
インタリーブ・コントローラ９４、９６、９８、１００
が現在のアクセスのために３２ビット（奇数データか、
又は偶数データ）を選択する。第２の３２ビット倍ワー
ドがすでにアクセスされ、かつラッチされているので、
１プロセッサ・クロック・サイクルにより、次のアクセ
スを完了することができる。

【００３５】前述のように、第１メモリ・サブシステム
１０は４アドレス・バッファ７０、７２、７４、７６、
及びＳＩＭＭスロット７８、８０、８２、８６、９０、
９２を備えている。単なる例として、４アドレス・バッ
ファ７０、７２、７４、７６には、ＶＴＣにより製造さ
れている７４ＣＦ８２８及び７４ＦＣＴ８２７型データ
・バッファを用いることができる。平均アドレス・ライ
ン信号の切り換えを最小化することにより電気的な雑音
を最小化するために、反転バッファ（７４ＦＣ８２８）
及び非反転バッファ（７４ＣＴ８２７）が用いられる。
ＳＩＭＭスロット７８、８０、８２、８６、９０、９２
は、パリティー又はＥＣＣ機構を有する１、２、４又は
８メガバイトＳＩＭＭに適応するために用られてもよ
い。

【００３６】Ｉ／Ｏ装置とミスマッチしたプロセッサ・
バスとの間、又は一対のミスマッチしとＩ／Ｏ装置間で
データの経路指定を可能とするデータ・インタフェース
及びデータ経路指定技術を説明する前に、まず図１〜図
３に示すコンピュータ・システムの一定の限定特性を送
出しなければならない。

【００３７】ここで説明するコンピュータ・システム
は、各ビットが論理“１”又は論理“０”を表す３２ビ
ットのデータ・ブロックの複数単位により情報を処理す
る。以下、各３２ビット単位のデータをデータ“ワー
ド”と呼ぶものとする。同様に、以下で１６ビットのデ
ータ・ブロックを「ハーフ・ワード」と呼ぶものとし、
また以下で８ビットのデータ・ブロックを「バイト」と
呼ぶものとする。従って、各３２ビットのワードは２ハ
ーフ・ワードからなり、各ハーフ・ワードは２バイトか
らなる。ここでも、単なる定義を目的として、それぞれ
３２ビットを有するバイト及びハーフ・ワードを下記に
従って呼ぶものとする。

【００３８】

【表１】

【００３９】前述のように、プロセッサ・サブシステム
６、第１コンピュータ・サブシステム８、第１メモリ・
サブシステム１０、第２メモリ・サブシステム１２、第
１メモリ・コネクタ２、４及びプロセッサ・バス１６
は、全て３２ビット・ワードによりデータを処理するよ
うに構築されている。しかし、Ｉ／Ｏ装置は典型的には
３２ビット単位でデータを処理するものではない。むし
ろ、Ｉ／Ｏ装置は最も一般的には８又は１６ビット単位
でデータを処理する。１６ビットＩ／Ｏ装置の場合は、
ハーフ・ワード０期間でデータ転送が行われる。８ビッ
トＩ／Ｏ装置の場合は、バイト０期間でデータ転送が行
われる。

【００４０】本発明を完全に理解するために、「バイト
・エネーブル」信号の考えについても説明しなければな
らない。３２ビット・ワード、１６ビット・ハーフ・ワ
ード及び８ビット・バイトはＩ／Ｏ装置とプロセッサ・
バス１６との間で転送されるものである。これを行うた
めに、本発明は、バイトがデータ自体の単位であって
も、また１ハーフ・ワードや、１ワードのような大きな
データ・ブロックの要素であっても、各データ・バイト
の経路指定を制御する。以下で更に詳細に説明するが、
データ・バイトの転送はバイト・エネーブル」信号と呼
ぶ一連の信号により制御される。特定バイトのバイト・
エネーブル信号が付勢されると、そのバイトはバイト・
エネーブル信号を付勢する特定の回路により転送され
る。従って、各データ・バイトＢ０、Ｂ１、Ｂ２及びＢ
３の場合は、対応するバイト・エネーブル信号ＢＥ０、
ＢＥ１、ＢＥ２及びＢＥ３が存在し、適当な回路に対す
る付勢により、対応するデータ・バイトの転送を制御す
ることになる。

【００４１】図４を参照して、３２ビットのプロセッサ
・バス１６（又は接続しているプロセッサ・サブシステ
ム６又は第１コンピュータ・サブシステム８のようなマ
ッチしているコンピュータ要素）と、８、１６又は３２
ビット単位によってノミデータを処理するように構築さ
れたＩ／Ｏ装置との間のデータ転送を可能にするインタ
フェース手段及びデータ経路指定技術を詳細に説明しよ
う。ここでは引用により関連され、本発明の出願人に譲
渡され、１９９０年５月７日に出願された「マルリチ・
マスタ・バス・パイプラインニングを実行する方法及び
装置（ＭｅｔｈｏｄＡｐｐａｒｕｔｕｓｆｏｒＰ
ｅｒｆｏｒｍｉｎｇＭｕｌｔｉ−ＭａｓｔｅｒＢｕ
ｓＰｉｐｅｌｉｎｉｎｇ）」と題する米国同時継続特
許出願第４９０，００３号に詳細に説明されており、プ
ロセッサ・サブシステム６及び第１コンピュータ・サブ
システム８は、プロセッサ・バス１６を介してＩ／Ｏ装
置１８のようにスレーブ装置へ又はこれからの情報の転
送を制御するバス・マスタとしてそれぞれ機能すること
ができる。前記特許出願にも説明されているように、プ
ロセッサ・サブシステム６及び第１コンピュータ・サブ
システム８は共に同時に計算を実行することができる
が、同時にはそのうちの一つのみがバス・マスタとなる
ことができる。バス・マスタになるためには、プロセッ
サ・サブシステム６及び第１コンピュータ・サブシステ
ム８はプロセッサ・バス１６を要求し、プロセッサ・バ
ス１６に対するアクセスが許可されてバス・マスタとな
る。

【００４２】更に前記引用の特許出願に説明されている
ように、システム及びバス・コントローラ４２は、プロ
セッサ・サブシステム６及び第１コンピュータ・サブシ
ステム８のように要求する２以上のプロセッサ間を仲裁
するアービタを備えており、２つのプロセッサが同時に
プロセッサ・バス１６を要求したときに、要求している
プロセッサのうちの一つにプロセッサ・バス１６を許可
するものである。次いで、選択されたプロセッサ・サブ
システムは、現在のバス・マスタがプロセッサ・バス１
６のアドレス・ラインを解放すると、要求ステートから
選択されたアドレス・マスタ・ステートに遷移する。次
いで、選択されたアドレス・マスタはスレーブ装置、例
えばＩ／Ｏ装置１８をアドレス指定してデータ転送を設
定する。この時点で、現在のバス・マスタは現在のデー
タ・マスタになり、かつデータが前にアドレス指定され
た位置に転送される。現在のデータ・マスタがプロセッ
サ・バス１６のデータ・ラインを解放していることを表
しているときは、現在のデータ・マスタはプロセッサ・
バス１６からアイドル・ステートに遷移する間に、選択
されたアドレス・マスタが選択されたバス・マスタとな
る。従って、選択されたマスタがアドレス・マスタであ
る間に、現在のマスタがデータ・マスタである。可能と
する２つのマスタ装置のみが存在する場合は、そのその
うちの１装置のみが常にマスタとなり、仲裁の必要がな
いので、仲裁は存在しない。しかし、この実施例では、
アービタは要求装置に対してバス許可信号を発生するた
めに依然として用いられている。

【００４３】図４を参照して、コンピュータ・サブシス
テム及び／又は複数のＩ／Ｏ装置間のインタフェース、
及びこのようなコンピュータ・サブシステム及び／又は
複数のＩ／Ｏ装置間のデータを経路指定する本発明の要
旨の技術を説明しよう。特に、データ・インタフェース
と、８、１６、又は３２ビット（１、２、３又は４バイ
ト）を処理するように構築されたミスマッチのＩ／Ｏ装
置１８から３２ビット（４バイト）のプロセッサ・バス
１６へのデータの経路指定とを詳細に以下説明しよう。

【００４４】プロセッサ読み出しサイクルでは、Ｉ／Ｏ
装置１８からプロセッサ・バス１６を介してマスタ・デ
ータのプロセッサ・サブシステム６へデータを転送す
る。このサイクルでは、Ｉ／Ｏ装置１８はＩ／Ｏ装置１
８から第１、第２及び第３の入力バイト交換マルチプレ
クサ（即ち“ＩＳマルチプレクサ”）１０８、１１０、
１１２にそれぞれその幅に対応した大きさの複数のデー
タ単位を転送する。各データ単位は、Ｉ／Ｏ装置の幅に
従って、８、１６又は３２ビットからなり、各グループ
のビット０〜７を以下では「第１バイト」と呼び、各グ
ループのビット１６〜２３を「第３バイト」とし、各グ
ループのビット２４〜３１を「第４バイト」とする。

【００４５】各ＩＳマルチプレクサ１０８、１１０、１
１２は出力駆動手段１０６に接続されているので、各Ｉ
Ｓマルチプレクサ１０８、１１０、１１２がスレーブの
Ｉ／Ｏ装置１８から出力され、前記指定された複数のバ
イト・グループに対応する各グループのビットを受け取
る。特に、ＩＳマルチプレクサ１０８、１１０、１１２
は、スレーブのＩ／Ｏ装置から出力され、第１バイトＢ
０として指定された各グループのデータ・ビット、及び
第２バイトＢ１として指定された各グループのデータ・
ビットを受け取る。ＩＳマルチプレクサ１１０は第１バ
イトＢ０及び第３バイトＢ２として指定された各グルー
プのデータ・ビットを受け取るように構築されている。

【００４６】入力ラッチ１１４が出力駆動手段１０６に
直接接続され、入力ラッチ１１６、１１８及び１２０の
入力がＩＳマルチプレクサ１０８、１１０及び１１２の
出力にそれぞれ接続されているので、システム及びバス
・コントローラ４２が発生するＲＣにより制御されるバ
イトＢ０、Ｂ１、Ｂ２及びＢ３は入力ラッチ１１４、１
１６、１１８及び１２０の入力にそれぞれ供給されるこ
とになる。更に、システム及びバス・コントローラ４２
は入力ラッチ１１４、１１６、１１８及び１２０に対し
てラッチ・エネーブル信号ＬＥ１、ＬＥ２、ＬＥ３及び
ＬＥ４を発生して入力ラッチ１１４、１１６、１１８及
び１２０の入力に供給されたバイトＢ０、Ｂ１、Ｂ２及
びＢ３の組み合わせをこれらのラッチの出力にラッチさ
せる。３２ビット（４バイト）のデータ・ワードは、こ
れらの出力をラッチすることにより、入力ラッチ１１
４、１１６、１１８及び１２０の出力に累積され、プロ
セッサ・サブシステム６に転送される。

【００４７】プロセッサ読み出し動作と共に、スレーブ
Ｉ／Ｏ装置からプロセッサ・バス１６に接続されている
３２ビットコンピュータ・サブシステムに転送される他
のデータを制御するために、システム及びバス・コント
ローラ４２が発生した経路指定符号を以下の表２に示
す。

【００４８】

【表２】

【表３】ただし、＜＞＝プロセッサ・バス上のバイト位置、［］＝入力ラッチ上のバイト位置、 −＜＝プロセッサ・バスとラッチとの間のバイト交換方
向、Ｂ０、Ｂ１、Ｂ２、Ｂ３＝対応するバイト・エネーブル
信号ＢＥ０、ＢＥ１、ＢＥ２及びＢＥ３を受信するとき
に指定されるＩＳマルチプレクサが送出するデータ単
位、Ｔ＝指定されたラッチに送出するラッチ・エネーブル信
号。

【００４９】データ・インタフェースがアクティブでな
いとき、即ちデータを転送している状態でないときは、
システム及びバス・コントローラ４２は経路指定符号
“０４”を発生する。経路指定符号４０はＩＳマルチプ
レクサ１０８、１１０又は１１２や、入力ラッチ１１
４、１１６、１１８又は１２０をエネーブルするもので
はない。当該システムはアクティブではなく、バイトの
交換は行われない。

【００５０】８ビットのスレーブ装置が３２ビットのプ
ロセッサ・バス１６（コンピュータ・サブシステムにも
接続されている。）にデータを供給しているときは、シ
ステム及びバス・コントローラ４２は、プロセッサ・バ
ス１６の各サイクルにおいて経路指定符号“０５”、
“０１”、“０３”及び“０２”を発生することによ
り、４サブサイクルを発生する。前記の表から明らかな
ように、発生した各サブサイクルは、Ｉ／Ｏ装置から出
力される第１のバイト０をプロセッサ・バス１６のバイ
ト０にラッチするのを制御する。Ｉ／Ｏ装置から出力さ
れる第２のバイト０はプロセッサ・バス１６のバイト
１、第３のバイト０はバイト３、かつ第４のバイトはバ
イト４にラッチされる。

【００５１】特に、８ビットのスレーブＩ／Ｏ装置が用
いられるときは、Ｉ／Ｏ装置１４からの１バイトが出力
駆動手段１０６に入力される。出力駆動手段１０６から
の出力は入力ラッチ１１４と、ＩＳマルチプレクサ１０
８、１１０及び１１２のＢ０入力とにそれぞれ直接接続
される。最初のＩ／Ｏサブサイクル（ＲＣ＝０５）にお
いて、経路指定符号デコーダ１０４は入力ラッチ１１４
にエネーブル信号を供給し、これによりＩ／Ｏ装置の出
力を入力ラッチ１１４にラッチさせ、Ｉ／Ｏ装置１８の
バイト０をプロセッサ・バス１６のバイト０に設定す
る。第２のＩ／Ｏサブサイクル（ＲＣ＝０１）におい
て、経路指定符号デコーダ１０４はバイト・エネーブル
信号をＩＳマルチプレクサ１０８に供給し、ＩＳマルチ
プレクサ１０８はその出力をＢ０入力に切り換え、エネ
ーブル信号を入力ラッチ１１６に供給し、これにより第
２のサブサイクルにおいてＩ／Ｏ装置１８の出力を入力
ラッチ１１６に供給し、Ｉ／Ｏ装置１８の次のバイト０
をプロセッサ・バス１６のバイト１に設定する。同様
に、第３のＩ／Ｏサブサイクル（ＲＣ＝０３）におい
て、経路指定符号デコーダ１０４はバイト・エネーブル
信号をＩＳマルチプレクサ１１０に供給し、第３のＩ／
Ｏサブサイクルにおいてエネーブル信号を入力ラッチ１
１８に供給して第３サブサイクルのＩ／Ｏ装置の出力を
入力ラッチ１１８にラッチさせ、次のＩ／Ｏ装置１８か
らのバイト０をプロセッサ・バス１６のバイト３に設定
する。最後に、第４のＩ／Ｏサブサイクル（ＲＣ＝０
２）において、経路指定符号デコーダ１０４はバイト・
エネーブル信号をＩＳマルチプレクサ１１２に供給し、
またエネーブル信号を入力ラッチ１２０に供給し、これ
により第４サブサイクル出力を入力ラッチ１２０にラッ
チさせ、次のＩ／Ｏ装置１８からのバイト０をプロセッ
サ・バス１６のバイト０に設定する。

【００５２】１６ビットのＩ／Ｏ装置をプロセッサ・バ
ス１６に接続するときは、１６ビットのサブシステムを
３２ビットのデータ・バスと一致させる必要はない。１
６ビットのＩ／Ｏ装置はプロセッサ・バス・サイクルに
おいて２つのＩ／Ｏサブサイクルを有することになる。
このような構成の場合は、システム及びバス・コントロ
ーラ４２は経路指定符号デコーダ１０４に、第１のＩ／
Ｏサブサイクルにおいて第１の経路指定符号、また第２
のＩ／Ｏサブサイクルにおいて第２の経路指定符号を発
生して転送する。第１のＩ／Ｏサブサイクル（ＲＣ＝０
７）において、バイト・エネーブル信号はＩＳマルチプ
レクサ１０８に転送され、ラッチ・エネーブル信号は入
力ラッチ１１４、１１６に転送される。従って、Ｉ／Ｏ
装置１８から出力される第１のハーフ・ワードのバイト
Ｂ０は入力ラッチ１１４にラッチされ、またＩ／Ｏ装置
１８から出力される第１のハーフ・ワードのバイトＢ１
はＩＳマルチプレクサ１０８のＢ１入力に供給される。
ＩＳマルチプレクサ１０８は、ＢＥ１信号を受け取る
と、バイトＢ１を入力ラッチ１１６に出力してラッチさ
せる。第２のハーフ・ワードは、Ｉ／Ｏ装置１８により
転送され、第２のＩ／Ｏサブサイクル（ＲＣ＝０６）に
おいてプロセッサ・ワードの上位バイトにラッチされ
る。第２のＩ／Ｏサブサイクルにおいて、バイトＢ０は
入力ラッチ１１４の入力、ＩＳマルチプレクサ１１０及
び１１２のＢ０入力に出力される。この期間では、経路
指定符号デコーダ１０４がＩＳマルチプレクサ１１０に
対してバイト・エネーブル信号ＢＥＥを発生し、これに
よりＩＳマルチプレクサ１１０を切り換えてＩＳマルチ
プレクサ１１０の出力にバイトＢ０を得る。更に、経路
指定符号デコーダ１０４はラッチ・エネーブル信号ＬＥ
２を入力ラッチ１１８に転送し、これにより入力ラッチ
１１８の出力をバイトＢ０にラッチさせる。第２のサブ
サイクルの第２の１／２において、Ｉ／Ｏ装置１８はバ
イトＢ１をＩＳマルチプレクサ１０８、１１２のＢ１入
力に転送する。第２のサブサイクルの第２の１／２にお
いて、経路指定符号デコーダ１０４はバイト・エネーブ
ル信号ＢＥ１をＩＳマルチプレクサ１１２に転送し、こ
れによりマルチプレクサを切り換えてバイトＢ１をＩＳ
マルチプレクサ１１２の出力から得る。更に、経路指定
符号デコーダ１０４はラッチ・エネーブル信号ＬＥ３を
入力ラッチ１２０に転送し、これにより入力ラッチ１２
０の出力をバイトＢ１にラッチさせる。

【００５３】３２ビット（４バイト）のＩ／Ｏ装置１８
はプロセッサ・バス１６に接続されるときは、Ｉ／Ｏ装
置１８及びプロセッサ・バス１６はマッチし、経路指定
符号は再び変更されてＩ／Ｏ装置１８から出力される３
２ビット出力の進行を変更させる。再び、付加的な回路
は必要としない。マッチしている構成では、経路指定符
号発生手段及びシステム及びバス・コントローラ４２
は、経路指定符号デコーダ１０４に対して、１つの経路
指定符号ＲＣ＝００を発生して転送する。データ転送で
は、バイトＢ０が入力ラッチ１１４と、ＩＳマルチプレ
クサ１０８、１１０及び１１２のＢ０入力とに供給され
る。バイトＢ１はＩＳマルチプレクサ１０８及び１１２
のＢ１入力に、バイトＢ２はＩＳマルチプレクサ１１０
のＢ２入力に、バイトＢ３はＩＳマルチプレクサ１１２
のＢ３入力に供給される。経路指定符号デコーダ１０４
はバイト・エネーブル信号ＢＥ１をＩＳマルチプレクサ
１０８に、バイト・エネーブル信号ＢＥ２はＩＳマルチ
プレクサ１１０に、かつバイト・エネーブル信号ＢＥ３
はＩＳマルチプレクサ１１２に転送され、これによりＩ
Ｓマルチプレクサ１０８、１１０及び１１２を切り換え
てバイトＢ１、Ｂ２及びＢ３をＩＳマルチプレクサ１０
８、１１０及び１１２の出力にそれぞれ供給される。更
に、経路指定符号デコーダ１０４はラッチ・エネーブル
信号ＬＥ０を入力ラッチ１１４、ラッチ・エネーブル信
号ＬＥ１を入力ラッチ１１６に、ラッチ・エネーブル信
号ＬＥ２を入力ラッチ１１８に、かつラッチ・エネーブ
ル信号ＬＥ３を入力ラッチ１２０に転送し、これにより
入力ラッチ１１４、１１６、１１８、及び１２０の出力
をそれぞれバイトＢ０、Ｂ１、Ｂ２及びＢ３にラッチさ
せる。

【００５４】Ｉ／Ｏ装置１８からプロセッサ・バス１６
へのデータの経路指定を説明したが、プロセッサ・バス
１６は続いてデータをプロセッサ・サブシステム６のよ
うなコンピュータ・サブシステムに転送することになる
ので、プロセッサ・バス１６からＩ／Ｏ装置１８へのデ
ータの経路指定を説明しよう。書き込み動作において、
プロセッサ・サブシステム６からのデータはラッチ１２
２に入力される。第１メモリ・サブシステム１０を検索
すると、第１メモリ・サブシステム１０からのデータは
メモリの動作による書き込みの際に偶数データのラッチ
１２４及び奇数データのラッチ１２６に供給される。シ
ステム及びバス・コントローラ４２から転送された各ラ
ッチエネーブル信号（図示なし）によりエネーブルされ
ると、ラッチ１２２、１２４及び１２５からのデータは
マルチプレクサ１２８に対する各入力として供給され
る。実行している書き込み動作の型式に従って、切り換
え信号がマルチプレクサ１２８に入力されてマルチプレ
クサ１２８を切り換えさせるので、第１メモリ・サブシ
ステム１０からのデータ、又はプロセッサ・サブシステ
ム６からのデータをラッチ１３０の入力に出力する。

【００５５】各メモリ又はプロセッサ書き込み動作期間
では、ラッチ・エネーブル信号（図示なし）がラッチ１
３０に供給されてその出力を第１メモリ・サブシステム
１０又はプロセッサ・サブシステム６からマルチプレク
サ１３４の第１の入力へのデータをラッチさせたものに
する。次いで、第２の経路指定符号デコーダ１３２はマ
ルチプレクサ１３４に切り換え信号を転送してマルチプ
レクサ１３４の出力をラッチ１３０に接続されている入
力へ切り換えさせる。このようにして、マルチプレクサ
１３４は３２ビットのデータ・ワードを出力してプロセ
ッサ・サブシステム６又は第１メモリ・サブシステム１
０から８、１６又は３２ビットのデータ幅を有するＩ／
Ｏ装置１８に転送するようにさせる。これを実行するた
めに、マルチプレクサ１３４の出力が第１の出力バイト
交換（“ＯＳ”）マルチプレクサ１３６及びＯＳマルチ
プレクサ１３８に接続されている。バイトＢ０はＯＳマ
ルチプレクサ１３８に対する第１入力として、バイトＢ
１はＯＳマルチプレクサ１３８に対する第２の入力とし
て、バイトＢ２はＯＳマルチプレクサ１３８に対する第
３入力として、かつ第１、第２、第３及び第４の出力ド
ライバ１４０ａ、１４０ｂ、１４０ｃ及び１４０ｄが含
まれる出力駆動手段１４０に対する第１の入力として、
またバイトＢ３はＯＳマルチプレクサ１３８に対する第
４入力として、ＯＳマルチプレクサ１３６に対する第２
入力として、及び出力駆動手段１４０ａ〜１４０ｄに対
する第２の入力として供給される。

【００５６】第２の経路指定符号デコーダ１３２はシス
テム及びバス・コントローラ４２からＲＣ信号を受け取
り、続いて必要に応じ、ＯＳマルチプレクサ１３８にバ
イト・エネーブル信号ＢＥ０〜ＢＥ３、ＯＳマルチプレ
クサ１３６にバイト・エネーブル信号ＢＥ１〜ＢＥ３、
かつ出力ドライバ１４０ａ〜１４０ｄにエネーブル信号
ＯＤを転送して、例えば３２ビットのコンピュータ・サ
ブシステムから８、１６又は３２ビットのＩ／Ｏサブサ
イクルへの特定の書き込み動作に必要なバイト交換を達
成させる。

【００５７】

【表４】ただし、（）＝プロセッサ・バスに接続されたサブシステム上の
バイト位置、＜＞＝プロセッサ・バス上のバイト位置、 −＞＝プロセッサ・バス、ラッチ又は装置間のバイト交
換方向、Ｂ０、Ｂ１、Ｂ２、Ｂ３＝対応するバイト・エネーブル
信号ＢＥ０、ＢＥ１、ＢＥ２、ＢＥ３を受け取ったとき
に指定されたＯＳマルチプレクサから転送するデータ単
位、Ｔ＝指定された出力ドライバに転送するドライバ・エネ
ーブル信号。

【００５８】８、１６及び３２ビットＩ／Ｏ装置と３２
ビットのプロセッサ・バス１６に接続された３２ビット
コンピュータ・サブシステムとの間のデータの経路指定
についての説明を完了したが、プロセッサ・バス１６を
介して一対の８、１６及び３２ビットＩ／Ｏ装置間のデ
ータを経路指定のためにここで説明した技術に対して必
要な変更に対して特に注目してみよう。Ｉ／Ｏ間の転送
において、一方のＩ／ＯはＩ／Ｏバス・マスタに指定さ
れ、他方はＩ／Ｏバス・スレーブに指定されなければな
らない。スレーブＩ／Ｏ装置とマスタＩ／Ｏ装置との間
のデータを経路指定するために、まずデータはスレーブ
のＩ／Ｏ装置１８からプロセッサ・バス１６に、次いで
マスタのＩ／Ｏ装置１４に転送される。このような転送
期間において、スレーブのＩ／Ｏ装置１８は、スレーブ
のＩ／Ｏ装置１８から第１、第２及び第３のＩＳマルチ
プレクサ１０８、１１０及び１１２並びに入力ラッチ１
１４への幅に対応した大きさのデータ単位を転送する。
各データ単位は、Ｉ／Ｏ装置の幅に従って、８、１６又
は３２ビットからなり、各グループのビット０〜７は第
１のバイトであり、各グループのビット８−１５は第２
のバイトであり、各グループのビット１６〜２３は第３
のバイトであり、各グループのビット２４〜３１は第４
のバイトである。

【００５９】各ＩＳマルチプレクサ１０８、１１０及び
１１２は出力駆動手段１０６に接続されているので、各
ＩＳマルチプレクサ１０８、１１０及び１１２は、指定
された複数の前記バイト・グループ分けに対応し、スレ
ーブのＩ／Ｏ装置１８から出力される各グループのビッ
トを入力している。特に、ＩＳマルチプレクサ１０８
は、第１のバイトＢ０として指定されたスレーブのＩ／
Ｏ装置１８から出力される各グループのデータ・ビッ
ト、及び第２のバイトＢ１として指定された各グループ
の出力データ・ビットを入力している。ＩＳマルチプレ
クサ１１０は第１のバイトＢ０又は第３のバイトＢ２と
して指定された各グループのデータ・ビットを入力する
ように構築されている。最後に、ＩＳマルチプレクサ１
１２は第１のバイトＢ０、第２のバイトＢ１及び第４の
バイトＢ３として指定された各グループのデータ・ビッ
トを入力するように構築されている。

【００６０】各ＩＳマルチプレクサ１０８、１１０及び
１１２は複数のバイト・グループを入力するように構築
されているが、入力バイト・グループのうちの一つのみ
が特定のマルチプレクサにより選択されて出力される。
入力バイト・グループを選択して各マルチプレクサから
出力させることは、システム及びバス・コントローラ４
２が発生し、次いで第１の経路指定符号デコーダ１０４
へ転送される一連の経路指定符号（又は“ＲＣ”）によ
り制御される。第１の経路指定符号デコーダ１０４は、
システム及びバス・コントローラ４２から転送されたＲ
Ｃを復号化し、入力された特定のＲＣに従って、ＩＳマ
ルチプレクサ１０８にバイト・エネーブル信号ＢＥ０か
又はバイト・エネーブル信号ＢＥ１を転送してＢ０又は
Ｂ１を選択して出力させ、ＩＳマルチプレクサ１１０に
バイト・エネーブル信号ＢＥ０か又はバイト・エネーブ
ル信号ＢＥ２を転送してＢ０又はＢ２を選択して出力さ
せると共に、ＩＳマルチプレクサ１１２にバイト・エネ
ーブル信号ＢＥ０か又はバイト・エネーブル信号ＢＥ３
を転送してＢ０、Ｂ１又はＢ３を選択して出力させる。
第１の経路指定符号デコーダ１０４が発生するこのよう
なデータ転送信号は、スレーブのＩ／Ｏ装置１８からの
ＩＯＣＬＫ信号、及びスレーブのＩ／Ｏ装置１８からの
同期ユティリティーＳＣＬＫ信号と同期される。

【００６１】入力ラッチ１１４の入力が出力駆動手段１
０６の出力に直接接続され、また入力ラッチ１１６、１
１８及び１２０の入力がそれぞれＩＳマルチプレクサ１
０８、１１０及び１１２に接続されているので、システ
ム及びバス・コントローラ４２が発生するＲＣにより制
御されるバイトＢ０、Ｂ１、Ｂ２及びＢ３は、入力ラッ
チ１１４、１１６、１１８、及び１２０の入力にそれぞ
れ供給されることになる。更に、システム及びバス・コ
ントローラ４２は、ラッチ・エネーブル信号ＬＥ１、Ｌ
Ｅ２、ＬＥ３及びＬＥ４も発生して、入力ラッチ１１
４、１１６、１１８及び１２０が入力ラッチ１１４、１
１６、１１８及び１２０の入力に供給されているバイト
Ｂ０、Ｂ１、Ｂ２及びＢ３の特定の組み合わせをラッチ
出力ラッチさせている。

【００６２】スレーブのＩ／Ｏ装置１８からマスタＩ／
Ｏ装置１４への最終的なデータ転送として、スレーブの
Ｉ／Ｏ装置１８から３２ビットのプロセッサ・バス１６
へのデータ転送を制御するために、システム及びバス・
コントローラ４２が発生する経路指定符号を下記の表４
に示す。

【００６３】

【表５】

【表６】ただし、＜＞＝プロセッサ・バス上のバイト位置、［］＝入力ラッチ上のバイト位置、 −＞＝プロセッサ・バス、ラッチ又は装置間のバイト交
換方向、Ｂ０、Ｂ１、Ｂ２、Ｂ３＝対応するバイト・エネーブル
信号ＢＥ０、ＢＥ１、ＢＥ２、ＢＥ３を受け取ったとき
に指定されたＩＳマルチプレクサから転送されるデータ
単位、Ｔ＝指定された出力ドライバに転送するドライバ・エネ
ーブル信号。

【００６４】マスタ・スレーブ装置に対する転送の一部
として８ビットのスレーブ装置が３２ビットのプロセッ
サ・バス１６にデータを供給しているときに、システム
及びバス・コントローラ４２はプロセッサ・バス１６の
各サイクルにおいて経路指定符号“１５”、“１１”、
“１３”及び“１２”を逐次発生することにより、４サ
ブサイクルを発生する。前記表から明らかなように、発
生した各サブサイクルは、プロセッサ・バス１６のバイ
ト０に対してスレーブのＩ／Ｏ装置１８が出力する第１
のバイト０のラッチを制御している。スレーブのＩ／Ｏ
装置１８が出力する第２のバイト０はプロセッサ・バス
１６のバイト１にラッチされ、第３のバイト０はバイト
３にラッチされ、第４のバイト０はバイト４にラッチさ
れる。

【００６５】特に、８ビットのスレーブのＩ／Ｏ装置を
用いるときに、スレーブのＩ／Ｏ装置１８からの１バイ
トは出力駆動手段１０６に入力される。出力駆動手段１
０６からの出力は入力ラッチ１１４と、ＩＳマルチプレ
クサ１０８、１１０及び１１２のＢ０入力とにそれぞれ
直接接続されている。最初のＩ／Ｏサブサイクル（ＲＣ
＝１５）では、経路指定符号デコーダ１０４がエネーブ
ル信号を入力ラッチ１１４に供給し、これによりスレー
ブのＩ／Ｏ装置１８の出力を入力ラッチ１１４にラッチ
させ、スレーブのＩ／Ｏ装置１８のバイト０をプロセッ
サ・バスのバイト０に設定する。第２のＩ／Ｏサブサイ
クル（ＲＣ＝１１）では、経路指定符号デコーダ１０４
がエネーブル信号を入力ラッチ１０８に供給し、ＩＳマ
ルチプレクサ１０８はスレーブのＩ／Ｏ装置１８の出力
をＢ０入力に切り換え、エネーブル信号を入力ラッチ１
１６に供給し、これにより第２のサブサイクルにおいて
スレーブのＩ／Ｏ装置１８の出力を入力ラッチ１１６に
ラッチさせ、かつスレーブのＩ／Ｏ装置１８のバイト０
をプロセッサ・バスのバイト１に設定する。同様に、第
３のＩ／Ｏサブサイクル（ＲＣ＝１３）では、経路指定
符号デコーダ１０４がバイト・エネーブル信号をＩＳマ
ルチプレクサ１１０に供給し、かつ第３のＩ／Ｏサブサ
イクルにおいてエネーブル信号を入力ラッチ１１８に供
給して、入力ラッチ１１８に第３のサブサイクルＩ／Ｏ
装置の出力をラッチさせ、スレーブのＩ／Ｏ装置１８か
ら次のバイト０をプロセッサ・バスのバイト３に設定す
る。最後に、第４のＩ／Ｏサブサイクル（ＲＣ＝１２）
では、経路指定符号デコーダ１０４がバイト・エネーブ
ル信号を入力ラッチ１２０に供給し、これにより入力ラ
ッチ１２０を第４のＩ／Ｏサブサイクルの出力へラッチ
させ、スレーブのＩ／Ｏ装置１８からの次のバイト０を
プロセッサ・バスのバイト０に設定する。

【００６６】マスタのＩ／Ｏ装置１８への転送の一部と
して１６ビットのスレーブのＩ／Ｏ装置がデータを３２
ビットのプロセッサ・バス１６に供給しているときは、
１６ビットのスレーブのＩ／Ｏ装置は、スレーブのＩ／
Ｏ装置からプロセッサ・バス１６への転送において２つ
のＩ／Ｏサブサイクルを有する。このような構造では、
システム及びバス・コントローラ４２が第１のＩ／Ｏサ
ブサイクルにおいて第１の経路指定符号、また第２の１
／Ｏサブサイクルにおいて第２の経路指定符号を発生し
て経路指定符号デコーダ１０４に転送する。第１のＩ／
Ｏサブサイクル（ＲＣ＝１７）において、バイト・エネ
ーブル信号はＩＳマルチプレクサ１０８に転送され、ラ
ッチ・エネーブル信号は入力ラッチ１１４、１１６に転
送される。従って、Ｉ／Ｏ装置１８から出力される第１
のハーフ・ワードのバイトＢ０は、入力ラッチ１１４に
よりラッチされる。また、Ｉ／Ｏ装置１８から出力され
る第１のハーフ・ワードのバイトＢ１は、ＩＳマルチプ
レクサ１０８のＢ１入力に供給される。ＩＳマルチプレ
クサ１０８は、ＢＥ１信号を受け取ると、バイトＢ１を
ラッチ１１６に出力してラッチさせる。第２のハーフ・
ワードはスレーブのＩ／Ｏ装置１８により転送され、第
２のＩ／Ｏサブサイクル（ＲＣ＝１６）においてプロセ
ッサ・ワードの上位バイトにラッチされる。第２のＩ／
Ｏサブサイクルでは、バイトＢ０が入力ラッチ１１４の
入力、及びＩＳマルチプレクサ１１０及び１１２のＢ０
入力へ出力される。この期間では、経路指定符号デコー
ダ１０４はバイト・エネーブル信号ＢＥをＩＳマルチプ
レクサ１１０に発生し、これによりＩＳマルチプレクサ
１１０を切り換えてバイトＢ０かＩＳマルチプレクサ１
１０から出力される。更に、経路指定符号デコーダ１０
４はラッチ・エネーブル信号ＬＥ２をラッチ１１８に転
送し、これにより入力ラッチ１１８の出力をバイトＢ０
にラッチさせる。第２のサブサイクルの第２ハーフで
は、スレーブのＩ／Ｏ装置１８がバイトＢ１をＩＳマル
チプレクサ１０８及び１１２のＢ１入力へ転送する。第
２のサブサイクルの第２ハーフでは、経路指定符号デコ
ーダ１０４がバイト・エネーブル信号ＢＥ１をＩＳマル
チプレクサ１１２へ転送し、これによりＩＳマルチプレ
クサ１１２を切り換えてバイトＢ１がＩＳマルチプレク
サ１１２から出力される。更に、経路指定符号デコーダ
１０４がラッチ・エネーブル信号ＬＥ３を入力ラッチ１
２０へ転送し、これにより入力ラッチ１２０の出力をバ
イトＢ１にラッチさせる。

【００６７】３２ビット（４バイト）のスレーブのＩ／
Ｏ装置１８がプロセッサ・バス１６に接続されて、スレ
ーブのＩ／Ｏ装置がマスタのＩ／Ｏ装置へデータ転送す
るときは、Ｉ／Ｏ装置及びプロセッサ・バス１６をマッ
チさせ、かつ経路指定符号を再び変更してスレーブのＩ
／Ｏ装置から出力される３２ビットの進行を変更させな
ければならない。マッチした構成では、システム及びバ
ス・コントローラ４２の経路指定符号発生手段が一つの
経路指定符号ＲＣ＝１０を発生して経路指定符号デコー
ダ１０４へ転送する。データ転送において、バイトＢ０
は入力ラッチ１１４と、ＩＳマルチプレクサ１０８、１
１０及び１１２のＢ０入力とに供給される。バイトＢ１
はＩＳマルチプレクサ１０８及び１１２のＢ１入力、バ
イトＢ２はＩＳマルチプレクサ１１０のＢ２入力、かつ
バイトＢ３はＩＳマルチプレクサ１１２のＢ３入力に供
給される。経路指定符号デコーダ１０４は、バイト・エ
ネーブル信号ＢＥ１をＩＳマルチプレクサ１０８、バイ
ト・エネーブル信号ＢＥ２をＩＳマルチプレクサ１１
０、かつバイト・エネーブル信号ＢＥ３をＩＳマルチプ
レクサ１１２に転送させ、これによりＩＳマルチプレク
サ１０８、１１０及び１１２を切り換えてＩＳマルチプ
レクサ１０８、１１０及び１１２からバイトＢ１、Ｂ２
及びＢ３をそれぞれ出力させる。更に、経路指定符号デ
コーダ１０４は、ラッチ・エネーブル信号ＬＥ０を入力
ラッチ１１４、ＬＥ１を入力ラッチ１１６、ＬＥ２を入
力ラッチ１１８、及びＬＥ３を入力ラッチ１２０に転送
させ、これによって入力ラッチ１１４、１１６、１１８
及び１２０の出力をバイトＢ０、Ｂ１、Ｂ２及びＢ３に
それぞれラッチさせる。

【００６８】説明しているスレーブのＩ／Ｏ装置からマ
スタのＩ／Ｏ装置へのデータ転送期間におけるスレーブ
のＩ／Ｏ装置１８からプロセッサ・バス１６へのデータ
の経路指定を説明したので、ここでプロセッサ・バス１
６からマスタのＩ／Ｏ装置１４へのデータの経路指定を
説明しよう。プロセッサ・バス１６からマスタのＩ／Ｏ
装置１４へのデータの経路指定は前に説明した経路指定
技術とは大きく異なる。ここで、プロセッサ・バス１６
へ転送されたデータは、入力ラッチ１１４、１１６、１
１８及び１２０の入力をマルチプレクサ１３４の第２の
入力に、入力ラッチ１１４、１１６、１１８及び１２０
の出力をマルチプレクサ１３４の第３の入力に、かつ入
力ラッチ１１４、１１６、１１８及び１２０の出力をマ
ルチプレクサ１３４の第３の入力に接続することによ
り、所望のマスタのＩ／Ｏ装置１４への転送に必要とさ
れる特定のバイト交換に従って入力ラッチ１１４、１１
６、１１８及び１２０のラッチ側及び非ラッチ側の両者
から経路指定されることになる。第２の経路指定符号デ
コーダ１３２は、マスタのＩ／Ｏ装置１４の経路指定の
際に、切り換え信号をマルチプレクサ１３４に転送する
ことにより経路指定用のラッチされたデータか、又はラ
ッチされないデータを選択して、マルチプレクサ１３４
の出力をラッチされたデータか、又はラッチされないデ
ータへ接続させるようにする。次いで、マルチプレクサ
１３４から出力されたデータをマスタのＩ／Ｏ装置１４
に経路指定することは、ラッチされたデータ及びラッチ
されないデータについて個々に進められる。

【００６９】ラッチされないデータをプロセッサ・バス
１６からＩ／Ｏ装置１４に転送する場合に、第２の経路
指定符号デコーダ１３２は下記の表４に従ってシステム
及びバス・コントローラ４２からのＲＣ信号を受け取
る。

【００７０】

【表７】ただし、＜＞＝プロセッサ・バス上のバイト位置、 −＜＝プロセッサ・バスとラッチ又は装置との間のバイ
ト交換方向、Ｂ０、Ｂ１、ＯＳ、Ｂ２、Ｂ３＝対応するバイト・エネ
ーブル信号ＢＥ０、ＢＥ１、ＢＥ２及びＢＥ３を受信す
るときに指定されるＩＳ及び／又はマルチプレクにより
転送されるデータ単位、Ｔ＝指定されたラッチに送出するラッチ・エネーブル信
号。

【００７１】マルチプレクサ１３の出力が第１のマルチ
プレクサ１３６及び第２のＯＳマルチプレクサ１３８に
接続されると、バイトＢ０がＯＳマルチプレクサ１３８
に対する第１の入力として、バイトＢ１がＯＳマルチプ
レクサ１３８に対する第２の入力及びＯＳマルチプレク
サ１３６に対する第１の入力として、バイトＢ２がＯＳ
マルチプレクサ１３８に対する第３の入力、及び第１、
第２、第３及び第４の出力ドライバ１４０ａ、１４０
ｂ、１４０ｃ及び１４０ｄが含まれる出力駆動手段１４
０に対する第１の入力として、バイトＢ３がＯＳマルチ
プレクサ１３８に対する第４の入力、ＯＳマルチプレク
サ１３６に対する第２の入力として、かつ出力ドライバ
１４０ａ〜１４０ｄに対する第２の入力として供給され
る。同様に、ＯＳマルチプレクサ１３６、１３８の出力
は出力ドライバ１４０ａ〜１４０ｄに対する入力であ
る。

【００７２】第２の経路指定符号デコーダ１３２は、シ
ステム及びバス・コントローラ４２から受け取るＲＣ信
号に応答して、バイト・エネーブル信号ＢＥ０をＩＳマ
ルチプレクサ１０８、１１０及び１１２、ＢＥ１をＩＳ
マルチプレクサ１０８及び１１２、ＢＥ２をＩＳマルチ
プレクサ１１０、かつＢＥ３をＩＳマルチプレクサ１１
２に転送するので、所望のラッチしないデータがマルチ
プレクサ１３４を介してＯＳマルチプレクサ１３６及び
１３８に入力されることになる。更に、第２の経路指定
符号デコーダ１３２は、バイト・エネーブル信号ＢＥ
１、ＢＥ２及びＢＥ３をＯＳマルチプレクサ１３６、バ
イト・エネーブル信号ＢＥ３をＯＳマルチプレクサ１３
８、出力ドライバ・エネーブル信号ＯＤＥを出力ドライ
バ１４０ａ、１４０ｂ、１４０ｃ及び１４０ｄに転送し
て、特定のデータ転送、例えば８、１６及び３２ビット
のスレーブのＩ／Ｏ装置１８から８，１６及び３２ビッ
トのマスタのＩ／Ｏ装置１４へのデータ転送のために、
入力ラッチ１１４、１１６、１１８及び１２０の非ラッ
チ側からの転送に必要とされるバイト交換を達成させ
る。

【００７３】プロセッサ・バス１６からマスタのＩ／Ｏ
装置１４へラッチされたデータの転送の場合は、第２の
経路指定符号デコーダ１３２が下記の表６に従ってシス
テム及びバス・コントローラ４２からＲＣ信号を受け取
る。

【００７４】

【表８】

【表９】ただし、＜＞＝プロセッサ・バス上のバイト位置、［］＝入力ラッチ上のバイト位置、 −＜＝プロセッサ・バス、ラッチ又はサブシステムとの
間のバイト交換方向、Ｂ０、Ｂ１、Ｂ２、Ｂ３＝対応するバイト・エネーブル
信号ＢＥ０、ＢＥ１、ＢＥ２及びＢＥ３を受信するとき
に指定されるＯＳマルチプレクサにより転送されるデー
タ単位、及び指定されたＯＳに転送されるバイト・エネ
ーブル信号。Ｔ＝出力ドライバに転送されるラッチ・エネーブル信
号。

【００７５】マルチプレクサ１３４の出力が第１のＯＳ
マルチプレクサ１３６及び第２のＯＳマルチプレクサ１
３８に接続され、バイトＢ０がＯＳマルチプレクサ１３
８に対する第１の入力として供給され、バイトＢ１がＯ
Ｓマルチプレクサ１３８に対する第２の入力、かつＯＳ
マルチプレクサ１３６に対する第１の入力として供給さ
れ、バイトＢ２がＯＳマルチプレクサ１３８に対する第
３の入力、かつ第１、第２、第３及び第４の出力ドライ
バ１４０ａ、１４０ｂ、１４０ｃ及び１４０ｄが含まれ
る出力ドライバ手段１４０に対する第１の入力として供
給され、バイトＢ３がＯＳマルチプレクサ１３８に対す
る第４の入力、ＯＳマルチプレクサ１３６に対する第２
の入力、かつ出力ドライバ１４０ａ〜１４０ｄに対する
第２の入力として供給される。ＯＳマルチプレクサ１３
６、１３８の出力は出力ドライバ１４０ａ〜１４０ｄに
対する入力である。

【００７６】第２の経路指定符号デコーダ１３２は、シ
ステム及びバス・コントローラ４２から受け取るＲＣ信
号に応答し、必要に応じてバイト・エネーブル信号ＢＥ
１及びＢＥ３をＯＳマルチプレクサ１３６、バイト・エ
ネーブル信号ＢＥ０、ＢＥ１、ＢＥ２及びＢＥ３をＯＳ
マルチプレクサ１３８、及び出力ドライバ・エネーブル
信号ＯＤを出力ドライバ１４０ａ〜１４０ｄに転送し
て、所望により、例えば８、１６及び３２ビットのスレ
ーブのＩ／Ｏ装置１８から８，１６及び３２ビットのマ
スタのＩ／Ｏ装置１４へ、特定のデータ転送のために入
力ラッチ１１４、１１６、１１８及び１２０のラッチ側
からの転送に必要とされるバイト交換を達成させる。

【００７７】本発明の以上の説明から明らかなように、
３２ビットのプロセッサ・バスと８、１６及び３２ビッ
トのＩ／Ｏ装置との間にインタフェースが備えられて、
これらの間で転送されているデータ・バイトの経路指定
を変更することにより、８、１６及び３２ビットのＩ／
Ｏ装置と３２ビットのコンピュータ・システムとの間の
データ転送のために、前記インタフェースを用いること
ができる。更に、本発明の以上の説明から明らかなよう
に、ここでも３２ビットのプロセッサ・バスと８、１６
及び３２ビットのＩ／Ｏ装置との間で転送されているデ
ータ・バイトの経路指定を変更することにより、第１の
８、１６及び３２ビットのＩ／Ｏ装置と第２の８、１６
及び３２ビットのＩ／Ｏ装置との間のデータ転送のため
に、前記インタフェースを用いることができる。従っ
て、ミスマッチした装置と共に、マッチした装置の多数
の組み合わせ間のデータ転送のために、一つのインタフ
ェースが備えられる。しかし、当該技術分野に習熟する
者には、本発明の考えから大きく逸脱することなく、こ
こで説明した技術により多くの変更及び変形が可能なこ
とが認識されるであろう。従って、ここで説明した本発
明の形式は単なる例示であり、本発明の範囲を限定する
ことを意図するものではない。

【図面の簡単な説明】

【図１】コンピュータ・システムの最上位のブロック
図。

【図２】図１のコンピュータ・システムに採用可能なプ
ロセッサ・サブシステムのブロック図。

【図３】図１のコンピュータ・システムに採用可能なメ
モリ・サブシステムのブロック図。

【図４】図１のコンピュータ・サブシステムのプロセッ
サ・バスとＩ／Ｏ装置との間のインタフェースのブロッ
ク図。

【符号の説明】

１８Ｉ／Ｏ装置４２システム及びバス・コントローラ１０４１３２経路指定符号デコーダ１０６出力駆動手段１０８、１１０及び１１２ＩＳマルチプレクサ１１４、１１６、１１８、１２０入力ラッチ１２２、１２４、１２５、１３０ラッチ１２８、１３４マルチプレクサ１３６１３８ＯＳマルチプレクサ１４０ａ〜１４０ｄ出力ドライバ

【手続補正書】

【提出日】平成３年１０月１５日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】全文

【補正方法】変更

【補正内容】

【書類名】明細書

【発明の名称】コンピュータ・データ経路指定装置

【特許請求の範囲】

【発明の詳細な説明】

【０００１】

【０００２】

【従来の技術】当該技術分野において習熟する者にとっ
て周知のように、コンピュータ・システムはサブシステ
ム間でデータを転送する経路を介して相互接続された多
数のサブシステムからなる。このような２つのサブシス
テムは中央処理装置（“プロセッサ”）即ちプロセッサ
・サブシステム、メモリ及び多重メモリ装置からなるメ
モリ及びメモリ・サブシステム（“メモリ”）である。
このプロセッサは命令シーケンスを実行することにより
コンピュータ・システムの動作を制御してデータについ
て一連の数学的な処理を実行させる。命令及びデータは
共に論理１及び０の二進数の情報パターンとしてコンピ
ュータのメモリに記憶される。プロセッサ及びメモリが
コンピュータ・システムの最も本質的なサブシステムを
表すが、実質的に全てのコンピュータ・システムにはコ
ンピュータ・システムへの又はこれからの情報を転送す
るための任意数の入出力（“Ｉ／Ｏ”）装置も含まれ
る。コンピュータ・システムに用いられる最も通常的な
Ｉ／Ｏ装置には情報及び命令を入力するキーボードと、
ユーザに情報をフィードバックするヒデオ・モニタ及び
プリンタと記憶した情報を永久に記録する又は付加的な
ソフトウェアを実行するディスク・ドライブ又はハード
・ディスクが含まれる。コンピュータ・システムにＩ／
Ｏ装置を組み込むために、Ｉ／Ｏ装置はコンピュータの
出力（“Ｉ／Ｏポート”）に接続され、更にＩ／Ｏポー
トはＩ／Ｏ装置とコンピュータ・サブシステムとの間の
経路となる。

【０００３】更に、当該技術分野に習熟する者には周知
のように、全てのコンピュータ・システムには、プロセ
ッサ、メモリ、及び特定のコンピュータ・システムに含
まれている他のサブシステム間の通信チャネル又は“バ
ス”が備えられる。典型的には、コンピュータ・システ
ムはメモリへ及びメモリからデータを転送するデータ・
バスと、与えられたメモリ・アドレス及びコンピュータ
・システムに含まれている全てのサブシステムにタイミ
ング・パルス及び制御パルスを転送する制御パルスとが
備えられる。更に、Ｉ／Ｏポートはバスにも接続されて
おり、Ｉ／Ｏ装置をコンピュータ・システムに接続させ
る。

【０００５】各コンピュータ・システム、及び組み合わ
せによりコンピュータ・システムを形成するＩ／Ｏ装置
は、指定された数のビットからなる複数単位によるデー
タを転送するように構築される。サブシステム又はＩ／
Ｏ装置が一つの単位として処理することができるビット
数は、一般的に“データ幅”と呼ばれる。一対のＩ／Ｏ
装置又は１Ｉ／Ｏ装置及びサブシステムのように、一対
のサブシステムが同一のデータ幅を有するように構築さ
れていれば、両者は“同一種”である即ち互いに“マッ
チ”している。受信装置が設計されている同一単位の大
きさにより送信装置がデータを出力してアクセスすると
きは、接続バスを介する同一種の装置間のデータ転送は
相対的に簡単となる。しかし、一対のサブシステム、一
対のＩ／Ｏ装置又は一Ｉ／Ｏ装置及びサブシステムが異
なるデータ幅により構築されているときは、両者は“異
種”即ち“ミスマッチ”である。異種の装置は同一の大
きさのデータ単位により接続バスをアドレス指定するに
従って、異種の装置間におけるデータ転送はもっと複雑
となる。

【０００９】同様に、ディンウディー（Ｄｉｎｗｉｄｄ
ｉｅＪｒ）に対する米国特許第４，３０９，７５４号
は異なるビット幅のインタフェース・バス用のデータ・
インタフェース機構に関するものである。データ・バイ
トを複数のバイト・データ・ワードに変換するために、
ディンウディーは２つのデータ・バスと、制御信号を発
生するアドレス機構との間に位置する複数のランダム・
アクセス（ＲＡＭ）メモリ装置を提供するものである。
狭いデータ・バスへ又はこれからの連続的なデータ転送
において、一連の異なるチップ選択信号は一つづつ反復
するシーケンスにより異なるＲＡＭ装置を選択して連続
的なデータ・バイトを転送させる。しかし、グラチオチ
ーと同様に、インタフェースするバスの幅が変わると、
反復するアクセス・シーケンスはディンウディー特許を
特に柔軟性のないものにしている。更に、ディンウディ
ー特許の回路により発生したチップ選択信号は、幅が変
化するインタフェース間の差によりデータを転送できな
いものとなるであろう。

【００１０】

【００１１】他の特徴において、本発明は３２ビット幅
のデータ・バスにより出力される複数のデータ単位を
８、１６又は３２ビット幅の１／Ｏ装置に転送させるデ
ータ・インタフェースを有したディジタル・コンピュー
タ・システムを備えている。データ・インタフェースは
Ｉ／Ｏ装置の幅に等しい幅の出力駆動手段と、データ・
バスの出力に接続された少なくとも一つの入力及び前記
出力駆動手段に接続された１出力を有する第１のマルチ
プレクサと、データ・バスの出力に接続された少なくと
も一つの入力及び前記出力駆動手段に接続された１出力
を有する第２のマルチプレクサと、前記データ・バスの
出力と前記出力駆動手段との間の直接接続と、３２ビッ
トのデータ・バスから出力される各前記第１、第２、第
３及び第４のデータ・バイトを前記出力駆動手段に個々
に転送する手段とを備えている。

【００１２】更に、他の特徴において、本発明は、デー
タ累積なしに、Ｉ／Ｏ装置から出力される８、１６又は
３２ビット幅のデータ単位を累積することにより、８、
１６又は３２ビット幅のＩ／Ｏ装置から出力されるデー
タ単位を３２ビット幅のデータ・バスへ転送し、かつ３
２ビット幅のデータ・バスから出力されるデータ単位を
８、１６又は３２ビット幅のＩ／Ｏ装置へ転送するデー
タ・インタフェースを有したディジタル・コンピュータ
・システムを備えている。２方向のデータ・インタフェ
ースは、前記第１、第２、第３及び第４のラッチと、前
記Ｉ／Ｏ装置から出力される第１、第２、第３及び第４
のデータ・バイトをラッチのうちの一つの入力に個々に
転送する手段と、前記各ラッチの出力に転送されたデー
タ・バイトをラッチし、これにより前記ラッチの出力に
３２データ・ワードを累積する手段と、累積した前記３
２データ・ワードを前記データ・バスに転送する手段
と、出力駆動手段と、前記３２ビットのデータ・バスか
ら出力される前記第１、第２、第３及び第４のデータ・
バイトを累積なしに前記出力駆動手段へ個々に転送する
手段とを備えている。

【００１６】この発明の利点は、必要とする要素が少な
いことである。上流方向へ両立可能なコンピュータ・シ
ステムは共存するバス・プロトコルの多重発生を支持す
る。データ経路指定を含むプロトコルを実行するＩ／Ｏ
装置が適当なバス・インタフェースを有するときは、経
路指定バス・インタフェース・ロジックを安価に集積化
することができる。

【００２０】

【００２２】第２メモリ・コネクタ４は、ここでは更
に、第１コンピュータ・サブシステム８と第２コンピュ
ータ・サブシステム１４との間の個別的なインタフェー
スである。種々の型式のサブシステムが第１コンピュー
タ・サブシステム８、１４として総合的なコンピュータ
・システムに要請される特定の処理機能に従って設置で
きることを意図している。例えば、第１コンピュータ・
サブシステム８はプロセッサ・サブシステム又はＩ／Ｏ
装置であってもよいが、以下の説明のために、プロセッ
サ・サブシステム６は第１コンピュータ・サブシステム
８として選択されるべきである。更に、第２コンピュー
タ・サブシステム１４はプロセッサ・サブシステム、Ｉ
／Ｏ装置又はメモリ・サブシステムであってもよいが、
以下の説明のために、第２コンピュータ・サブシステム
１４は第２コンピュータ・サブシステム１４として選択
されるべきである。各第１コンピュータ・サブシステム
８、１４はメモリ・インタフェース７、９をそれぞれ設
けることにより第２メモリ・コネクタ４及びプロセッサ
・インタフェース１３、１５にそれぞれ接続し、プロセ
ッサ・パス１６に接続する。

【００２３】プロセッサ・バス１６は多重マスタ・バス
であり、プロセッサ・サブシステム（プロセッサ・サブ
システム６及び第１コンピュータ・サブシステム８）
と、Ｉ／Ｏ装置１８、Ｉ／Ｏ装置１４、Ｉ／Ｏ装置バス
２０を介したＩ／Ｏ拡張スロット２２、２４、２６、２
８、３０、３２、３４、３６、３８、４０を含むＩ／Ｏ
装置との間の構造的な区分となる。プロセッサ・バス１
６は種々の機能を実行する。第１に、プロセッサ・バス
１６は、プロセッサ・サブシステム６及び第１コンピュ
ータ・サブシステム８と：インテリジェントなＩ／Ｏ装
置１４；第１メモリ・サブシステム１０及び第２メモリ
・サブシステム１２を含む全てのシステム・メモリと、
Ｉ／Ｏ装置１８及びＩ／Ｏ拡張スロット２２、２４、２
６、２８、３０、３２、３４、３６、３８、４０を含む
Ｉ／Ｏ装置との間の接続として用いられ、全てはここで
Ｉ／Ｏ装置を設置するために構築されたものである。

【００２５】以上の外に、プロセッサ・バス１６はプロ
セッサのメモリ複合体とＩ／Ｏ装置１８との間のインタ
フェースとしても機能する。プロセッサ・バス１６と、
一組のトランシーバ４４、４６（例えばテキサス・イン
スツルメント（株）製造の７４ＡＬＳ２４５型）を介す
るＩ／Ｏ装置バス２０との間のアドレス及びデータは、
システム及びバス・コントローラ４２によって変換され
る。プロセッサ・バス・マスタは、このインタフェース
を介してＩ／Ｏ装置１８並びにＩ／Ｏ拡張スロット２
２、２４、２６、２８、３０、３２、３４、３６、３
８、４０をアクセスすることができる。更に、プロセッ
サ・バス１６はＩ／Ｏアクセスに対してデータ経路とし
て機能する。以下で更に詳細に説明するが、システム及
びバス・コントローラ４２は「経路指定符号」を発生す
る。この経路指定符号は装置間通信に必要なプロトコル
をフォーマット化し、Ｉ／Ｏ拡張スロットに接続された
インテリジェント・カードに他のＩ／Ｏカード又はプロ
セッサ・バス・メモリさえもアクセスできるようにす
る。システム及びバス・コントローラ４２は、経路指定
情報及び経路指定符号の発生をするのに加えて、全ての
プロセッサ・バス１６の仲裁も処理し、かつＩ／Ｏ装置
１８に対する全ての制御信号（例えば、ＩＳＡ「コマン
ド」、ＤＭＡ制御信号及び割り込み）のインタフェース
をする。

【００２６】図２を参照すると、プロセッサ・カードの
主要な要素のブロック図が示されている。図１を参照す
ると、このプロセッサ・サブシステム６が第１メモリ・
コネクタ２及びプロセッサ・バス１６を介して残りのコ
ンピュータ・システムとのインタフェースをすることが
理解される。プロセッサ・サブシステム６は、マイクロ
プロセッサ４８（例えばインテル８０３８６）、数値演
算コプロセッサ５０（例えば、インテル８０３８７）、
オプショナル・コプロセッサ５２（例えばワイテク（Ｗ
ｅｉｔｅｋ）３１６７）、キャッシュ・サブシステム
（以下で説明する）、クロック回路５４、電源オン、セ
ルフ・テスト、読み出し専用メモリ即ち“ＰＯＳＴＲ
ＯＭ”５６、データ・フロー及びＣＣコントローラ５
８、並びにメモリ及びバス・コントローラ６０を備えて
いる。

【００２７】キャッシュ・サブシステムはキャッシュ・
メモリ（個別的な２つのＳＲＡＭバンク６２Ａ、６２Ｂ
からなるもんとして示す）、及びキャッシュ・コントロ
ーラ６４（例えばインテル８２３８５）を備えている。
当該技術分野に習熟する者には理解されているべきこと
だが、キャッシュ・サブシステムは、プロセッサが最も
頻繁に必要とするデータを高速にアクセスする超高速
「スケッチパッド（ｓｋｅｔｃｈｐａｄ）状」メモリ
として機能するものである。本発明のコンピュータ・デ
ータ経路指定装置は各４倍ワードのキャッシュ・ライン
・サイズを有するキャッシュ・メモリを用いることがで
きるので、プロセッサがキャッシュ可能な読み出をする
ときは、メモリ・コントローラは連続的な４倍ワードを
システム・メモリからキャッシュに戻す。

【００２８】キャッシュ・サブシステムの動作は、ここ
では引用によって関連されるが、本発明の出願人に譲渡
され、「キャッシュ．アクセスと並行してメモリ・アク
セスを実行するプロセッサ及びこれによる方法（Ｐｒｏ
ｃｅｓｓｏｒｗｈｉｃｈＰｅｒｆｏｒｍｓＭｅｍｏ
ｒｙＡｃｃｅｓｓｉｎＰａｒａｌｌｅｌｗｉｔｈ
ＣａｓｈｅＡｃｃｅｓｓａｎｄＭｅｔｈｏｄ
ＥｍｐｌｏｙｅｄＴｈｅｒｅｂｙ））と題して１９９０
年７月２７日に出願された米国同時継続特許出願に詳細
に説明されているものである。

【００２９】ＳＲＡＭバンク６２Ａ、６２Ｂを有する場
合に、必要に応じてアドレスを無効にするために発生さ
れる各プロセッサ・アドレスを捕捉するスヌープ（ｓｎ
ｏｏｐ）・アドレス・ラッチ６６が備えられる。更に、
キャッシュ・メモリを有するシステムにおいては、ＳＲ
ＡＭバンク６２Ａ、６２Ｂ、キャッシュ・コントローラ
６４、並びにメモリ及びバス・コントローラ６０の間を
通るアドレス及び制御信号を制御するためにプログラマ
ブル・アレー・ロジック（“ＰＡＬ”）のライン拡張ロ
ジック６８が備えられる。

【００３０】更に、プロセッサ・サブシステム６は、マ
イクロプロセッサ４８、数値演算コプロセッサ５０、５
２、ＳＲＡＭバンク６２Ａ、６２Ｂ、データ・フロー及
びＥＣＣコントローラ８並びにメモリ及びバス・コント
ローラ６０を相互接続するローカル・アドレス、データ
及び制御バス（図２に示す種々の矢印により表す）も備
えている。これらのバスはＰＯＳＴＲＯＭ５６読み出
し、コプロセッサ・サイクル及びキャッシュ読み出しヒ
ットのようなローカル・サイクルに用いられる。ＰＯＳ
ＴＲＯＭ５６に対するアクセスは、データ・フロー及
びＥＣＣコントローラ５８の動作により達成される。し
かし、キャッシュ書き込み、キャッシュ読み出しミス、
キャッシュ不可能サイクル、及びＩ／Ｏサイクルのよう
なグローバル・サイクルの場合に、プロセッサ・サブシ
ステム６はそのアクセスをオフ・ボードで完了しなけれ
ばならない。

【００３１】オフ・ボード・サイクルの場合に、メモリ
及びバス・コントローラ６０はローカル・アドレス及び
制御信号を復号化し、そのアクセスはプロセッサ・バス
１６に向けられたものか、又は専用のメモリに向けられ
たものかを判断する。メモリ・サイクルの場合に、メモ
リ及びバス・コントローラ６０はメモリ制御信号（即ち
ＲＡＳ、ＣＡＳ、及びＷＥ）及びアドレスを発生してメ
モリ・カードをアクセスする。更に、メモリ及びバス・
コントローラ６０は各リフレッシュ期間においてメモリ
・カード、例えば第１メモリ・サブシステム１０にリフ
レッシュ信号も発生する。更に、データ、フロー及びＥ
ＣＣコントローラ５８は、メモリ及びバス・コントロー
ラ６０に関連して誤り検査及び訂正を実行する。誤り検
査及び訂正については、「再エンコーダに集積化された
コンパレータによる誤り訂正符号（ＥＣＣ）を有するデ
ィジタル・コンピュータ（ＤｉｇｉｔａｌＣｏｍｐｕ
ｔｅｒＨａｖｉｎｇＡｎＥｒｒｏｒＣｏｒｒｅ
ｃｔｉｏｎＣｏｄｅ（ＥＣＣ）ＳｙｓｔｅｍＷｉｔ
ｈＣｏｍｐａｒａｔｏｒＩｎｔｅｇｒａｔｅｄＩｎ
ｔｏＲｅ−Ｅｎｃｏｄｅｒ）」と題する米国同時継続
特許出願の第５１６，６２８号、「最小化誤り訂正不良
ビットデコーダ（ＭｉｎｉｍｉｚｅｄＥｒｒｏｒＣ
ｏｒｒｅｃｔｉｏｎＢａｄＢｉｔＤｅｃｏｒｄｅ
ｒ）」と題する第５１６，８９４号、及び「誤り訂正シ
ンドローム符号化用の共有ロジック（ＳｈａｒｅｄＬ
ｏｇｉｃＦｏｒＥｒｒｏｒＣｏｒｒｅｃｔｉｏｎ
ＳｙｎｄｒｏｍｅＥｎｃｏｄｉｎｇ）」と題する第
５１６，６０６号に詳細に説明されており、いずれも１
９９０年４月３０日に出願され、本発明の出願人に譲渡
されており、ここでは引用により関連される。

【００３３】図３を参照すると、第１メモリ・サブシス
テム１０の主要要素のブロック図が示されている。図１
を参照すると、第１メモリ・サブシステム１０は第１メ
モリ・コネクタ２を介して当該装置の残りのインタフェ
ースをする。前述のように、各第１メモリ・サブシステ
ム１０は、好ましくは３２ビット倍ワード（１奇数ワー
ド及び１偶数ワード）の２インタリーブ・バンクの形式
により仮想６４ビット・ワードの記憶を実行する。各第
１メモリ・サブシステム１０は、ＲＡＳ、ＣＡＳ及びリ
フレッシュ・コントローラ６８、４アドレス・バッファ
７０、７２、７４、７６、８シングル・イン・ライン・
メモリ（ＳＩＭＭ）スロット７８、８０、８２、８６、
９０、９２、並びに４インタリーブ・コントローラ９
４、９６、９８、１００を備えている。ＲＡＳ、ＣＡＳ
及びリフレッシュ・コントローラ６８は、ここでは引用
により関連されるが、本発明の出願人に譲渡され、「拡
張可能なＲＡＭメモリ回路を逐次リフレッシュするシス
テムを有するディジタル・コンピュータ（ＡＤｉｇｉ
ｔａｌＣｏｍｐｕｔｅｒＨａｖｉｎｇａＳｙｓ
ｔｅｍｆｏｒＳｅｑｕｅｎｔｉａｌｌｙＲｅｆｒ
ｅｓｈｉｎｇａｎＥｘｐａｎｄａｂｌｅＤｙｎａｍ
ｉｃＲＡＭＭｅｍｏｒｙＣｉｒｃｕｉｔ）」と題
して１９９０年６月１９日に出願された米国同時継続特
許出願第０７／５４０，０４９号に詳細に説明されてい
るものであり、メモリ・インタフェース１０２からの制
御信号を受け取り（図１を参照されたい）、メモリ及び
バス・コントローラ６０により駆動される（図２を参照
されたい）。続いて、ＲＡＳ、ＣＡＳ及びリフレッシュ
・コントローラ６８はＳＩＭＭスロット７８、８０、８
２、８６、９０、９２に対する制御信号を駆動して読み
出し、書き込みリフレッシュを行う。各４インタリーブ
・コントローラ９４、９６、９８、１００は、ここでは
引用により関連され、本発明の出願人に譲渡され、１９
９０年５月２５日に出願され、「インタリーブされたダ
イナミックＲＡＭメモリ・ユニット用の二重経路メモリ
検索システム（ＤｕａｌＰａｔｈＭｅｍｏｒｙＲ
ｅｔｒｉｅＶａｌＳｙｓｔｅｍｆｏｒａｎＩｎｔ
ｅｒｌｅａｖｅｄＤｙｎａｍｉｃＲＡＭＭｅｍｏｒ
ｙＵｎｉｔ）」と題する米国同時継続特許出願第０７
／５３０，１３７号に詳細に説明されているものであ
り、第１メモリ・コネクタ２と、ＳＩＭＭスロット７
８、８０、８２、８６、９０、９２との間の８ビットの
データを多重化する。

【００３５】前述のように、第１メモリ・サブシステム
１０は４アドレス・バッファ７０、７２、７４、７６、
及びＳＩＭＭスロット７８、８０、８２、８６、９０、
９２を備えている。単なる例として、４アドレス・バッ
ファ７０、７２、７４、７６には、ＶＴＣにより製造さ
れている７４ＣＦ８２８及び７４ＦＣＴ８２７型データ
・バッファを用いることができる。平均アドレス・ライ
ン信号の切り換えを最小化することにより電気的な雑音
を最小化するために、反転バッファ（７４ＦＣ８２８）
及び非反転バッファ（７４ＣＴ８２７）が用いられる。
ＳＩＭＭスロット７８、８０、８２、８６、９０、９２
は、パリティー又はＥＣＣ機構を有する１、２、４又は
８メガバイトＳＩＭＭに適応するために用いられてもよ
い。

【００３８】

【表１】

【００４０】本発明を完全に理解するために、「バイト
・エネーブル」信号の考えについても説明しなければな
らない。３２ビット・ワード、１６ビット・ハーフ・ワ
ード及び８ビット・バイトはＩ／Ｏ装置とプロセッサ・
バス１６との間で転送されるものである。これを行うた
めに、本発明は、バイトがデータ自体の単位であって
も、また１ハーフ・ワードや、１ワードのような大きな
データ・ブロックの要素であっても、各データ・バイト
の経路指定を制御する。以下で更に詳細に説明するが、
データ・バイトの転送は「バイト・エネーブル」信号と
呼ぶ一連の信号により制御される。特定バイト・エネー
ブル信号が付勢されると、そのバイトはバイト・エネー
ブル信号を付勢する特定の回路により転送される。従っ
て、各データ・バイトＢ０、Ｂ１、Ｂ２及びＢ３の場合
は、対応するバイト・エネーブル信号ＢＥ０、ＢＥ１、
ＢＥ２及びＢＥ３が存在し、適当な回路に対する付勢に
より、対応するデータ・バイトの転送を制御することに
なる。

【００４２】更に前記引用の特許出願に説明されている
ように、システム及びバス・コントローラ４２は、プロ
セッサ・サブシステム６及び第１コンピュータ・サブシ
ステム８のように要求する２以上のプロセッサ間を仲裁
するアービタを備えており、２つのプロセッサが同時に
プロセッサ・バス１６を要求したときに、要求している
プロセッサのうちの一つにプロセッサ・バス１６を許可
するものである。次いで、選択されたプロセッサ・サブ
システムは、現在のバス・マスタがプロセッサ・バス１
６のアドレス・ラインを解放すると、要求ステートから
選択されたアドレス・マスタ・ステートに遷移する。次
いで、選択されたアドレス・マスタはスレーブ装置、例
えばＩ／Ｏ装置１８をアドレス指定してデータ転送を設
定する。この時点で、現在のバス・マスタは現在のデー
タ・マスタになり、かつデータが前にアドレス指定され
た位置に転送される。現在のデータ・マスタがプロセッ
サ・バス１６のデータ・ラインを解放していることを表
しているときは、現在のデータ・マスタはプロセッサ・
バス１６からアイドル・ステートに遷移する間に、選択
されたアドレス・マスタが選択されたバス・マスタとな
る。従って、選択されたマスタがアドレス・マスタであ
る間に、現在のマスタがデータ・マスタである。可能と
する２つのマスタ装置のみが存在する場合は、そのうち
の１装置のみが常にマスタとなり、仲裁の必要がないの
で、仲裁は存在しない。しかし、この実施例では、アー
ビタは要求装置に対してバス許可信号を発生するために
依然として用いられている。

【００４４】プロセッサ読み出しサイクルでは、Ｉ／Ｏ
装置１８からプロセッサ・バス１６を介してマスタ・デ
ータのプロセッサ・サブシステム６へデータを転送す
る。このサイクルでは、１／Ｏ装置１８はＩ／Ｏ装置１
８から第１、第２及び第３の入力バイト交換マルチプレ
クサ（即ち“ＩＳマルチプレクサ”）１０８、１１０、
１１２にそれぞれその幅に対応した大きさの複数のデー
タ単位を転送する。各データ単位は、Ｉ／Ｏ装置の幅に
従って、８、１６又は３２ビットからなり、各グループ
のビット０〜７を以下では「第１バイト」と呼び、各グ
ループのヒット１６〜２３を「第３バイト」とし、各グ
ループのビット２４〜３１を「第４バイト」とする。

【００４５】各１Ｓマルチプレクサ１０８、１１０、１
１２は出力駆動手段１０６に接続されているので、各Ｉ
Ｓマルチプレクサ１０８、１１０、１１２がスレーブの
Ｉ／Ｏ装置１８から出力され、前記指定された複数のバ
イト・グループに対応する各グループのビットを受け取
る。特に、ＩＳマルチプレクサ１０８、１１０、１１２
は、スレーブのＩ／Ｏ装置から出力され、第１バイトＢ
０として指定された各グループのデータ・ビット、及び
第２バイトＢ１として指定された各グループのデータ・
ビットを受け取る。ＩＳマルチプレクサ１１０は第１バ
イトＢ０及び第３バイトＢ２として指定された各グルー
プのデータ・ビットを受け取るように構築されている。

【００４８】

【表２】ただし、〈〉＝プロセッサ・バス上のバイト位置、［］＝入力ラッチ上のバイト位置、 −〈＝プロセッサ・バスとラッチとの間のバイト交換方
向、Ｂ０、Ｂ１、Ｂ２、Ｂ３＝対応するバイト・エネーブル
信号ＢＥ０、ＢＥ１、ＢＥ２及びＢＥ３を受信するとき
に指定されるＩＳマルチプレクサが送出するデータ単
位、Ｔ＝指定されたラッチに送出するラッチ・エネーブル信
号。

【００５１】特に、８ビットのスレーブＩ／Ｏ装置が用
いられるときは、Ｉ／Ｏ装置１４からの１バイトが出力
駆動手段１０６に入力される。出力駆動手段１０６から
出力は入力ラッチ１１４と、ＩＳマルチプレクサ１０
８、１１０及び１１２のＢ０入力とにそれぞれ直接接続
される。最初のＩ／Ｏサブサイクル（ＲＣ＝０５）にお
いて、経路指定符号デコーダ１０４は入力ラッチ１１４
にエネーブル信号を供給し、これによりＩ／Ｏ装置の出
力を入力ラッチ１１４にラッチさせ、Ｉ／Ｏ装置１８の
バイト０をプロセッサ・バス１６のバイト０に設定す
る。第２のＩ／Ｏサブサイクル（ＲＣ＝０１）におい
て、経路指定符号デコーダ１０４はバイト・イネーブル
信号をＩＳマルチプレクサ１０８に供給し、ＩＳマルチ
プレクサ１０８はその出力をＢ０入力に切り換え、エネ
ーブル信号を入力ラッチ１１６に供給し、これにより第
２のサブサイクルにおいてＩ／Ｏ装置１８の出力を入力
ラッチ１１６に供給し、Ｉ／Ｏ装置１８の次のバイト０
をプロセッサ・バス１６のバイト１に設定する。同様
に、第３のＩ／Ｏサブサイクル（ＲＣ＝０３）におい
て、経路指定符号デコーダ１０４はバイト・エネーブル
信号をＩＳマルチプレクサ１１０に供給し、第３のＩ／
Ｏサブサイクルにおいてエネーブル信号を入力ラッチ１
１８に供給して第３サブサイクルのＩ／Ｏ装置の出力を
入力ラッチ１１８にラッチさせ、次のＩ／Ｏ装置１８か
らのバイト０をプロセッサ・バス１６のバイト３に設定
する。最後に、第４のＩ／Ｏサブサイクル（ＲＣ＝０
２）において、経路指定符号デコーダ１０４はバイト・
エネーブル信号をＩＳマルチプレクサ１１２に供給し、
またエネーブル信号を入力ラッチ１２０に供給し、これ
により第４サブサイクル出力を入力ラッチ１２０にラッ
チさせ、次のＩ／Ｏ装置１８からのバイト０をプロセッ
サ・バス１６のバイと０に設定する。

【００５２】１６ビットのＩ／Ｏ装置をプロセッサ・バ
ス１６に接続するときは、１６ビットのサブシステムを
３２ビットのデータ・バスと一致させる必要はない。１
６ビットのＩ／Ｏ装置はプロセッサ・バス・サイクルに
おいて２つのＩ／Ｏサブサイクルを有することになる。
このような構成の場合は、システム及びバス・コントロ
ーラ４２は経路指定符号デコーダ１０４に、第１のＩ／
Ｏサブサイクルにおいて第１の経路指定符号、また第２
のＩ／Ｏサブサイクルにおいて第２の経路指定符号を発
生して転送する。第１のＩ／Ｏサブサイクル（ＲＣ＝０
７）において、バイト・エネーブル信号はＩＳマルチプ
レクサ１０８に転送され、ラッチ・エネーブル信号は入
力ラッチ１１４、１１６に転送される。従って、Ｉ／Ｏ
装置１８から出力される第１のハーフ・ワードのバイト
Ｂ０入力ラッチ１１４にラッチされ、またＩ／Ｏ装置１
８から出力される第１のハーフ・ワードのバイトＢ１は
ＩＳマルチプレクサ１０８のＢ１入力に供給される。Ｉ
Ｓマルチプレクサ１０８は、ＢＥ１信号を受け取ると、
バイトＢ１を入力ラッチ１１６に出力してラッチさせ
る。第２のハーフ・ワードは、Ｉ／Ｏ装置１８により転
送され、第２のＩ／Ｏサブサイクル（ＲＣ＝０６）にお
いてプロセッサ・ワードの上位バイトにラッチされる。
第２のＩ／Ｏサブサイクルにおいて、バイトＢ０は入力
ラッチ１１４に入力、ＩＳマルチプレクサ１１０及び１
１２のＢ０入力に出力される。この期間では、経路指定
符号デコーダ１０４がＩＳマルチブレクサ１１０に対し
てバイト・エネーブル信号ＢＥＥを発生し、これにより
ＩＳマルチプレクサ１１０を切り換えてＩＳマルチプレ
クサ１１０の出力にバイトＢ０を得る。更に、経路指定
符号デコーダ１０４はラッチ・エネーブル信号ＬＥ２を
入力ラッチ１１８に転送し、これにより入力ラッチ１１
８の出力をバイトＢ０にラッチさせる。第２のサブサイ
クルの第２の１／２において、Ｉ／Ｏ装置１８はバイト
Ｂ１をＩＳマルチプレクサ１０８、１１２のＢ１入力に
転送する。第２のサブサイクルの第２の１／２におい
て、経路指定符号デコーダ１０４はバイト・エネーブル
信号ＢＥ１をＩＳマルチプレクサ１１２に転送し、これ
によりマルチプレクサを切り換えてバイトＢ１をＩＳマ
ルチプレクサ１１２の出力から得る。更に、経路指定符
号デコーダ１０４はラッチ・エネーブル信号ＬＥ３を入
力ラッチ１２０に転送し、これにより入力ラッチ１２０
の出力をバイトＢ１にラッチさせる。

【００５３】３２ビット（４バイト）のＩ／Ｏ装置１８
はプロセッサ・バス１６に接続されるときは、Ｉ／Ｏ装
置１８及びプロセッサ・バス１６はマッチし、経路指定
符号は再び変更されたＩ／Ｏ装置１８から出力される３
２ビット出力の進行を変更させる。再び、付加的な回路
は必要としない。マッチしている構成では、経路指定符
号発生手段及びシステム及びバス・コントローラ４２
は、経路指定符号デコーダ１０４に対して、１つの経路
指定符号ＲＣ＝００を発生して転送する。データ転送で
は、バイトＢ０が入力ラッチ１１４と、ＩＳマルチプレ
クサ１０８、１１０及び１１２のＢ０入力とに供給され
る。バイトＢ１はＩＳマルチプレクサ１０８及び１１２
のＢ１入力に、バイトＢ２はＩＳマチプレクサ１１０の
Ｂ２入力に、バイトＢ３はＩＳマルチプレクサ１１２の
Ｂ３入力に供給される。経路指定符号デコーダ１０４は
バイト・エネーブル信号ＢＥ１をＩＳマルチプレクサ１
０８に、バイト・エネーブル信号ＢＥ２はＩＳマルチプ
レクサ１１０に、かつバイト・エネーブル信号ＢＥ３は
ＩＳマルチプレクサ１１２に転送され、これによりＩＳ
マルチプレクサ１０８、１１０及び１１２を切り換えて
バイトＢ１、Ｂ２及びＢ３をＩＳマルチプレクサ１０
８、１１０及び１１２の出力にそれぞれ供給される。更
に、経路指定符号デコーダ１０４はラッチ・エネーブル
信号ＬＥ０を入力ラッチ１１４、ラッチ・エネーブル信
号ＬＥ１を入力ラッチ１１６に、ラッチ・エネーブル信
号ＬＥ２を入力ラッチ１１８に、かつラッチ・エネーブ
ル信号ＬＥ３を入力ラッチ１２０に転送し、これにより
入力ラッチ１１４、１１６、１１８、及び１２０の出力
をそれぞれバイトＢ０、Ｂ１、Ｂ２及びＢ３にラッチさ
せる。

【００５７】

【表３】ただし、Ｏ＝プロセッサ・バスに接続されたサブシステム上のバ
イト位置、〈〉＝プロセッサ・バス上のバイト位置、 −〉＝プロセッサ・バス、ラッチ又は装置間のバイト交
換方向、Ｂ０、Ｂ１、Ｂ２、Ｂ３＝対応するバイト・エネーブル
信号ＢＥ０、ＢＥ１、ＢＥ２、ＢＥ３を受け取ったとき
に指定されたＯＳマルチプレクサから転送するデータ単
位、Ｔ＝指定された出力ドライバに転送するドライバ・エネ
ーブル信号。

【００５８】８、１６及び３２ビットＩ／Ｏ装置と３２
ビットのプロセッサ・バス１６に接続された３２ビット
コンピュータ・サブシステムとの間のデータの経路指定
についての説明を完了したが、プロセッサ・バス１６を
介して一対の８、１６及び３２ビットＩ／Ｏ装置間のデ
ータを経路指定のためにここで説明した技術に対して必
要な変更に対して特に注目してみよう。Ｉ／Ｏ間の転送
において、一方のＩ／ＯはＩ／Ｏバス・マスタに指定さ
れ、他方はＩ／Ｏバス・スレーブに指定されなければな
らない。スレーブＩ／Ｏ装置とマスタＩ／Ｏ装置との間
のデータを経路指定するために、まずデータはスレーブ
のＩ／Ｏ装置１８からプロセッサ・バス１６に、次いで
マスタのＩ／Ｏ装置１４に転送される。このような転送
期間において、スレーブのＩ／Ｏ装置１８は、スレーブ
のＩ／Ｏ装置１８から第１、第２及び第３のＩＳマルチ
プレクサ１０８、１１０および１１２並びに入力ラッチ
１１４への幅に対応した大きさのデータ単位を転送す
る。各データ単位は、Ｉ／Ｏ装置の幅に従って、８、１
６又は３２ビットからなり、各グループのビット０〜７
は第１のバイトであり、各グループのビット８−１５は
第２のバイトであり、各グループのビット１６〜２３は
第３のバイトであり、各グループのビット２４〜３１は
第４のバイトである。

【００６０】各ＩＳマルチプレクサ１０８、１１０及び
１１２は複数のバイト・グループを入力するように構築
されているが、入力バイト・グループのうちの一つのみ
が特定のマルチプレクサにより選択されて出力される。
入力バイト・グループを選択して各マルチプレクサから
出力させることは、システム及びバス・コントローラ４
２が発生し、次いで第１の経路指定符号デコーダ１０４
へ転送される一連の経路指定符号（又は“ＲＣ”）によ
り制御される。第１の経路指定符号デコーダ１４０は、
システム及びバス・コントローラ４２から転送されたＲ
Ｃを復号化し、入力された特定のＲＣに従って、ＩＳマ
ルチプレクサ１０８にバイト・エネーブル信号ＢＥ０か
又はバイト・エネーブル信号ＢＥ１を転送してＢ０又は
Ｂ１を選択して出力させ、ＩＳマルチプレクサ１１０に
バイト・エネーブル信号ＢＥ０か又はバイト・エネーブ
ル信号ＢＥ２を転送してＢ０又はＢ２を選択して出力さ
せると共に、ＩＳマルチプレクサ１１２にバイト・エネ
ーブル信号ＢＥ０か又はバイト・エネーブル信号ＢＥ３
を転送してＢ０、Ｂ１又はＢ３を選択して出力させる。
第１の経路指定符号デコーダ１０４が発生するこのよう
なデータ転送信号は、スレーブのＩ／Ｏ装置１８からの
ＩＯＣＬＫ信号、及びスレーブのＩ／Ｏ装置１８からの
同期ユティリティーＳＣＬＫ信号と同期される。

【００６３】

【表４】ただし、〈〉＝プロセッサ・バス上のバイト位置、［］＝入力ラッチ上のバイト位置、 −〉＝プロセッサ・バス、ラッチ又は装置間のバイト交
換方向、Ｂ０、Ｂ１、Ｂ２、Ｂ３＝対応するバイト・エネーブル
信号ＢＥ０、ＢＥ１、ＢＥ２、ＢＥ３を受け取ったとき
に指定されたＩＳマルチプレクサから転送されるデータ
単位、Ｔ＝指定された出力ドライバに転送するドライバ・エネ
ーブル信号。

【００６６】マスタのＩ／Ｏ装置１８への転送の一部と
して１６ビットのスレーブのＩ／Ｏ装置がデータを３２
ビットのプロセッサ・バス１６に供給しているときは、
１６ビットのスレーブのＩ／Ｏ装置は、スレーブのＩ／
Ｏ装置からプロセッサ・バス１６への転送において２つ
のＩ／Ｏサブサイクルを有する。このような構造では、
システム及びバス・コントローラ４２が第１のＩ／Ｏサ
ブサイクルにおいて第１の経路指定符号、また第２のＩ
／Ｏサブサイクルにおいて第２の経路指定符号を発生し
て経路指定符号デコーダ１０４に転送する。第１のＩ／
Ｏサブサイクル（ＲＣ＝１７）において、バイト・エネ
ーブル信号はＩＳマルチプレクサ１０８に転送され、ラ
ッチ・エネーブル信号は入力ラッチ１１４、１１６に転
送される。従って、Ｉ／Ｏ装置１８から出力される第１
のハーフ・ワードのバイトＢ０は、入力ラッチ１１４に
よりラッチされる。また、Ｉ／Ｏ装置１８から出力され
る第１のハーフ・ワードのバイトＢ１は、マルチプレク
サ１０８のＢ１入力に供給される。ＩＳマルチプレクサ
１０８は、ＢＥ１信号を受け取ると、バイトＢ１をラッ
チ１１６に出力してラッチさせる。第２のハーフ・ワー
ドはスレーブのＩ／Ｏ装置１８により転送され、第２の
Ｉ／Ｏサブサイクル（ＲＣ＝１６）においてプロセッサ
・ワードの上位バイトにラッチされる。第２のＩ／Ｏサ
ブサイクルでは、バイトＢ０が入力ラッチ１１４の入
力、及びＩＳマルチプレクサ１１０及び１１２のＢ０入
力へ出力される。この期間では、経路指定符号デコーダ
１０４はバイト・エネーブル信号ＢＥをＩＳマルチプレ
クサ１１０に発生し、これによりＩＳマルチプレクサ１
１０を切り換えてバイトＢ０がＩＳマルチプレクサ１１
０から出力される。更に、経路指定符号デコーダ１０４
はラッチ・エネーブル信号ＬＥ２をラッチ１１８に転送
し、これにより入力ラッチ１１８の出力をバイトＢ０に
ラッチさせる。第２のサブサイクルの第２ハーフでは、
スレーブのＩ／Ｏ装置１８がバイトＢ１をＩＳマルチプ
レクサ１０８及び１１２のＢ１入力へ転送する。第２の
サブサイクルの第２ハーフでは、経路指定符号デコーダ
１０４がバイト・エネーブル信号ＢＥ１をＩＳマルチプ
レクサ１１２へ転送し、これによりＩＳマルチプレクサ
１１２を切り換えてバイトＢ１がＩＳマルチプレクサ１
１２から出力される。更に、経路指定符号デコーダ１０
４がラッチ・エネーブル信号ＬＥ３を入力ラッチ１２０
へ転送し、これにより入力ラッチ１２０の出力をバイト
Ｂ１にラッチさせる。

【００６８】説明しているスレーブのＩ／Ｏ装置からマ
スタのＩ／Ｏ装置へのデータ転送期間におけるスレーブ
のＩ／Ｏ装置１８からプロサッセ・バス１６へのデータ
の経路指定を説明したので、ここでプロセッサ・バス１
６からマスタのＩ／Ｏ装置１４へのデータの経路指定を
説明しよう。プロセッサ・バス１６からマスタのＩ／Ｏ
装置１４へのデータの経路指定は前に説明した経路指定
技術とは大きく異なる。ここで、プロセッサ・バス１６
へ転送されたデータは、入力ラッチ１１４、１１６、１
１８及び１２０の入力をマルチプレクサ１３４の第２の
入力に、入力ラッチ１１４、１１６、１１８及び１２０
の出力をマルチプレクサ１３４の第３の入力に、かつ入
力ラッチ１１４、１１６、１１８及び１２０の出力をマ
ルチプレクサ１３４の第３の入力に接続することによ
り、所望のマスタのＩ／Ｏ装置１４への転送に必要とさ
れる特定のバイト交換に従って入力ラッチ１１４、１１
６、１１８及び１２０のラッチ側及び非ラッチ側の両者
から経路指定されることになる。第２の経路指定符号デ
コーダ１３２は、マスタのＩ／Ｏ装置１４の経路指定の
際に、切り換え信号をマルチプレクサ１３４に転送する
ことにより経路指定用のラッチされたデータか、又はラ
ッチされないデータを選択して、マルチプレクサ１３４
の出力をラッチされたデータか、又はラッチされないデ
ータへ接続させるようにする。次いで、マルチプレクサ
１３４から出力されたデータをマスタのＩ／Ｏ装置１４
に経路指定することは、ラッチされたデータ及びラッチ
されないデータについて個々に進められる。

【００６９】ラッチされないデータをプロセッサ・バス
１６からＩ／Ｏ装置１４に転送する場合に、第２の経路
指定符号デコーダ１３２は下記の表４に従ってシステム
及びバス・コントローラ４２からＲＣ信号を受け取る。

【００７０】

【表５】ただし、〈〉＝プロセッサ・バス上のバイト位置、 −〈＝プロセッサ・バスとラッチ又は装置との間のバイ
ト交換方向、Ｂ０、Ｂ１、ＯＳ、Ｂ２、Ｂ３＝対応するバイト・エネ
ーブル信号ＢＥ０、ＢＥ１、ＢＥ２及びＢＥ３を受信す
るときに指定されるＩＳ及び／又はマルチプレクサによ
り転送されるデータ単位、Ｔ＝指定されたラッチに送出するラッチ・エネーブル信
号。

【００７２】第２の経路指定符号デコーダ１３２は、シ
ステム及びバス・コントローラ４２から受け取るＲＣ信
号に応答して、バイト・エネーブル信号ＢＥ０をＩＳマ
ルチプレクサ１０８、１１０及び１１２、ＢＥ１をＩＳ
マルチプレクサ１０８及び１１２、ＢＥ２をＩＳマルチ
プレクサ１１０、かつＢＥ３をＩＳマルチプレクサ１１
２に転送するので、所望のラッチしないデータがマルチ
プレクサ１３４を介してＯＳマルチプレクサ１３６及び
１３８に入力されることになる。更に、第２の経路指定
符号デコーダ１３２は、バイト・エネーブル信号ＢＥ
１、ＢＥ２及びＢＥ３をＯＳマルチプレクサ１３６、バ
イト・エネーブル信号ＢＥ３をＯＳマルチプレクサ１３
８、出力ドライバ・エネーブル信号ＯＤＥを出力ドライ
バ１４０ａ、１４０ｂ、１４０ｃ及び１４０ｄに転送し
て、特定のデータ転送、例えば８、１６及び３２ビット
のスレーブのＩ／Ｏ装置１８から８、１６及び３２ビッ
トのマスタのＩ／Ｏ装置１４へのデータ転送のために、
入力ラッチ１１４、１１６、１１８及び１２０の非ラッ
チ側からの転送に必要とされるバイト交換を達成させ
る。

【００７４】

【表６】ただし、〈〉＝プロセッサ・バス上のバイト位置、［］＝入力ラッチ上のバイト位置、 −〈＝プロセッサ・バス、ラッチ又はサブシステムとの
間のバイト交換方向、Ｂ０、Ｂ１、Ｂ２、Ｂ３＝対応するバイト・エネーブル
信号ＢＥ０、ＢＥ１、ＢＥ２及びＢＥ３を受信するとき
に指定されるＯＳマルチプレクサにより転送されるデー
タ単位、及び指定されたＯＳに転送されるバイト・エネ
ーブル信号。Ｔ＝出力ドライバに転送されるラッチ・エネーブル信
号。

【００７６】第２の経路指定符号デコーダ１３２は、シ
ステム及びバス・コントローラ４２から受け取るＲＣ信
号に応答し、必要に応じてバイト・エネーブル信号ＢＥ
１及びＢＥ３をＯＳマルチプレクサ１３６、バイト・エ
ネーブル信号ＢＥ０、ＢＥ１、ＢＥ２及びＢＥ３をＯＳ
マルチプレクサ１３８、及び出力ドライバ・エネーブル
信号ＯＤを出力ドライバ１４０ａ〜１４０ｄに転送し
て、所望により、例えば８、１６及び３２ビットのスレ
ーブのＩ／Ｏ装置１８から８、１６及び３２ビットのマ
スタのＩ／Ｏ装置１４へ、特定のデータ転送のために入
力ラッチ１１４、１１６、１１８及び１２０のラッチ側
からの転送に必要とされるバイト交換を達成させる。

【図面の簡単な説明】

【図１】コンピュータ・システムの最上位のブロック
図。

【符号の説明】１８Ｉ／Ｏ装置４２システム及びバス・コントローラ１０４１３２経路指定符号デコーダ１０６出力駆動手段１０８、１１０及び１１２ＩＳマルチプレクサ１１４、１１６、１１８、１２０入力ラッチ１２２、１２４、１２５、１３０ラッチ１２８、１３４マルチプレクサ１３６１３８ＯＳマルチプレクサ１４０ａ〜１４０ｄ出力ドライバ

───────────────────────────────────────────────────── フロントページの続き (72)発明者マイクルディー．ダーキンアメリカ合衆国テキサス州トラビスカウンティ，オースチン，ガトパス 6308

Claims

【特許請求の範囲】

【請求項１】８、１６又は３２ビット幅の入出力装置
から出力される前記８、１６又は３２ビット幅のデータ
単位を３２ビットのデータ・ワードに累積することによ
り前記入出力装置から出力されるデータ単位を３２ビッ
ト幅のデータ・バスに転送するデータ・インタフェース
を有するディジタル・コンピュータ装置において、それぞれ１入力及び１出力を有する第１、第２、第３及
び第４のラッチと、前記入出力装置から前記ラッチのうち一つの入力へ出力
される第１、第２、第３及び第４のデータ・バイト力を
個別的に転送する手段と、前記各ラッチの出力へ転送された前記データ・バイトを
ラッチして前記ラッチ出力で前記３２ビットのデータ・
ワードを累積する手段と、累積した前記３２ビットのデータ・ワードを前記データ
・バイトに転送する手段と備えていることを特徴とする
ディジタル・コンピュータ装置。
【請求項２】請求項１記載のディジタル・コンピュー
タ装置において、前記入出力装置から出力される前記第
１、第２、第３及び第４のデータ・バイトを前記ラッチ
のうちの一つの入力に個別的に転送する手段は、更に前
記入出力装置から出力されるデータ単位の幅に基づいて
前記第１、第２、第３及び第４のデータ・バイト出力を
選択的に転送する手段を備えていることを特徴とするデ
ィジタル・コンピュータ装置。
【請求項３】請求項２記載のディジタル・コンピュー
タ装置において、前記入出力装置により出力されたデー
タ単位の幅に基づいて前記第１、第２、第３及び第４の
データ・バイトを選択的に転送する前記手段は多数のマ
ルチプレクサ入力を有し、前記入出力装置から出力され
た前記第１、第２、第３及び第４のデータ・バイトのう
ちの少なくとも２つ、及び１マルチプレクサ出力を受け
取る少なくとも一つのマルチプレクサを備えていること
を特徴とするディジタル・コンピュータ装置。
【請求項４】請求項３記載のディジタル・コンピュー
タ装置において、更に、前記マルチプレクサへの前記第
１、第２、第３及び第４のデータ・バイト入力の組合わ
せを選択して前記ラッチに伝送する手段を備えているこ
とを特徴とするディジタル・コンピュータ装置。
【請求項５】請求項１記載のディジタル・コンピュー
タ装置において、前記前記入出力装置からの前記第１、
第２、第３及び第４のデータ・バイトを個別的に前記ラ
ッチのうちの一つの入力に転送する手段は、更に、それぞれ少なくとも２つの入力を有し、前記前記入出力
装置からの前記第１、第２、第３及び第４のデータ・バ
イトのうちの少なくとも２つ、及び前記第１、第２、第
３又は第４のラッチのうちの一つに接続された１出力を
入力する複数のマルチプレクサと前記入出力装置から出
力される前記第１、第２、第３及び第４のデータ・バイ
トのうちのいずれを前記複数の各マルチプレクサに入力
するかを選択的に制御する手段とを備えていることを特
徴とするディジタル・コンピュータ装置。
【請求項６】請求項５記載のディジタル・コンピュー
タ装置において、前記入出力装置から出力される前記第
１、第２、第３及び第４のデータ・バイトのうちのいず
れを前記複数の各マルチプレクサに入力するかを選択的
に制御する前記手段は、更に、前記マルチプレクサのそ
れぞれに対するバイト・エネーブル信号を伝送する手段
を備え、前記バイト・エネーブル信号は第１、第２、第
３及び第４のデータ・バイトのうちのいずれが対応する
前記マルチプレクサに対する入力とするかを選択するこ
とを特徴とするディジタル・コンピュータ装置。
【請求項７】請求項１記載のディジタル・コンピュー
タ装置において、前記入出力装置から出力される前記第
１、第２、第３及び第４のデータ・バイトを個別的に前
記ラッチのうちの一つの入力に転送する前記手段は、更
に、前記入出力装置の出力を前記第１のラッチの入力に接続
する手段と、前記入出力装置の出力に接続された少なくとも一つの入
力、及び前記第２のラッチの入力に接続された１出力を
有する第１のマルチプレクサと、前記入出力装置の出力に接続された少なくとも一つの入
力、及び前記第３のラッチの入力に接続された１出力を
有する第２のマルチプレクサと、前記入出力装置の出力に接続された少なくとも一つの入
力、及び前記第４のラッチの入力に接続された１出力を
有する第３のマルチプレクサとを備えたことを特徴とす
るディジタル・コンピュータ装置。
【請求項８】請求項７記載のディジタル・コンピュー
タ装置において、前記入出力装置により前記第１のデータ・バイトは前記
第１のラッチ、前記第２のマルチプレクサ、及び前記第
３のマルチプレクサに入力され、前記入出力装置による前記第２のデータ・バイトは前記
第１のマルチプレクサ及び前記第３のマルチプレクサに
入力され、前記入出力装置による前記第３のデータ・バイトは前記
第２のマルチプレクサに入力され、前記入出力装置による前記第２のデータ・バイトは前記
第３のマルチプレクサに入力されることを特徴とするデ
ィジタル・コンピュータ装置。
【請求項９】請求項８記載のディジタル・コンピュー
タ装置において、前記入出力装置は１バイト出力を有する８ビット装置で
あると共に、該１バイト出力はサブサイクル当り前記第
１のデータ・バイトを含み、前記８ビット幅の入出力装置は前記３２ビット幅のデー
タ・バスの各サイクルで４サブサイクルを有し、前記８ビット幅の入出力装置の前記第１のデータ・バイ
トは、前記第１、第２、第３及び第４のサブサイクルで
前記第１のラッチ、前記第１のマルチプレクサ、前記第
２のマルチプレクサ及び前記第３のマルチプレクサに対
する出力であることを特徴とするディジタル・コンピュ
ータ装置。
【請求項１０】請求項９記載のディジタル・コンピュ
ータ装置において、前記マルチプレクサは前記第２のサ
ブサイクルのときに前記第１のデータ・バイト出力を出
力するようにエネーブルされ、前記第２のマルチプレク
サは前記第３のサブサイクル中に前記第１のデータ・バ
イト出力を出力するようにエネーブルされ、前記第４の
マルチプレクサは前記第４のサブサイクルのときに前記
第１のデータ・バイト出力を出力するようにエネーブル
されることを特徴とするディジタル・コンピュータ装
置。
【請求項１１】請求項８記載のディジタル・コンピュ
ータ装置において、前記入出力装置は２バイト出力を有
する１６ビット装置であると共に、当該２バイト出力は
サブサイクル当り前記第１及び第２のデータ・バイト出
力からなり、前記１６ビット幅の入出力装置は３２ビッ
ト幅のデータ・バスの各サイクル中に２つのサブサイク
ルを有し、前記１６ビット幅の入出力装置の前記２バイ
ト出力の前記第１のデータ・バイトは前記第１及び第２
のサブサイクルにおける前記第１のラッチ、前記第１の
マルチプレクサ、前記第２のマルチプレクサ及び第３の
マルチプレクサに対する出力であり、前記１６ビット幅
の入出力装置の前記２バイトの前記第２のデータ・バイ
トは前記第１及び第２のサブサイクルにおける前記第１
及び第２のマルチプレクサに対する出力であることを特
徴とするディジタル・コンピュータ装置。
【請求項１２】請求項８記載のディジタル・コンピュ
ータ装置において、前記第２のマルチプレクサは前記サ
ブサイクルにおける前記第１のデータ・バイト出力を出
力するようにエネーブルされ、前記第３のマルチプレク
サは前記第２のサブサイクルおける前記第２のデータ・
バイト出力を出力するようにエネーブルされることを特
徴とするディジタル・コンピュータ装置。
【請求項１３】請求項８記載のディジタル・コンピュ
ータ装置において、前記入出力装置は４バイト出力を有
する３２ビット装置であり、前記３２ビット装置はサブ
サイクル当り前記第１、第２、第３及び第４のデータ・
バイト出力からなり、前記３２ビット装置は前記３２ビ
ット・データ・バスの各サイクルに１サブサイクルを有
し、前記３２ビット入出力装置の前記第１のデータ・バ
イト出力は前記第１のサブサイクルに前記第１のラッ
チ、前記第１のマルチプレクサ、前記第２のマルチプレ
クサ及び前記第３のマルチプレクサに対する出力であ
り、前記３２ビット入出力装置の前記第２のデータ・バ
イト出力は前記第１のサブサイクルにおける前記第１の
マルチプレクサ及び前記第３のマルチプレクサに対する
出力であり、前記３２ビット入出力装置の前記第３のデ
ータ・バイト出力は前記第１のサブサイクルにおける前
記第２のマルチプレクサに対する出力であり、前記３２
ビット入出力装置の前記第４のデータ・バイト出力は前
記第１のサブサイクルにおける前記第３のマルチプレク
サに対する出力であることを特徴とするディジタル・コ
ンピュータ装置。
【請求項１４】請求項１記載のディジタル・コンピュ
ータ装置において、前記第１のマルチプレクサは前記第
１のサブサイクルにおける前記第２のデータ・バイトを
出力するようにエネーブルされ、前記第２のマルチプレ
クサは前記第１のサブサイクルにおける前記第３のデー
タ・バイトを出力するようにエネーブルされ、前記第３
のマルチプレクサは前記第１のサブサイクルにおける前
記第４のデータ・バイトを出力するようにエネーブルさ
れることを特徴とするディジタル・コンピュータ装置。
【請求項１５】３２ビット幅のデータ・バスから出力
される８、１６又は３２ビット幅の入出力装置へデータ
単位を転送するデータ・インタフェースを有するディジ
タル・コンピュータ装置において、前記入出力装置の幅に等しい幅の出力駆動手段と、前記データ・バスの出力に接続された少なくとも１入
力、及び前記出力駆動手段に接続された１出力を有する
第１のマルチプレクサと、前記データ・バスの出力に接続された少なくとも１入
力、及び前記出力駆動手段に接続された１出力を有する
第２のマルチプレクサと、前記データ・バスの出力を前記出力駆動手段の入力に直
接接続させる手段と、前記３２ビットのデータ・バスから出力される前記第
１、第２、第３及び第４のデータ・バイトを前記出力駆
動手段に個々に転送する手段とを備えていることを特徴
とするディジタル・コンピュータ装置。
【請求項１６】請求項１５記載のディジタル・コンピ
ュータ装置において、前記データ・バスから出力される
前記第１のデータ・バイトは前記第１のマルチプレクサ
に対する入力であり、前記データ・バスから出力される
前記第２のデータ・バイトは前記第１のマルチプレクサ
及び前記第２のマルチプレクサに対する入力であり、前
記データ・バスから出力される前記第３のデータ・バイ
トは前記出力駆動手段に対する入力であり、前記データ
・バスから出力される前記第４のデータ・バイトは前記
第１のマルチプレクサ、前記第２のマルチプレクサ及び
出力駆動手段に対する入力であることを特徴とするディ
ジタル・コンピュータ装置。
【請求項１７】請求項１６記載のディジタル・コンピ
ュータ装置において、前記入出力装置は１バイト入力を
有する８ビット装置であり、サブサイクル当り前記第１
のデータ・バイト出力からなり、前記８ビット入出力装
置は前記３２ビット・データ・バスの各サイクルにおけ
る４サブサイクルを有し、前記第１のマルチプレクサは
前記第１、第２、第３及び第４のサブサイクルのときに
出力される前記第１のデータ・バイトを出力するように
エネーブルされることを特徴とするディジタル・コンピ
ュータ装置。
【請求項１８】請求項１５記載のディジタル・コンピ
ュータ装置において、前記入出力装置は２バイト入力を
有する１６ビット装置であり、サブサイクル当り前記第
１及び第２のデータ・バイト出力からなり、前記１６ビ
ット入出力装置は前記３２ビット・データ・バスの各サ
イクルに２サブサイクルを有し、前記第１のマルチプレ
クサは前記第１及び第２のサブサイクルのときに出力さ
れる前記第１のデータ・バイトを出力するようにエネー
ブルされ、前記第２のマルチプレクサは前記第１及び第
２のサブサイクルのときに出力される前記第２のデータ
・バイトを出力するようにエネーブルされることを特徴
とするディジタル・コンピュータ装置。
【請求項１９】請求項１６記載のディジタル・コンピ
ュータ装置において、前記入出力装置は４バイト入力を
有する３２ビット装置であり、サブサイクル当り前記第
１、第２、第３及び第４のデータ・バイト出力からな
り、前記３２ビット入出力装置は前記３２ビット・デー
タ・バスの各サイクルに１サブサイクルを有し、前記第
１のサブサイクルに出力される前記第１のデータ・バイ
トを出力するようにエネーブルされ、前記第２のマルチ
プレクサは前記第１のサブサイクルのときに出力される
に前記第２のデータ・バイトを出力するようにエネーブ
ルされ、前記第３のマルチプレクサは前記第１のサブサ
イクルのときに出力される前記第４のデータ・バイトを
出力するようにエネーブルされることを特徴とするディ
ジタル・コンピュータ装置。
【請求項２０】前記入出力装置から出力される前記
８、１６又は３２ビット幅のデータ単位を３２ビット・
データ・ワードに累積することにより、８、１６又は３
２ビット幅の入出力装置から出力されるデータ単位を３
２ビット幅のデータ・バスへ転送すると共に、データを
累積することなく、前記３２ビット幅データ・バスから
出力されるデータ単位を前記８、１６又は３２ビット幅
の入出力装置へ転送するデータ・インタフェースを備え
たディジタル・コンピュータ装置において、それぞれ１入力及び１出力を有する第１、第２、第３及
び第４のラッチと、前記入出力装置から出力される前記第１、第２、第３及
び第４のデータ・バイトを前記ラッチのうちの一つの入
力に個々に転送する手段と、前記各ラッチの出力に転送された前記データ・バイトを
ラッチすることにより、前記ラッチの出力における前記
３２ビットのデータ・ワードを累積する手段と、累積し
た前記３２ビットのデータ・ワードを前記データ・バス
に転送する手段と、前記入出力装置の幅に等しい幅の出力駆動手段と、前記データ・バスの出力に接続された少なくとも一つの
入力、及び前記出力駆動手段に接続された一つの出力を
有する出力マルチプレクサ手段と、前記データ・バスの出力を前記出力駆動手段の入力に直
接接続する手段と、前記３２ビットのデータ・バスから出力される前記第
１、第２、第３及び第４のデータ・バイトを前記出力駆
動手段へ個々に転送する手段とを備えていることを特徴
とするディジタル・コンピュータ装置。
【請求項２１】請求項２０記載のディジタル・コンピ
ュータ装置において、前記入出力装置から出力される前
記第１、第２、第３及び第４のデータ・バイトを前記ラ
ッチのうちの一つの入力に個々に転送する手段は、更
に、前記入出力装置から出力される前記データ単位の幅
に基づいて前記前記第１、第２、第３及び第４のデータ
・バイトを選択的に転送する手段を備えていることを特
徴とするディジタル・コンピュータ装置。
【請求項２２】請求項１６記載のディジタル・コンピ
ュータ装置において、前記入出力装置から出力される前
記データ単位の幅に基づいて前記第１、第２、第３及び
第４のデータ・バイトを選択的に転送する手段は、前記
入出力装置から出力される前記第１、第２、第３及び第
４のデータ・バイトのうちの少なくとも２つ、及び１マ
ルチプレクサの出力を受け取る入力多重化手段を備えて
いることを特徴とするディジタル・コンピュータ装置。
【請求項２３】請求項２２記載のディジタル・コンピ
ュータ装置において、前記入出力装置から出力される前
記第１、第２、第３及び第４のデータ・バイトを前記入
出力装置から前記ラッチのうちの一つの入力に個々に転
送する手段は、更に、前記入出力装置の出力を前記第１
のラッチの入力に接続し、かつ前記入力多重化手段は、
更に、前記入出力装置の出力に接続された少なくとも１入力、
及び前記第２のラッチの入力に接続された１出力を有す
る第１のマルチプレクサと、前記入出力装置の出力に接続された少なくとも１入力、
及び前記第３のラッチの入力に接続された１出力を有す
る第２のマルチプレクサと、前記入出力装置の出力に接続された少なくとも１入力、
及び前記第４のラッチの入力に接続された１出力を有す
る第３のマルチプレクサとを備えていることを特徴とす
るディジタル・コンピュータ装置。
【請求項２４】請求項２３記載のディジタル・コンピ
ュータ装置において、前記出力多重化手段は、更に、前記データ・バスの出力に接続された少なくとも一つの
入力、及び前記出力駆動手段に接続された出力を有する
第１のマルチプレクサと、前記データ・バスの出力に接続された少なくとも一つの
入力、及び前記出力駆動手段に接続された出力を有する
第２のマルチプレクサとを備えていることを特徴とする
ディジタル・コンピュータ装置。
【請求項２５】請求項２４記載のディジタル・コンピ
ュータ装置において、前記入出力装置から出力される前
記第１のデータ・バイトは前記第１のマルチプレクサ、
前記第２のマルチプレクサ及び前記第３のマルチプレク
サに対する入力であり、前記入出力装置から出力される前記第２のデータ・バイ
トは前記第１のマルチプレクサ及び前記第３のマルチプ
レクサに対する入力であり、前記入出力装置から出力される前記第３のデータ・バイ
トは前記第２のマルチプレクサに対する入力であり、前記入出力装置から出力される前記第４のデータ・バイ
トは前記第３のマルチプレクサに対する入力であること
を特徴とするディジタル・コンピュータ装置。
【請求項２６】請求項２５記載のディジタル・コンピ
ュータ装置において、前記入出力装置から出力される前
記前記第１、第２、第３及び第４のデータ・バイトのう
ちのいずれが前記多重化手段に対する入力であるのかを
選択的に制御する手段は、更に、バイト・エネーブル信
号を前記各前記第１、第２、第３及び第４のマルチプレ
クサに転送し、前記バイト・エネーブル信号は前記前記
第１、第２、第３及び第４のデータ・バイトのうちのい
ずれを対応する前記マルチプレクサに入力するのかを選
択することを特徴とするディジタル・コンピュータ装
置。
【請求項２７】コンピュータ装置において、第１のデータ幅に対応する第１の特定バイト数のデータ
単位を取り扱うように構築されたプロセッサと、前記第１のデータ幅のデータ単位を取り扱うように構築
されたメモリと、第２のデータ幅に対応する第２の特定バイト数のデータ
単位を取り扱うように構築された入出力装置と、前記第１のデータ幅のデータ単位を取り扱うように構築
されると共に、前記プロセッサ、前記メモリ及び前記入
出力装置間を接続するデータ・バスと、前記データ・バスから入出力装置へデータを転送するこ
と及び前記入出力装置から前記データ・バスへデータを
転送することを制御すると共に、転送されたデータのデ
ータ幅を調整して受け取る装置又はバスのデータ幅に一
致させる手段とを備え、前記制御手段はデータ・バイトを転送する経路を変更す
ることにより転送しているデータのデータ幅を調整し、
前記経路の変更は授受する装置及び転送の方向に基づく
ことを特徴とするコンピュータ装置。
【請求項２８】請求項２７記載のコンピュータ装置に
おいて、前記データ・バスから入出力装置へデータを転
送することを制御する手段は、更に、前記累積したデータ単位を前記データ・バスに転送する
前に、前記入出力装置から出力されるデータ単位を累積
する累積手段を備え、前記制御手段はデータ・バイトを前記累積手段に転送す
る経路を変更することを特徴とするコンピュータ装置。
【請求項２９】請求項２８記載のコンピュータ装置に
おいて、前記データ単位を累積する前記累積手段は、更
に、それぞれ１入力及び１出力を有する第１、第２、第３及
び第４のラッチと、前記入出力装置から出力される第１、第２、第３及び第
４のデータ・バイトを前記ラッチのうちの一つの入力に
個々に転送する手段と、前記各ラッチの出力へ転送された前記データ・バイトを
ラッチすることにより前記ラッチの出力における３２ビ
ットの前記データ・ワードを累積する手段とを備えてい
ることを特徴とするコンピュータ装置。
【請求項３０】請求項２９記載のコンピュータ装置に
おいて、更に、多数のマルチプレクサ入力を有し、前記
入出力装置から出力される前記第１、第２、第３及び第
４のデータ・バイトのうちの少なくとも２つ、及び１マ
ルチプレクサ出力を受け取る入力多重化手段を備えてい
ることを特徴とするコンピュータ装置。
【請求項３１】請求項３０記載のコンピュータ装置に
おいて、更に、前記入出力装置の出力を前記第１のラッ
チの入力に接続する手段を備え、前記入力多重化手段
は、更に、前記入出力装置の出力に接続された少なくとも一つの入
力、及び前記第２のラッチの入力に接続された出力を有
する第１のマルチプレクサと、前記入出力装置の出力に接続された少なくとも一つの入
力、及び前記第２のラッチの入力に接続された出力を有
する第３のマルチプレクサと、前記入出力装置の出力に接続された少なくとも一つの入
力、及び前記第２のラッチの入力に接続された出力を有
する第４のマルチプレクサとを備えていることを特徴と
するコンピュータ装置。
【請求項３２】請求項３１記載のコンピュータ装置に
おいて、前記出力多重化手段は、更に、出力駆動手段と、前記データ・バスの出力に接続された少なくとも一つの
入力、及び前記出力駆動手段に接続された出力を有する
第１の出力マルチプレクサと、前記データ・バスの出力に接続された少なくとも一つの
入力、及び前記出力駆動手段に接続された出力を有する
第２の出力マルチプレクサと、前記データ・バスの出力を前記出力駆動手段の入力に直
接接続する手段とを備えていることを特徴とするコンピ
ュータ装置。
【請求項３３】請求項３２記載のコンピュータ装置に
おいて、前記入出力装置から出力される前記第１のデータ・バイ
トは前記第１のラッチ前記第１のマルチプレクサ、及び
前記第３のマルチプレクサに入力され、前記入出力装置から出力される前記第２のデータ・バイ
トは前記第１のマルチプレクサ、及び前記第３のマルチ
プレクサに入力される入力され、前記入出力装置から出力される前記第３のデータ・バイ
トは前記第２のマルチプレクサに入力される入力され、前記入出力装置から出力される前記第４のデータ・バイ
トは前記第３のマルチプレクサに入力される入力される
ことを特徴とするコンピュータ装置。
【請求項３４】請求項３３記載のコンピュータ装置に
おいて、前記入出力装置から出力される前記第１、第
２、第３及び第４のデータ・バイトのうちのいずれを前
記多重化手段に入力するのかを選択的に制御する前記手
段は、更に、バイト・エネーブル信号を前記各第１、第
２、第３及び第４のマルチプレクサに転送し、前記バイ
ト・エネーブル信号は前記第１、第２、第３及び第４の
データ・バイトのうちのいずれを対応する前記マルチプ
レクサに入力するのかを選択することを特徴とするコン
ピュータ装置。