JPH0640310B2 - マイクロコンピュータ - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は一般にデジタルデータプロセッサにおける割込
発生機構に関し、詳しくは本発明はプロセッサのデータ
ピンに出現する所与の多重ビットパターンに応答する割
込要求発生機構で、特にマイクロコンピュータの用途に
適する機構に関する。

［従来の技術］ 割込は外部事象に応答して、デジタルデータプロセッサ
の処理の流れを変更するよく知られた方法である。例え
ば、電気−機械的システムの動作を制御するマイクロコ
ンピュータにおいて、システムの状態変化により、マイ
クロコンピュータがその処理の流れを変更して何らかの
特別の機能を実行するように前記マイクロコンピュータ
をトリガするため割込要求の発生を必要とすることがあ
る。

伝統的にデジタルデータプロセッサは割込要求を受ける
ために備えられた１つまたは複数の個々の配線を有して
いる。割込が要求された時期を判定し、適宜の線上に割
込要求信号を発生することは外部論理装置の責務であ
る。

マイクロコンピュータの分野では、集積回路に、割込が
必要な時期を判定する何らかの能力を組み込むことが必
要であることがある。このことは例えば、マイクロコン
ピュータのデータピンの状態を監視しかつ何らかの事象
が生ずると割込要求を発生するソフトウェアによって達
成可能であろう。

［発明が解決しようとする問題点］ しかし、現在に至るまで、マイクロコンピュータの多重
データピンから成る、事象の発生時の割込要求の発生
（以後パターン駆動割込と称する）に基づく方法は実用
的ではなかった。多重データピンを監視し、それらの値
を所望のパターンと比較しかつ割込要求を発生する際の
ソフトウェアのオーバヘッドが大き過ぎるからである。

従って本発明の目的は、デジタルデータプロセッサにお
ける改良されたパターン駆動割込方法を提供することで
ある。

本発明の別の目的は、デジタルデータプロセッサの多重
データピンの状態に応じて実用的な割込要求を発生する
方法を提供することである。

本発明の更に別の目的は、マイクロコンピュータで使用
するためのパターン駆動割込発生の弾力的なハードウェ
アの実現を提供することである。

［問題点を解決するための手段］ 本発明のこれらのおよび他の目的と利点は、内部母線、
内部割込要求線および複数の集積回路ピンの各々に結合
され、集積回路ピンからのデータを内部母線に導くとと
もに、内部母線から集積回路ピンに出力されるデータを
一時記憶しかつ内部母線からの比較用のデータを記憶す
るためのラッチを備えた双方向多ビットＩ／Ｏポート
と、複数のビット比較器と、イネーブルすべきビット比
較器を指示する制御ビットを記憶する多ビットレジスタ
と、前記ビット比較器の出力にもとづき内部割込要求線
に割込要求信号を発生する論理手段と、を主な構成要素
として具備するマイクロコンピュータによって達成され
る。

［実施例］ 次に本発明の実施例を添付図面を参照しつつ詳細に説明
する。

第１図はマイクロコンピュータの場合における本発明の
原理に基づくパターン駆動割込システムを示す。本発明
は８ビットマイクロコンピュータにおける特定の実施例
に基づき開示されるが、本発明の原理を別のデータ処理
環境に拡張できることは専門家には自明であろう。

内部データ母線１０はマイクロコンピュータの内部デー
タ通信の必要性を満たし、８ビットＩ／Ｏポート（ポー
トＡ）はマイクロコンピュータとそれが一部を構成する
該システムの残りの部分との通信をもたらす。ポートＡ
を構成する８つのピン１３ａないし１３ｈ（それぞれピ
ンＡ０ないしＡ７とも言う）のそれぞれはビット線（そ
れぞれ１１ａから１１ｈ）および双方向Ｉ／Ｏインタフ
ェース（それぞれ１２ａから１２ｈ）を介してデータ母
線１０に結合されている。従来の通り、データはピン１
３ａないし１３ｈからデータ母線１０に、またデータ母
線１０からピン１３ａないし１３ｈへと伝送可能であ
る。

双方向Ｉ／Ｏインタフェース１２ａないし１２ｈもそれ
ぞれ８つの２ビット線１４ａないし１４ｈを経てパター
ン駆動割込論理１５に連結されている。パターン駆動割
込論理１５はＰＤＩ制御レジスタ１６とポート制御レジ
スタ１７とに連結され、そこから制御信号を受ける。パ
ターン駆動割込論理１５は割込要求線１８とも連結さ
れ、前記割込要求線１８はマイクロコンピュータの別の
箇所の中央処理装置をトリガして割込処理を開始する。
パターン駆動割込論理１５は後により完全に説明する通
り、ピン１３ａないし１３ｈ上に出現する特定のデータ
ビットパターンに応答しかつ線１８上で割込要求を発生
する能力を有している。割込論理１５は更に後に明らか
にされる理由からポート制御レジスタ１７に連結されて
いる。

第２図は第１図の双方向Ｉ／Ｏインタフェース１２ａな
いし１２ｈの構造をより詳細に示している。特定のイン
タフェース１２ｘは出力ラッチ２０ｘとデータ方向レジ
スタ２１ｘと３個のストローブバッファ２２ｘ、２３
ｘ、２４ｘと、非反転バッファ２５ｘを有している。デ
ータ方向レジスタ２１ｘは、データが（入力）データ母
線１０へと、または（出力）データ母線１０から伝送さ
れているかを示す１ビットを記憶する。データ方向レジ
スタ２１ｘはデータ母線１０と連結されたビット線１１
ｘに連結された入力と、ストローブバッファ２２ｘ、２
３ｘおよび２４ｘのイネーブル入力と連結された出力と
を有している。

インタフェース２１ｘが出力用に構成されるとデータ方
向レジスタ２１ｘ内に記憶されたデータ値はストローブ
バッファ２２ｘと２３ｘを使用可能(enable)にし、スト
ローブバッファ２４ｘを使用不能(disable)にする。デ
ータ母線１０からのデータ値はビット線１１ｘによりイ
ンタフェース１２ｘに伝送され、出力ラッチ２０ｘによ
りラッチされかつストローブバッファ２２ｘを経てピン
１３ｘ上に置かれる。更に、このデータ値は、マイクロ
プロセッサが出力ラッチ２０ｘ内の値を正確に読取るこ
とができるように、ストローブバッファ２３ｘとビット
線１１ｘを経由してデータ母線１０へと回送される。

インタフェース１２ｘが入力用に構成される際は、デー
タ方向レジスタ２１ｘ内に記憶されたデータ値は、スト
ローブバッファ２２ｘと２３ｘが使用不能となり、一方
ストローブバッファ２４ｘが使用可能となるような値で
ある。かくしてインタフェース１２ｘが前記のように構
成されている間にマイクロコンピュータによりポートＡ
が読出されると、目下ピン１３ｘにあるデータ値が生成
される。

２ビット線１４ｘはインタフェース１２ｘを出てパター
ン駆動割込ハードウェア用に機能する。第１ビット線Ａ
ｘは出ラッチ２０ｘの出力と連結される。第２ビット線
Ｂｘは非反転バッファ２５ｘの出力と連結され、その入
力はピン１３ｘと連結されている。明らかに線Ｂｘは入
力データビットの値を搬送する。線Ａｘは出ラッチ２０
ｘにある値を搬送する。通例として、データが入力され
ている時は出ラッチ２０ｘは使用されず、従って有意の
データを含まない。本発明を実施するには、パターン駆
動割込機能を用いる前に出ラッチ２０ｘに突合わせるべ
き適宜のパターンビットをロードするだけでよい。この
ようにして、各２ビット線の対１４ｘは１つの入力デー
タビットと、入力ビットと突合わされるべき適宜のパタ
ーンビットとを伝送する。

第３図は第１図のパターン駆動割込論理１５を詳細に示
す。ビット比較器３０ｘはインタフェース１２ｘからの
ビット線ＡｘとＢｘに連結された入力を有している。他
の７つのＩ／ＯインタフェースからのＡおよびＢビット
線に連結された入力を有する他の７つのビット比較器は
簡明化のため第３図では省略している。ビット比較器３
０ｘは更にＰＤＩ制御レジスタ１６のビットＰＣＥＸ記
憶場所と連結されたイネーブル入力を有している。ＰＤ
Ｉ制御レジスタ１６は各ビット比較器用のＰＣＥビット
を記憶している。省略したビット比較器はそれぞれ、Ｐ
ＤＩ制御レジスタ１６の残りの７つのビット記憶場所の
適宜の１つに連結されたイネーブル入力を有している。

周知の通り、ビット比較器３０ｘはその出力に２つの表
示のうちの１つを供給する。第１の表示はビット線Ａｘ
とＢｘ上のデータ値が一致する場合の表示、また、第２
の表示は前記データ値が一致しない場合の表示である。
ビット比較器３０ｘは、ＰＤＩ制御レジスタ１６からの
入力により使用不能にされると、前記比較器がその入力
ＡｘとＢｘが一致する場合と同じ出力を提供するように
設計されている。ＰＤＩ制御レジスタ１６に適宜の制御
語を記憶することにより選択されたビット比較器を使用
不能にする能力は、本発明に基づく装置に重要な柔軟性
をもたらす。４ビットパターンを突合わせるべき場合、
残りの４つの入力ビットは対応するビット比較器を使用
不能にすることだけによって安全に無視されることが可
能である。上記比較器の「一致」出力は、前記ビットが
出力を変更しないようにさせる。

ビット比較器３０ｘの出力は、他の７つのビット比較器
（図示せず）と共にＡＮＤゲート３１の入力に連結され
ている。ＡＮＤゲート３１はそれぞれのビット比較器の
出力が「一致」を表示した場合に、また、その場合に限
って能動出力を生成する。ＡＮＤゲート３１の出力はＩ
ＲＱ論理３２の入力に連結されている。ＩＲＱ論理３２
もポート制御レジスタ１７のＰＤＩＥビット記憶場所に
結合されたイネーブル入力、ポート制御レジスタ１７の
ＥＱＵビット記憶場所に共に結合されたイコールおよび
ノットイコール入力を有している。

ＩＲＱ論理３２はその入力の状態に応じてその出力に割
込要求信号を生成することができる。この出力はマイク
ロプロセッサの割込要求線ＩＲＱに連結されている。明
らかに、ＩＲＱ論理３２は、レジスタ１７の記憶場所Ｐ
ＤＩＥに記憶されたビットがそれを可能にする場合に限
り割込要求を生成する。レジスタ１７の記憶場所ＥＱＵ
に記憶されたビットは、前記割込が一致または不一致の
いずれにて発生されるべきであるかを表示する。すなわ
ち、ビットＥＱＵが、割込が一致にて発生されるべき旨
を表示すると、ＩＲＱ論理３２は、ＡＮＤゲート３１の
出力がビット比較器のそれぞれが一致を表示した旨を表
示する場合に限り割込要求を発生する。ビットＥＱＵ
が、割込は不一致にて発生されるべき旨を表示した場合
は、ＩＲＱ論理３２は、ＡＮＤゲート３１の出力がビッ
ト比較器の少なくとも１つが不一致を表示した旨を表示
する場合に限り割込要求を発生する。

ポート制御レジスタ１７の記憶場所ＰＤＩＦは割込要求
フラグとして機能しかつＩＲＱ論理３２に連結されたビ
ットを記憶する。割込要求フラグは、割込要求が期待さ
れる入力パターンに応じて以前に発生されたか否かを判
定するため、マイクロプロセッサにより検査されること
ができる。

上述のパターン駆動割込装置の動作は比較的簡単であ
る。動作に先立っていくつかの開始段階が必要である。
すなわち１）ポートＡのＩ／Ｏインタフェースを制御す
るデータ方向レジスタを入力モードにセットする。２）
突合わせるべきパターンを内部データ母線からＩ／Ｏイ
ンタフェースの出ラッチにロードする。３）適宜の制御
ビットをＰＤＩ制御レジスタとポート制御レジスタへと
ロードする。そして場合によっては４）マイクロプロセ
ッサの構造がＩＲＱ線上の割込がマスク可能である構成
である場合は適宜のマスクビットがクリヤされなければ
ならない。もちろん、開始段階の上記の説明は特定の順
序を意味するものではない。

［発明の効果］ 上述の装置は付加的なハードウェアの量が比較的少な
く、かつソフトウェアのオーバヘッドをほとんど伴わず
にデータプロセッサにおいて実用的なパターン駆動割込
発生を提供する。前記装置がいったん始動されると、ソ
フトウェアは割込が実際に受けられるまで割込に関与す
る必要がない。

本発明をその特定の実施例に基づき説明してきたが、当
業者には本発明の精神と範囲内で多くの修正と変更が可
能であることが明らかであろう。

【図面の簡単な説明】

第１図は本発明の原理に基づくパターン駆動割込発生装
置のブロック図、 第２図は入力／出力ピンインタフェースのブロック図、
そして 第３図は本発明の原理に基づくパターン駆動割込発生論
理の一部を示すブロック回路図である。 １０：内部データ母線、 １１ａ−１１ｈ：ビット線、 １２ａ−１２ｈ：双方向Ｉ／Ｏインタフェース、 １３ａ−１３ｈ：ピン、 １４ａ−１４ｈ：２ビット線、 １５：パターン駆動割込論理、 １６：ＰＤＩ制御レジスタ、 １７：ポート制御レジスタ、 １８：割込要求線、２０ｘ：出力ラッチ、 ２１ｘ：データ方向レジスタ、 ２２ｘ，２３ｘ，２４ｘ：ストローブバッファ、 ３０ｘ：ビット比較器、３１：ＡＮＤゲート、 ３２：ＩＲＱ論理。

Claims (3)

【特許請求の範囲】
1. 【請求項１】内部割込要求線、 内部母線、 複数の集積回路ピン、 前記内部母線、前記内部割込要求線および前記複数の集
   積回路ピンの各々に結合された双方向多ビットＩ／Ｏポ
   ートであって、該Ｉ／Ｏポートはさらに、 １）第１の多ビットレジスタであって、該第１の多ビッ
   トレジスタの各ビットは、前記内部母線に結合された入
   力を有しかつ出力を有するもの、 ２）第２の多ビットレジスタであって、該第２の多ビッ
   トレジスタの各ビットは前記内部母線に結合された入力
   を有しかつ出力を有するもの、そして ３）複数の個別のＩ／Ｏインタフェースであって、該個
   別のＩ／Ｏインタフェースの各々はさらに、 ｉ）前記第２の多ビットレジスタの特定のビットの出力
   に結合された制御入力を有し、前記第１の多ビットレジ
   スタの特定のビットの出力に結合された入力を有し、か
   つ前記複数の集積回路ピンの内の特定のものに結合され
   た第１の出力および前記内部母線に結合された第２の出
   力を有する第１のバッファ手段であって、該第１のバッ
   ファ手段は前記第２の多ビット制御レジスタの前記特定
   のビットが第１の状態にあるときイネーブルされ、前記
   第１のバッファ手段は、その制御入力によってイネーブ
   ルされた時、前記第１の多ビットレジスタの前記特定の
   ビットの出力を前記複数の集積回路ピンの前記特定のも
   のに結合しかつまた前記第１の多ビットレジスタの前記
   特定のビットの出力を前記内部母線に結合するもの、そ
   して ii）前記第２の多ビットレジスタの前記特定のビットの
   出力に結合された制御入力を有し、前記複数の集積回路
   ピンの前記特定のものに結合された入力を有し、かつ前
   記内部母線に結合された出力を有する第２のバッファ手
   段であって、該第２のバッファ手段は前記第２の多ビッ
   トレジスタの前記特定のビットが第２の状態にある時イ
   ネーブルされ、前記第２のバッファ手段は、その制御入
   力によってイネーブルされた時、前記複数の集積回路ピ
   ンの内の前記特定のものを前記内部母線に結合するも
   の、 を具備する前記複数の個別のＩ／Ｏインタフェース、 を具備する双方向多ビットＩ／Ｏポート、 第３の多ビットレジスタであって、該第３の多ビットレ
   ジスタの各ビットは出力を有するもの、 複数のビット比較器であって、該複数のビット比較器の
   各々は、 １）第１および第２のビット値入力であって、該第１の
   ビット値入力は前記第１の多ビットレジスタのビットの
   内の１つの出力に結合され、かつ前記第２のビット値入
   力は前記複数の集積回路ピンの内の１つに結合されてい
   るもの、 ２）前記第３の多ビットレジスタのビットの１つの出力
   に結合されたイネーブル入力、そして ３）前記イネーブル入力が第１の状態にあれば、前記第
   １および第２のビット値入力の状態にかかわりなく、第
   １の状態にあり、前記イネーブル入力が第２の状態にあ
   りかつ前記第１および第２のビット値入力が同じ状態で
   ある場合にも前記第１の状態にあり、前記イネーブル入
   力が第２の状態にありかつ前記第１および第２のビット
   値入力が異なる状態にあれば第２の状態にある出力、を
   具備する前記複数のビット比較器、 前記複数のビット比較器の出力に結合された複数の入力
   を有しかつ単一の出力を有する論理手段、そして 前記論理手段の出力に結合された入力を有しかつ前記割
   込要求線に結合された出力を有する割込論理部、 を具備することを特徴とするマイクロコンピュータ。
2. 【請求項２】さらに、 第４の多ビットレジスタであって、該第４の多ビットレ
   ジスタの各ビットは出力を有するもの、 を具備し、かつ 前記割込論理部は前記第４の多ビットレジスタの第１の
   ビットの出力に結合された第１の入力を有し、前記割込
   論理部は前記論理手段の出力が第１の状態にありかつ前
   記第４の多ビットレジスタの前記第１のビットが第１の
   状態にあれば前記割込要求線上に割込要求信号を発生
   し、かつ前記論理手段の出力が第２の状態にありかつ前
   記第４の多ビットレジスタの第１のビットが第２の状態
   にあれば前記割込要求線上に割込要求信号を発生するこ
   とを特徴とする特許請求の範囲第１項に記載のマイクロ
   コンピュータ。
3. 【請求項３】さらに、 前記割込論理部は前記第４の多ビットレジスタの第２の
   ビットに結合された第２の入力を有し、前記割込論理部
   は前記第４の多ビットレジスタの第２のビットが第１の
   状態にある場合に前記割込要求線上への割込要求信号の
   発生をディスエーブルされることを特徴とする特許請求
   の範囲第２項に記載のマイクロコンピュータ。