DE2721599C2 - Schaltungsanordnung zur Verhinderung der Ausgabe von Datenworten aus einer EDV-Anlage ohne Sicherheitsverifizierung - Google Patents
Schaltungsanordnung zur Verhinderung der Ausgabe von Datenworten aus einer EDV-Anlage ohne SicherheitsverifizierungInfo
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Description
Die Erfindung bezieht sich auf eine Schaltungsanordnung der Ausgabe von Datenworten aus einer
EDV-Anlage ohne Sicherheitsverifizierung, mit einem die Datenworte enthaltenden Speicher, mit einem
Sperr-Bits enthaltenden Speicher und einem den Daten zugeordnete Schlüssel-Bits enthaltenden Speicher, weiter
mit einer Vergleichseinrichtung zum Vergleich der Schlüssel-Bits mit den Sperr-Bits und einer auf die
Vergleichseinrichtung ansprechenden Sperreinrichtung zur Verhinderung oder Freigabe der Datenausgabe in
Abhängigkeit von dem Vergleichsergebnis.
tin derartiges System ist aus der DE-OS 19 51 552
bekannt. Dort sind die Schlüssel-Bits, die Sperr-Bits und
die Datenworte jeweils in getrennten Speichern gespeichert
Generell wird mit diesem System sichergestellt, daß bestimmte, geheimzuhaltende Daten nur dann zugänglieh
sind, wenn eine spezifische Autorisierung vorliegt Gleiches gilt natürlich auch für die Eingabe von Daten,
da andernfalls geheimzuhaltende Daten gelöscht bzw. überschrieben werden könnten.
Ein Problem bei dem System der eingangs ge jannten Art liegt in dem Aufruf der Schlüssel-Bits, der Sperr-Bits
und der Datenworte. Da den einzelnen Datenworten bzw. -gruppen von ihnen bestimmte Schlüssel-Bits
zugeordnet sind, muß durch entsprechende Adressierung für den Schlüssel-Bit-Speicher und den Datenwort-Speicher
dafür gesorgt werden, daß die Zuordnung erhalten bleibt Für einen Lese- oder Schreibvorgang
müssen daher letztlich drei getrennte Speicher adressiert werden.
Aus der Zeitschrift »IBM Technical Disclosure Bulletin«, Vol. 16, No. 9, Februar 1974, S. 3042-3045 ist
ein ähnliches System bekannt, bei dem ebenfalls die Schlüssel-Bits und die Sperr-Bits in separaten Speichern
gespeichert sind und von einem Vergleicher verglichen werden. In Abhängigkeit von dem Vergleichsergebnis
wird ein die Daten-Bits enthaltender Ausgabespeicher freigegeben bzw. gesperrt Auch hier treten somit die
oben geschilderten Probleme auf.
Auch die DE-OS 20 10 640 zeigt ein ähnliches System, welches zusätzlich ein Netzwerk enthält, welches eine
Blockgrenze erkennen soll und somit den Startpunkt eines neuen Datenblocks, der in einem Datenadreßregister
gespeichert ist Dieses Netzwerk steuert ein Flip-Flop, das seinerseits das Auslesen von Schlüssel-Bits
aus dem Schlüssel-Bit-Speicher steuert
In der DE-AS 11 14 049 ist ein System zur
Einschränkung der Ansteuermöglichkeit von Speichern beschrieben. Letztlich ist dort eine Schreib/Leseanordnung
gezeigt, die es ermöglicht, daß die von einem adressierten Speicherplatz ausgelesrine Information bei
dem darauffolgenden Abschnitt des Lese/Schreib-Zyklus wieder eingeschrieben wird, was bei Kernspeichern
mit zerstörendem Lesevorgang erforderlich ist. In einer Speicher-Hilfsebene ist ein Prüf-Bit gespeichert, das nur
den Wert Null oder Eins annehmen kann und das zusammen mit den im Hauptspeicher gespeicherten
Daten ausgelesen wird. Das Prüf-Bit enthält die Information, ob die ausgelesenen Daten beim Schreib-Abschnitt
des Lese/Schreibzyklusses erneut wieder eingeschrieben werden sollen. Somit ist dort keine
so Datensicherung gegen unbefugten Zugriff beschrieben,
bei der Daten nur dann ausgelesen werden können, wenn ein entsprechender Schlüssel benützt wird.
Vielmehr werden dort die adressierten Daten aus dem Speicher ausgegeben, es sei denn, die adressierten
Daten würden als zu löschende Daten markiert, was durch das Prüf-Bit »0« geschieht.
Aus den US-PS 33 28 765 und 35 08 205 sind Datensicherungs-Systeme bekannt, bei denen vor jedem
Speicherzugriff eine vorhergehende Prüfung durchgeführt wird. Auch ist dort eine gemeinsame Speicherung
von Daten- und SpeTrinformationen in einem Hauptspeicherwert
bekannt.
Aufgabe der Erfindung ist es, die Schaltungsanordnung der eingangs genannten Art dahingehend zu
verbessern, daß eine einfachere Adressierung möglich ist.
Diese Aufgabe wird dadurch gelöst, daß die Datenworte und die Schlüssel-Bits in einem einzigen
Speicher gespeichert sind.
Dieser einzige Speicher enthält dann einen Schlüssel-Bit-Abschnitt
und einen Datenbit-Abschnitt Der Schlüssel-Bii-Abschnitt ist dann mit einem Vergleichseingang des Vergleichers verbunden.
Bei der vorliegenden Erfindung ist der Hauptspeicher der EDV-Anlage jederzeit ohne vorhergehende Prüfung
frei zugänglich. Eine Prüfung erfolgt erst bei der Datenausgabe. Da selbst bei heutigen schnellen
Rechnern die Speicherzugriffszeit eine entscheidende Rolle für die Geschwindigkeit der gesamten Anlage
spielt, steht der Speicher für eine neue Adressierung
wieder zur Verfügung, während die Prüfung der zuvor adressierten Daten noch stattfindet
Der wesentliche Vorteil der Erfindung liegt darin, daß is
die Schlüssel-Bits und ihre zugeordneten Daten-Bits über eine einzige Adresse ansprechbar sind, so daß der
Aufwand für die Adressierung geringer ist und die Zugriffszeit verkürzt wird.
Da die Daten somit auch besonders eng mit den Schlüssel-Bits verknüpft sind, können für verschiedene
Daten auch verschiedene Schlüssel gewählt wenden, so daß ein unbefugtes Abrufen besser geschützt ist als bei
dem System der eingangs genannten Art, wo für den gesamten Speicher nur ein Schlüssel vorgesehen ist
Vorteilhafte Ausgestaltungen und Weiterbildungen der Erfindung sind den Unteransprüchen zu entnehmen.
Im folgenden wird die Erfindung anhand eines Ausführungsbeispiels unter Hinweis auf die Zeichnung
näher erläu tert Es zeigt
F i g. 1 eine schematische Darstellung der Organisation
eines Datenwortspeichers beim Stand der Technik;
F i g. 2 eine schematische Darstellung der Organisation eines Speichers, der Schlüssel-Bits und Datenworte
enthält, gemäß der Erfindung;
F i g. 3 eine schematische Darstellung des Ausgangsabschnittes einer EDV-Anlage des Standes der Technik;
F i g. 4 ein Prinzipschaltbild der Schaltungsanordnung nach der Erfindung;
Fig.5 eine Darstellung der Zeitfolge zweier Zeit-Steuerimpulse
zur Erläuterung der Arbeitsweise der Schaltungsanordnung nach der Erfindung; und
F i g. 6 ein schematisches Flußdiagramm zur Erläuterung
deren Arbeitsweise.
Um spezifische Daten in einer datengesicherten « EDV-Anlage zu schützen, sind Hardware-Maßnahmen
getroffen, mit denen überprüft wird, ob jedes Daten wort, auf Ausgangsdatenleitungen gelangen darf oder nicht.
In einem gemeinsamen Speicher sind Datenworte und ihnen zugeordnete Schlüssel-Bits gespeichert Ein
Datenwori mit zugeordneten Schlüssel-Bits sei im folgenden als Speicherwort bezeichnet. Somit hat jedes
Speicherwort einen Datenwortabschnitt und einen Schlüssel-Bit-Abschnitt Der Schlüssel-Bit-Abschnitt
wird mit Sperrbits verglichen, wobei in Abhängigkeit von diesem Vergleich dann das entsprechende Datenwort
ausgegeben wird oder nicht. Stimmen Schlüsselbits und Sperr-Bits überein, so erfolgt die Ausgabe des
Datenwortes, während bei Nichtübereinstimmung die Ausgabe gesperrt ist und die Zentraleinheit der
EDV-Anlage entsprechend informiert wird. Die Sperr-Bits können sowohl in fest verdrahteter Form vorliegen
als auch in programmierbarer Form in einem Speicher.
Bei der Organisation des Standes der Technik, die in F i g. 1 dargestellt int, sind die Datenworte, die η
Datenbits enthalten, in einem Speicher 10 abgespeichert. Der Speicher ent'iJlt hierbei m Datenworte
(vertikale Richtung in Fig. 1), die über m Adressen
ansprechbar sind. Die beispielsweise unter der Adresse 1 abgespeicherten η Datenbits enthalten somit ein
vollständige; auszugebendes Datenwort 12.
Bei der Erfindung dagegen (F i g, 2) ist ein einziger Speicher vorgesehen, der m Speicherworte enthält
Jedes Speicherwort, beispielsweise das Speicherwort 16 unter der Adresse 1, enthält hierbei χ Schlüssel-Bits und
π — χ Datenbits. Der über eine Adresse, beispielsweise die Adresse 1 ansprechbare Abschnitt des Speichers
enthält somit ein Schlüssel-Bit-Feild 18 und ein
Datenbitfeld 20. Die Gesamtlänge für jedes Speicherwort ist ebenfalls π Bits. Je langer das Schlüssel-Bit-Feld
18 ist desto weniger Platz bleibt natürlich für das Datenbitfeld 20. Hier muß also ein Kompromiß
zwischen Speicherkapazität für Datenworte und Datensicherung getroffen werden, da die Länge des
Schlüssel-Bit-Feldes die Sicherheit erhöht d.h. die Wahrscheinlichkeit daß von einem Unbefugten zufälligerweise
die »richtige« Schlüssel-Bit-Folge gefunden wird, mit der Länge des Schlüssel-Bit-Feldes abnimmt
F i g. 3 zeigt schematisch den Ausgaiigsabschnitt einer
EDV-Anlage nach dem Stand der Technik. Die auszugebenden Daten gelangen von der EDV-Anlage
über eine Ausgabedaten-Hauptleituing 22 zu einem Ausgaberegister 24, wo sie auf einen Elefehl Eo auf einer
Leitung 2ö hin übernommen werden. Von dort werden sie über eine Leitung 28 aus der EDV-Anlage
ausgegeben. Die Darstellung dieses Ausgabeabschnittes des Standes der Technik soll den technischen Hintergrund
der Erfindung verdeutlichen. Natürlich sind auch andere Ausgabeabschnitte von EDV-Anlagen bekannt
bzw. denkbar.
F i g. 4 zeigt schematisch einen ähnlichen Ausgabeabschnitt jedoch unter Anwendung der Erfindung. Es wird
die gleiche Ausgabedaten-Hauptleitung 22 verwendet. Der Speicher 24 ist jedoch nun anders organisiert Auf
ein Ladesignal £b auf der Leitung 26 hin werden die auszugebenden Datenworte und die Schlüssel-Bits von
der Hauptleitung 22 in den Speicher 24 übernommen. Der Speicher 24 enthält hierbei einen Schlüssel-Bit-Abschnirt
30 und einen Datenwortabschnitt 32, wie durch die gestrichelte Linie angedeutet.
Anstelle der Verbindung aller Ausgangsleitungen des
Speichers 24 mit dem Ausgang der EDV-Anlage ist hier der Datenwortabschnitt 32 des Speichers 24 über eine
Leitung 28 mit einem Datenausgaberegister 34 verbunden. Der Schlüssel-Bit-Abschnitt 30 ist dagegen mit
einem Eingang einer Vergleichsstufi: 36 verbunden, dessen anderem Eingang die Sperr-Bits zugeführt
werden. Die Sperr-Bits stammen hierbei aus einer Einrichtung 38, die eine hardwaremäßige Speichereinrichtung
für die Sperr-Bits oder ein Speicher bzw. Register sein kann. Die Vergleichsstufe 36 kann
irgendeine bekannte Vergleichsschaltung sein, beispielsweise die integrierte Schaltung Nr. 9324 der Firma
Fairchild. Die Vergleichsstufe 36 vergleicht die Schlüssel-Bits aus dem Schlüssel-Bit-Absclimitt 30 mit den
Sperr-Bits aus der Einrichtung 38. Wird eine Übereinstimmung festgestel'% so wird auf der Ausgangsleitung
40 der Vergleichsstufe 36 im vorliegenden Beispiel ein Signal miit hohem Pegel ausgegeben, das einem Eingang
eines NAND-Gatters 42 zugeführt wird. Den anderen Eingängen dieses NAND-Gatters wird ein Zeitsteuersignal
44 und ein Freigabesignal 46 zugeführt. Führen alle drei Eingänge des NAi>!D-Gatters 42 eine logische vl«,
so geht der Ausgang des NAND-Gatters 42 auf eine logische »0«, was für das Datenausgaberegister 34 einen
Befehl zur Übernahme der Daten aus dem Datenwort-
abschnitt 32 des Speichers 24 bedeutet. Die in dem Datenregister 34 dann enthaltenen Datenworte können
über die Leitung 50 aus der EDV-Anlage ausgegeben werden.
Sollte jedoch die Vergleichsschaltung 36 anzeigen, daß die Schlüssel-Bits und die Sperr-Bits nicht
übereinstimmen, so führt die Leitung 40 eine logische »0«, so daß der Ausgang des NAND-Gatters 42 auf
einer logischen »1« liegt, wodurch das Datenregister 34 für die Übernahme von Daten aus dem Speicher 24
gesperrt ist. Dies hat zur Folge, daß dann keine Daten aus der EDV-Anlage ausgegeben werden können.
Das Signal auf der Leitung 46 für diskrete Freigabe dient lediglich dazu, unabhängig vom Ausgang der
Vergleichsstufe 36 eine Beladung des Datenregisters 34 absolut zu verhindern und dadurch jegliche Datenausgabe
zu verhindern. Das Signal auf der Leitung 46 stammt aus der nicht dargestellten Zentraleinheit der
EDV-Anlage. Das Signal auf der Leitung 44 dient als Zeitsteuersignal und sorgt dafür, daß Daten erst dann in
das Datenregister 34 übernommen werden können, wenn sie mit Sicherheit in dem Speicher 24 vorhanden
sind und wenn der Vergleich beendet ist. Die zeitliche Beziehung der Signale auf der Leitung 26 (Eo) und der
Leitung 44 (E0 verzögert) ist in Fig.5 gezeigt. Das
Signal E0 für die Übernahme der Ausgabedaten auf der
Hauptleitung 22 in den Speicher 24 erscheint zeitlich früher als das Signal auf der Leitung 44. Die
Zeitverschiebung zwischen diesen beiden Signalen entspricht der minimalen Zeit, die für den Vergleich und
weitere Schaltungsverzögerungen (inklusive Datenstabilisationszeit) erforderlich ist. Sie ist jedoch wiederum
so kurz, daß die in dem Speicher 24 vorhandenen Daten noch nicht ungültig geworden sind.
Das Ausgangssignal der Vergleichsstufe 36 auf der Leitung 40, das Signal auf der Leitung 46 für diskrete
Freigabe und das Zeitsteuersignal auf der Leitung 44 werden auch noch in weiteren Schaltungsgruppen des
Systems der F i g. 4 verwendet. So sind die Leitungen 40 und 46 jeweils mit einem Eingang eines NAND-Gatters
52 verbunden. Stellt die Vergleichsstufe 36 eine Nichtübereinstimmung fest, so erscheint auf der Leitung
40 eine logische »0«. wodurch das NAND-Gatter 52 an ihrer Ausgangsleitung 54 eine logische »1« abgibt.
Ähnlich wird bei einer logischen »0« auf der Leitung 46 « eine logische »1« auf der Leitung 54 erscheinen. Das
Ausgangssignal des NAND-Gatters 52 wird zusammen mit dem Zeitsteuersignal auf der Leitung 44 entsprechenden
Eingängen eines NAND-Gatters 56 zugeführt.
Liegen an beiden Eingängen logische »len«, so erscheint auf der Leitung 58 ein Signal für die
Zentraleinheit, das dort entsprechend verarbeitet wird.
Aus der vorangegangenen Beschreibung läßt sich somit erkennen, daß dann, wenn die Schlüssel-Bits in
dem Schlüssel-Bit-Abschnitt 30 und die Sperr-Bits in der Einrichtung 38 übereinstimmen, das Unterbrechungssignal
zur Zentraleinheit unterbunden ist und die Übernahme von Daten in das Datenausgaberegister 34
und von dort weiter über die Leitungen 50 zum Ausgang der EDV-Anlage ermöglicht ist. Umgekehrt wird bei
einer Nichtübereinstimmung der Schlüssel-Bits und der Sperr-Bits die Übernahme der Daten in das Datenausgaberegister
34 verhindert und die Zentraleinheit entsprechend informiert.
Das Signal »diskrete Freigabe« auf der Leitung 46 steht für viele Zwecke zur Verfügung, einschließlich
eines Tests der richtigen Betriebsweise des Systems der Erfindung. Fuhrt diese Leitung einen hohen Spannungspegel, so ist ein normaler Betrieb des Systems möglich.
Führt sie jedoch eine Spannung mit niedrigem Pegel, so wird ein Fehler- bzw. Unterbrechungssignal erzeugt,
welches der Zentraleinheit immer dann übermittelt wird, wenn das Zeitsteuersignal auf der Leitung 44
auftritt.
Die Betriebsweise des Systems der Erfindung wird unter Bezugnahme auf das Flußdiagramm der Fig.6
erläuten·. Nach einem Start (Block 70) besteht der erste Betriebsschritt (Block 72) darin, das auszugebende Wort
aus dem Speicher der EDV-Anlage zu finden, was in herkömmlicher Weise während des normalen Datenausgabeprozesses
der EDV-Anlage erfolgt. Bevor jedoch das Datenwort auf Datenausgabeleitungen des
Rechners übertragen wird, werden zuerst im Block 74 die Schlüssel-Bits »abgestreift«. Dann werden (Block 76)
die Schlüssel-Bits des Speicherwortes mit den Sperr-Bits verglichen. Führt das Ergebnis (Block 78) dieses
Vergleichs zu einer Übereinstimmung, so geht das System über den Weg 80 zu dem Block 82, bei welchem
das auszugebende Datenwort ausgegeben wird. Danach wird der Vorgang im Block 84 beendet.
Führt das Ergebnis des Vergleiches (Block 78) zu einer Nichtübereinstimmung, so geht das System über
den Pfad 86 zu dem Block 88 über, wo ein Unterbrechungssignal für die Zentraleinheit erzeugt
wird. Anschließend wird im Block 90 der Vorgang beendet Der geschilderte Vorgang wird jedesmal dann
wiederholt, wenn ein Datenwort ausgegeben werden soll.
Hierzu 3 Blatt Zeichnungen
Claims (7)
1. Schaltungsanordnung zur Verhinderung der Ausgabe von Datenworten aus einer EDV-Anlage
ohne Sicherheitsverifizierung, mit einem die Datenworte enthaltenden Speicher, mit einem Sperr-Bits
enthaltenden Speicher und einem den Daten zugeordnete Schlüssel-Bits enthaltenden Speicher,
weiter mit einer Vergleichseinrichtung zum Vergleich der Schlüssel-Bits mit den Sperr-Bits und
einer auf die Vergleichseinrichtung ansprechenden Sperreinrichtung zur Verhinderung oder Freigabe
der Datenausgabe in Abhängigkeit von dem Vergleichsergebnis, dadurch gekennzeichnet,
daß die Datenworte und die Schlüssel-Bits in einem einzigen Speicher (24) gespeichert sind.
2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß eine Einrichtung (52 bis 58) zum
Warnen einer Zentraleinheit der digitalen EDV-Anlage, weur* die Vergleichseinrichtung (36) eine
Fehlanpassungsbedingung anzeigt, jedoch keine Warnung an die Zentraleinheit abgibt, wenn die
Vergieichseinrichtung (36) eine Übereinstimmungsbedingung anzeigt, vorgesehen ist
3. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Sperr-Bits aus einer
Aufeinanderfolge fest verdrahteter logischer Werte bestehen, die an die Vergleichseinrichtung (36)
abgegeben werden.
4. Schaltungsanordnung nach Anspruch 1, dadurch
gekennzeichnet, daß die Schlüssel-Bits aus einer Aufeinanderfolge von programmierten logischen
Werten bestehen, die an die Vergieichseinrichtung (36) abgegeben warden.
5. Schaltungsanordnung nach. inspruch 1, dadurch
gekennzeichnet, daß ein Register (38) vorgesehen ist, welches das binäre Äquivalent der Sperr-Bits
gespeichert hält, wobei dieses Register (38) an die Vergleichseinrichtung gekoppelt ist
6. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß der Sperreinang des Datenregisters
(34) mit einem Ausgang eines NAND-Gatters (42) verbunden ist, dessen erster Eingang mit der
Vergleichseinrichtung (36) verbunden ist und dessen zweitem Eingang ein Zeitsteuersignal (Leitung 44)
zuführbar ist.
7. Schaltungsanordnung nach Anspruch 6, dadurch gekennzeichnet, daß das NAND-Gatter (42) einen
dritten Eingang enthält, der an eine Einrichtung (Leitung 46) zum Sperren der Ausgabeübertragung
angeschlossen ist.
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Free format text: PERTL, JERRY HUDSON, BLOOMINGTON, MINN., US KOEHLER, HOWARD ARTHUR, MINNEAPOLIS, MINN., US |
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| D2 | Grant after examination | ||
| 8364 | No opposition during term of opposition | ||
| 8328 | Change in the person/name/address of the agent |
Free format text: DERZEIT KEIN VERTRETER BESTELLT |
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| 8339 | Ceased/non-payment of the annual fee |