DE2321200B2 - Schaltungsanordnung zur Durchführung logischer Verknüpfungen - Google Patents

Schaltungsanordnung zur Durchführung logischer Verknüpfungen

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DE2321200B2 DE2321200A DE2321200A DE2321200B2 DE 2321200 B2 DE2321200 B2 DE 2321200B2 DE 2321200 A DE2321200 A DE 2321200A DE 2321200 A DE2321200 A DE 2321200A DE 2321200 B2 DE2321200 B2 DE 2321200B2
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Rudolf Dipl.-Ing. 8520 Erlangen Schmidt
Hartmut Dipl.-Ing. 8551 Roettenbach Schuetz
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    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B19/00—Programme-control systems
    • G05B19/02—Programme-control systems electric
    • G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
    • G05B19/05—Programmable logic controllers, e.g. simulating logic interconnections of signals according to ladder diagrams or function charts

Description

2. Schaltungsanordnung nach Anspruch 1, wobei Teile der Boolschen Gleichung in Klammern gesetzt sind, dadurch gekennzeichnet, daß für jede öffnende Klammer dem Vorwärtszähleingang und für jede schließende Klammer dem Rückwärtszähleingang eines bidirektionalen Zählers (17) ein Zählimpuls zugeführt i< and der jeweilige Stand dieses Zählers nach jedem Setzsignal für die zweite oder die dritte bistabile Kippstufe in einen Speicher (18) übernommen wird, daB weiterhin ein Ve'gleicher (16) für den Inhalt dieses Speichers mit de.n jeweiligen Zählerstand vorgesehen ist und bei gleichem ader kleineren Zählerstand der Löscheingang der zweiten bistabilen Kippstufe (2) freigegeben wird, während nur bei kleinerem Zählerstand der Löscheingang der dritten bistabilen Kippstufe (3) bei Vorliegen eines UND-Verknüpfungsbefehls und eines Binär-Null-Signals beaufschlagbar ist.
3. Einrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Eingabe der Binärsigriale taktgesteuert erfolgt und zwischen zwei Eingabelakten (T) jeweils ein zusätzlicher Taktimpuls ,(T0) vorgesehen ist, mit dem der Setzeingang der driiten bistabilen Kippstufe (3) beim Auftreten eines ODER-Verknüpfungsbefehl und bei gesetzter erster bistabiler Kippstufe (1) ansteuerbar ist.
Die vorliegende Erfindung betrifft eine Schaltungsanordnung zur Durchführung logischer, durch Boolsche Gleichungen dargestellter Verknüpfungen, die ein Signal abgibt, wenn wenigstens ein zwischen zwei ODER-Befehlen stehender oder der letzte Ausdruck der Gleichung durch seriell eingegebene Binär-L-Signale repräsentiert wird. Derartige Logikwerte werden j» B. bei Industriesteuerungen für die Ausgabe von Steuerbefehlen benötigt, welche als Voraussetzung die Erfüllung einer Anzahl von Bedingungen haben.
Ein prinzipieller Weg zur Schaffung einer derartigen Einrichtung bestünde darin, für jede erforderliche Verknüpfung eine Gatterschaltung bereitzustellen, sei es in fest verdrahteter Form oder durch Eingabe eines entsprechenden Programmes in eine programmierbare Rechenmaschine, und dann die miteinander zu verknüpfenden Signale gleichzeitig zu verarbeiten. Sowohl bei dieser skizzierten software- als auch der hardwaremäßigen Lösung steigt naturgemäß der Aufwand an Gatterschaltungen entsprechend der Anzahl der zu verarbeitenden Signale.
Aufgabe der vorliegenden Erfindung ist es, mit einer
ίο definierten minimalen Anzahl von Bauelementen eine beliebig große Anzahl von logischen Verknüpfungen durchzuführen. Die Lösung dieser Aufgabe gelingt erfindungsgemäß durch folgende Merkmale:
a) ein erstes Flip-Fiop wird von einem L-Signal * gesetzt uud von jedem O-Signal gelöscht,
b) ein zweites Flip-Flop wird von jedem O-Signal gesetzt und sperrt in diesem Zustand das erste Flip-Flop; es wird gelöscht durch den nächsten ODER-Befehl,
c) ein drittes Flip-Flop wird gesetzt und bleibt dies bis zum Ende der Gleichung, wenn beim Auftreten eines ODER-Befehls das erste Flip-Flop gesetzt ist,
d) ein ODER-Glied ist eingangsseitig mit den Ausgängen des ersten und des zweiten Flip-Flops
-' verbunden, welche deren Setzeingängen zugeordnet sind.
Grundgedanke tier Erfindung ist es also, sowohl die miteinander zu verknüpfenden Binärsignale als auch die
jn zugehörigen Verknüpfungsbefehle seriell einzulesen und nacheinander abzuarbeiten, wobei für sämtliche durchgeführten Verknüpfungen ein und dieselbe Schaltungsanordnung verwendet wird. Mit einem derartigen Logikwerk können also kleine leistungsfähige und frei
}5 programmierbare Steuerungsgeräte ermöglicht werden.
Enthält die zu realisierende Boolesche Gleichung nicht nur einfache Und- bzw. Oderverknüpfungen, sondern auch mit Vorrang zu behandelnde Klammerausdrücke, dann kann dies in besor-Jers einfacher Weise gemäß einem weiteren Merkmal der Erfindung dadurch bewerkstelligt werden, daß für jede öffnende Klammer dem Vorwärtszähleingang und für jede schließende Klammer dem Rückwärtszähleingang eines bidirektionalen Zählers ein Zählimpuls zugeführt ist und der jeweilige Stand dieses Zählers nach jedem Setzsignal für die zweite oder die dritte bistabile Kippstufe in einen Speicher übernommen wird, daß weiterhin ein Vergleicher für den Inhalt dieses Speichers mit dem jeweiligen
jo Zählerstand vorgesehen ist und bei gleichem oder kleineren Zählerstand der Löscheingang der zweiten bistabilen Kippstufe freigegeben wird, während nur bei kleinerem Zählerstand der Löscheingang der dritten bistabilen Kippstufe bei Vorliegen eines Und-Verknüp-
3") fungsbefehls und eines Binär-Null-Signals beaufschlagbar ist.
Zur Vermeidung von Störungen erweist es sich nach einem weiteren Merkmal der Erfindung als zweckmäßig, wenn die Eingabe der Binärsignale taktgesteuert
bo erfolgt und zwischen zwei Eingabetakten jeweils ein zusätzlicher Taktimpuls vorgesehen ist, mit dem der Setzeingang der dritten bistabilen Kippstufe beim Auftreten eines Oder-Verknüpfungsbefehls und bei gesetzter erster bistabiler Kippstufe angesteuert ist. Die
hr> Erfindung soll nachstehend anhand der Figuren näher veranschaulicht werden.
Der Kern des in Fig. 1 dargestellten Logikwerkes besteht aus drei Ein-Bit-Speichern in Form der
bistabilen Kippstufen 1,2 und 3. Die bistabile Kippstufe 1 wird von den auf einer Leseleitung LL erscheinenden Binärsignalen zum Zeitpunkt des Auftretens eines Eingabetaktes T so angesteuert, daß beim Auftreten eines L-Signals das Ausgangssignal eines Und-Gatters 4 ein Setzen der bistabilen Kippstufe 1 und ein O-Signal auf der Leseleitung LL ein L-Signal am Ausgang eines Und-Gatters 5 hervorruft, welches ein Löschen (Zurücksetzen) der bistabilen Kippstufe 1 bewirkt Der Ausgang des l'nd-Gatters 5 ist weiterhin noch mit dem Eingang einer zweiten bistabilen Kippstufe 2 verbunden, deren zugeordneter Ausgang auf einen negierten Eingang des Und-Gatiers 4 geführt ist Der Löscheingang der zweiten bistabilen Kippstufe 2 ist mit dem Ausgang einer Torschaltung 6 verbunden, welche bei Auftreten eines einem Oder-Verknüpfungsbefehl entsprechenden Signals ν eine dem binären L-Signal entsprechende Spannung Ul durchschaltet Der Ausgang der Torschaltung 6 ist weiterhin noch mit einem Eingang eines Und-Gatters 7 verbunden, dessen zweiter Eingang mit dem dem Setzeingang der ersten bistabilen Kippstufe 1 zugeordneten Ausgang verbunden ist und deren Ausgangssignal den Setzeingang eirier dritten bistabilen Kippstufe 3 beaufschlagt Die Ausgänge der ersten bistabilen Kippstufe 1 und der dritten bistabilen Kippstufe 3 sind über ein Oder-Gatter 8 auf eine Ausgangsklemme 9 geführt.
Der Eingang des Logikwerkes aus mit a — n bezeichneten Eingangsleitungen, an denen die miteinander zu verknüpfenden Binärsignale anstehen, sowie aus sogenannten Adresseneingängen La bis Ln. Wird einer dieser Adresseneingänge aktiviert, d. h. mit einem L-Signal belegt, dann wird die Information der ihm zugeordneten Eingangsleitung (a — n) über eines der Und-Gatter 10 bis 13 auf die Leseleitung LL gegeben und mittels des Eingabetaktes T in die bistabile Kippstufe 1 eingelesen. Jeder Ausgang der Und-Gatter 10 bis 13 ist somit als adressierbarer Binäreingang des Logikwerkes aufzufassen, der jeweils über eine ihm zugeordnete Entkopplungsdiode 14 mit der Leseleitung LL verbuni'.in ist
Die grundsätzliche Wirkungsweise der in F i g. 1 dargestellten Anordnung ist folgende: Die an den Eingängen a bis η anstehenden Binärsignale werden nacheinander nach Maßgabe des Eingabetaktes T eingelesen und bis zum Auftreten eines einem Oder-Ve:knüpfungsbefehl entsprechenden L-Signals am Eingang κ miteinander gemäß einer Und-Bedingung verknüpft. Sind alle nacheinander eingelesenen Signale einer derartigen Gruppe L-Signale, dann wird das erste dieser L-Signale über das Und-Gatter 4 die erste bistabile Kippstufe 1 in einen derartigen Zustand versetze;:, daß an ihrem mit dem Oder-Gatter 8 verbundenen Ausgang ebenfalls ein L-Signal erscheint. Die nachfolgend eintreffenden L-Signale ändern an diesem Zustand nichts. Das erste innerhalb dieser Gruppe auftretende O-Signal wird jedoch über das Und-Gatter 5 ein Löschen der ersten bistabilen Kippstufe 1, d. h. ein O-Signal an ihrem mit dem Oder-Gatter 8 verbundenen Ausgang und gleichzeitig ein Setzen der bistabilen Kippstufe 2 bewirken. Durch das Setzen der bistabilen Kippstufe 2 wird einerseits der gelöschte Zustand der bistabilen Kippstufe 1 aufrechterhalten und zweitens das Und-Gatter 4 für nachfolgende L-Signale auf der Leseleitung LL gesperrt, so daß diese ein erneutes Setzen der bistabilen Kippstufe 1 nicht mehr bewirken können. Damit ist die Bedingung realisiert, daß bereits tin einziges O-Signal innerhalb einer Gruppe von miteinander in einer Und-Bedingung zu verknüpfenden Eingangssignalen genügt, um als Ergebnis ein O-Signal als Kriterium für die Nichterfüllung der Und-Bedingung zu erzwingen.
Beim Auftreten eines einem Oder-Verknüpfungsbefehl entsprechenden, ein Schließen der Torschaltung 6 bewirkenden L-Signals am mit ν bezeichneten Eingang ergeben sich nun für den weiteren Ablauf zwei Möglichkeiten, je nachdem in welchem Zustand sich die
ίο bistabile Kippstufe 1 bei Auftreten dieses Signals befunden hatte. Weist ihr mit dem Oder-Gatter 8 verbundener Ausgang ein L-Signal als Zeichen für eine bis dahin erfüllte Und-Bedingung auf, dann wird vom Ausgangssignal des Und-Gatters 7 die dritte bistabile Kippstufe 3 gesetzt und wird für den Rest der Operation an der Ausgangsklemme 9 ein L-Signal bewirken, ganz analog der Tatsache, daß innerhalb einer Oder-Verknüpfung bereits ein L-Signal genügt, um als Ergebnis ein L-Signal hervorzurufen. Befand sich jedoch die
jo bistabile Kippstufe 1 beim Auftreten eines Oder-Verknüpfungsbefehls am Eingang ν in dem Zustand, bei welchem ihre mit dem Oder-Gan.fr 8 verbundener Ausgang ein O-Signal zum Zeichen einer bis dahin nicht erfüllten Und-Bedingung aufwies, dann wird beim
r> Auftreten des Oder-Verknüpfungsbefehls die bistabile Kippstufe 3 nicht gesetzt jedoch durch Löschen der bistabilen Kippstufe 2 die Sperrung des Und-Gatters 4 aufgehoben, so daß darauffolgende, auf der Leseleitung LL erscheinende L-Signale wiederum auf den Setzein-
iii gang der bistabilen Kippstufe 1 gelangen können.
Mit der in F i g. 1 dargestellten Ausführung können also Boolesche Gleichungen der Form
gelöst werden, wobei die Zahl der miteinander zu verknüpfenden Gruppen als auch der Einzelglieder dieser Gruppen beliebig groß sein kann.
-ίο F i g. 2 zeigt eine bezüglich der Anordnung nach Fig. 1 erweiterte Variante des erfindungsgemäßen Lcijikweiks, mit welcher auch Boolesche Gleichungen, welche Klammerausdrücke, also mit Vorrang zu behandelnde Verknüpfungsoperationen enthalten, ge-
4) löst werden kann. Im Kern enthält die in F i g. 2 dargestellte Einrichtung dieselben Elemente wie die bisher beschriebene Anordnung; für die entsprechenden Elemente sind die Bezugszeichen beibehalten worden. Die Wirkungsweise der in F i g. 2 dargestellten Anord-
><> nung ergibt sich wie folgt: Führt die Leseleitung LL zur Zeit der Abfrage, d. h. bei Auftreten des Taktimpulses Γ ein L-Signal, so wird die bistabile Kippstufe 1 vom Ausgangiisignal des Und-Gatters 4 gesetzt, sofern die bistabile Kippstufe 2 zuvor nicht gesetzt worden ist.
ij iVeiiei"e über die Leseleitung LL eingelesenen L-Signale ändern an dem Zustand der bistabilen Kippstufe 1 nichts mehr. Erst wenn ein O-Signal auf der Lestileitung LL erscheint, wird über das Gatter 15 die bistabile Kippstufe 2 gesetzt, wodurch analog wie bei der
bo Anordnung nach Fig. 1, die bistabile Kippstufe 1 zurückgesetzt und das Und-Gatter 4 gesperrt wird. Wird zunächst der Einfluß eines mit 16 bezeichneten Vergleichlers vernachlässigt, so wird die bistabile Kippstuff! 2 durch einen irgendwann eingegebenen
ti Oder-Verknüpfungsbefehl am mit ν bezeichneten Eingang wieder gelöscht, womit das Logikwerk für den nachfolgenden Gleichungsteil wieder »jungfräulich« zur Verfügung steht.
War die bistabile Kippstufe 1 zum Zeitpunkt des Auftretens eines Oder-Verknüpfungsbefehls in einem derartigen Zustand, daß ihre mit dem Oder-Gatter 8 verbundene Ausgangsleitung ein L-Signal aufwies, so wird dieser Zustand mit einem Übergabetakt Tn, welcher zeitlich vor dem Taktimpuls T liegt, über das Und-Gatter 7 an die bistabile Kippstufe 3 weitergegeben, so daß auch ihr mit dem Oder-Gatter 8 verbundener Ausgang ein L-Signal aufweist. Alle nachfolgenden Operationen können an diesem Zustand nichts mehr ändern, sofern keine Klammern auftreten.
Für die Verarbeitung von Klammeroperationen ist nun ein mit 17 bezeichneter Klammernzähler vorgesehen, dessen jeweiliger Zählerstand auf jedes an den Ausgängen der Und-Gatter 15 und 7 auftretenden L-Signal hin in einen mit 18 bezeichneten Klammerspeicher übertragen wird. Hierzu ist ein mit den Ausgängen der Und-Gatter 15 und 7 verbundenes Oder-Gatter 24
vorgesehen, dessen Ausgang den p
Übernahmebefehl für den Klammerspeicher abgibt. Der Inhalt des Klammerspeichers 18 und der Zählerstand des Klammerzählers 17 werden fortlaufend in dem Vergleicher 16 miteinander verglichen, wobei am Ausgang 19 des Vergleichers dann ein L-Signal erscheint, wenn der Zählerstand des Klammerzählers 17 kleiner ist als der Inhalt des Klammerspeichers 18 und am Ausgang 20 des Vergleichers ein L-Signal, wenn der Zählerstand des Klammernzählers 17 mit dem Inhalt des Klammerspeichers 18 übereinstimmt. Der Klammerzähler 17 wird mit öffnenden Klammern aufwärts und mit schließenden Klammern abwärts gezählt, indem für jede öffnende Klammer auf seinen mit + bezeichneten Vorwärtszähleingang und für jede schließende Klammer auf seinen mit — bezeichneten Rückwärtszähleingang ein Impuls gegeben wird. Die an den Ausgängen 19 und 20 des Vergleichers auftretenden L-Signale werden für das Löschen, d. h. das Rücksetzen der bistabilen Kippstufen 2 und 3 benötigt. Im einzelnen ergeben sich dabei für die Arbeitsweise dieser bistabilen Kippstufen folgende Betriebzustände:
Die bistabile Kippstufe 2 wird immer dann, d. h. unabhängig vom Klammerstand gesetzt, wenn ein Binär-0-Signal auftritt. Liegt z. B. die Gleichung vor
und wäre darin b—0, dann wird beim Lesen von b die bistabile Kippstufe 2 gesetzt. Gelöscht, d. h. rückgesetzt wird die bistabile Kippstufe 2 dann, wenn auf der gleiche, oder einer tieferen Klammerebene eine ODER-Verkrüpfungsbefehl folgt. Die Ordnung der jeweils vorliegenden Klammernebene ist durch den jeweiligen Stand des Klammernzählers 17 gegeben. Wenn z. B. in der Gleichung
(a&b&cvd&e&f...)
eines der Binärsignale des erten Terms ein O-Signal ist, dann wird dadurch die bistabile Kippstufe 2 gesetzt Mit dem nach dem Binärsignal c eingegebenen ODER-Verknüpfungsbefehl muß die bistabile Kippstufe 2 aber wieder gelöscht werden, da ja die nachfolgende UND-Bedingung erfüllt sein könnte und die bistabile Kippstufe 1 demzufolge setzen können muß. Als die bistabile Kippstufe 2 durch ein O-Signal und demzufolge ein Ausgangssignal des Gatters 15 gesetzt wurde, ist der Klammerzählerstand 17 in den Klammerspeicher 18 übertragen worden und demzufolge am Ausgang 20 des Vergleichers 16 ein L-Signal aufgetreten. Damit ist aber der Löscheingang der bistabilen Kippstufe 2 für einen Oder-Verknüpfungsbefehl freigegeben worden. Bei diesem Beispiel ist also das Löschen der bistabilen ■> Kippstufe 2 auf der gleichen Klammerebene erfolgt.
Als Beispiel für ein Löschen der bistabilen Kippstufe auf einer tieferen Klammernebene diene die Gleichung
(((η ν b) & c) ν d).
Wenn das Signal cein 0-Signal ist, so wird die bistabile Kippstufe 2 durch das Ausgangssignal des Und-Gaüers 15 während des Arbeitens auf der zweiten Klammernebene gesetzt, und der Klammerspeicher 18 durch
r, Übertragung des Inhaltes des Klammernzählers 17 mit der Zahl 2 geladen. Damit würde sich für den bis zum Klammerzeichen hinter c ergebenden Gleichungsteil der Wert 0 ergeben. Da jedoch das nachfolgend ciPlZügcucPiuc LfiPiaPSigPiäi u ein L-Sigpiäi SciPi käpipi üpid
>n demzufolge die bistabile Kippstufe 1 setzen können muß, muß die bistabile Kippstufe 2 auch durch einen auf einer tieferen Klammerebene gegebenen Oder-Verknüpfungsbefehl gelöscht werden können. Dies ist hier der Fall, weil der vor dem Binärsignal d eingegebene
r, Oder-Verknüpfungsbefehl auf der Klammernebene 1 (Zählerstand 1) des Klammernzählers auftritt, der Klammernspeicher 18 noch auf 2 steht und daher am Au gang 19 des Vergleichers ein L-Signal erscheint, weiches über das Oder-Gatter 22, das Und-Gatter 21
in zur Lösung der bistabilen Kippstufe 2 vorbereitet.
Die bistabile Kippstufe 3 '.vird immer dann gesetzt, wenn ein Oder-Verknüpfungsbefehl auftritt und das Ergebnis, d. h. das Ausgangssignal der bistabilen Kippstufe 1 bis dahin »L« war. Der Rest der Gleichung
j-, ist dann uninteressant und wird nicht mehr beachtet, sofern auf der gleichen oder auf einer höheren Klammernebene weitergearbeitet wird. Wird allerdings die Klammernebene gegenüber der, auf welcher die bistabile Kippstufe 3 gesetzt wurde, erniedrigt und folgt eine nichterfüllte UND-Bedingung, dann wird die bistabile Kippstufe 3 durch das Ausgangssignal des UND-Gatters 23 gelöscht. Auch hierzu mögen zwei Beispiele zur Veranschaulichung dienen. Betrachtet man zunächst die Gleichung
i~ o. L p.
dann wird, sofern die Bedingung
a & h & c
durch L-Signale erfüllt ist, die bistabile Kippstufe 3 gesetzt und bleibt es bis zum Ende der Gleichung. Wird dagegen bei der Verknüpfung
((a St. b & c ν d & e & /) & g) nach Erfüllung der UND-Bedingung a&b&c
und darauffolgender Eingabe eines ODER-Verknüpfungsbefehls die bistabile Kippstufe 3 gesetzt, so ist sie erst in dem Falle wieder löschbar, daß nach dem Auftreten einer schließenden Klammer, d.h. eines Zämimpuises am Rückwärtszähieingang des Klammer-Zählers 17, eine darauffolgende UND-Bedingung nicht erfüllt ist Hierzu wird durch das UND-Gatter 23
weiches eingangssseitig vom Ausgang 19 des Vergleichers, von einem mit & bezeichneten UND-Verknüpfungsbefehl, dem Eingabetakt T und vom negierten Leseleitungsiignal beaufschlagt wird, die bistabile Kippstufe 3 gelöscht. Diese Löschung kann also nur erfolgen nach einer Erniedrigung der Ordnung der Klammernebene seit dem letztmaligen Setzen der Stabilen Kippstufen 2 oder 3, was durch ein L-Signal
am Ausgang 19 des Vergleichers angezeigt wird. Die durch die bistabile Kippstufe 3 bewirkte Ergebnisspeicherung wird dadurch aufgehoben.
Die in F i g. 2 dargestellte Anordnung gestattet also die Verarbeitung beliebig gestalteter Boolescher Gleichungen, wobei diese ohne besonderen Programmmierungsaufwand in der Reihenfolge ihrer üblichen Notation eingebbar sind.
Hierzu 1 Blatt Zeichnungen

Claims (1)

Patentansprüche:
1. Schaltungsanordnung zur Durchführung logischer durch Boolsche Gleichungen dargestellter Verknüpfungen, die ein Signal abgibt, wenn wenigstens ein zwischen zwei ODER-Befehlen stehender oder der letzte Ausdruck der Gleichung durch seriell eingegebene Binär-L-Signale repräsentiert wird, gekennzeichnet durch folgende Merkmale:
a) ein erstes Flip-Flop (1) wird von einem L-Signal gesetzt und von jedem O-Signal gelöscht,
b) ein zweites Rip-Flop (2) wird von jedem O-Signal gesetzt und sperrt in diesem Zustand das erste Flip-Flop (1); es wird gelöscht durch den nächsten ODER-Befehl,
c) ein drittes Flip-Flop (3) wird gesetzt und bleibt dies bis zum Ende der Gleichung, wenn beim Auftreten eines ODER-Befehls das erste- Hip-Flop (I) gesetzt ist,
d) ein ODER-Glied (8) ist eingangsseitig mit den Ausgängen des ersten und des zweiten Πϊρ-Flops verbunden, welche deren Setzeingängen zugeordnet sind.
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BR (1) BR7403323D0 (de)
CA (1) CA1017418A (de)
CH (1) CH577710A5 (de)
DE (1) DE2321200C3 (de)
DK (1) DK136999C (de)
FR (1) FR2227576B1 (de)
GB (1) GB1466466A (de)
IN (1) IN138676B (de)
IT (1) IT1010049B (de)
NL (1) NL7404482A (de)
NO (1) NO140248C (de)
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