NO140248B - Innretning til gjennomfoerelse av booleske sammenknytninger - Google Patents
Innretning til gjennomfoerelse av booleske sammenknytninger Download PDFInfo
- Publication number
- NO140248B NO140248B NO741058A NO741058A NO140248B NO 140248 B NO140248 B NO 140248B NO 741058 A NO741058 A NO 741058A NO 741058 A NO741058 A NO 741058A NO 140248 B NO140248 B NO 140248B
- Authority
- NO
- Norway
- Prior art keywords
- flop
- bistable flip
- input
- bistable
- signal
- Prior art date
Links
- 230000014509 gene expression Effects 0.000 claims description 2
- 238000000034 method Methods 0.000 claims description 2
- 230000001960 triggered effect Effects 0.000 claims description 2
- 230000002457 bidirectional effect Effects 0.000 claims 1
- 238000012217 deletion Methods 0.000 description 5
- 230000037430 deletion Effects 0.000 description 5
- 241000252254 Catostomidae Species 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Programme-control systems
- G05B19/02—Programme-control systems electric
- G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/05—Programmable logic controllers, e.g. simulating logic interconnections of signals according to ladder diagrams or function charts
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Programmable Controllers (AREA)
- Measurement And Recording Of Electrical Phenomena And Electrical Characteristics Of The Living Body (AREA)
- Radio Relay Systems (AREA)
- Manufacture, Treatment Of Glass Fibers (AREA)
Description
Den foreliggende oppfinnelse angår en innretning til gjennomførelse av booleske sammenknytninger mellom binærsignaler. Slike logikkverk behøves f.eks. ved industristyringer for ut-levering av styrekommandoer som har oppfyllelsen av et antall betingelser som forutsetning.
En prinsipiell vei til å skaffe en slik innretning ville bestå i for hver nødvendig sammenknytning å stille til rådighet en portkobling enten i fast koblet form eller ved innføring av et tilsvarende program i en programmerbar datamaskin og så å behandle de signaler som skulle sammenknyttes innbyrdes, samtidig. Såvel ved denne skisserte software- som ved den hardware-messige løsning øker selvsagt behovet for portkoblinger svarende til antall signaler som skal behandles.
Den foreliggende oppfinnelse har til oppgave å gjennomfore
et vilkårlig stort antall logiske samm.enknytnin.ger med et definert, minimalt antall komponenter. Ifolge oppfinnelsen blir denne oppgave lost ved hjelp av et forste bistabilt kipptrinn som kan settes og slettes av de enkelte binærsignalerj.som innfores i serie sammen med sammenknytningskommandoene , et annet bistabilt kipptrinn som kan settes av et binært-null-signal og i satt tilstand sperrer sette-inngangen til det forste bistabile kipptrinn, og som kan slettes ved hjelp av en ELLER-sammenknytningskommando,som dessuten i satt stilling av forste bistabile kipptrinn bevirker setting av et tredje bistabilt kipptrinn, samtidig som de utganger fra første og tredje bistabile kipp-
trinn som er tilordnet sette-inngangene, over et ELLER-ledd er forbundet med en utgangskiemme. Oppfinnelsens grunntanke består altså i å lese inn såvel binærsignalene som skal sammenlignes innbyrdes,som de tilhorende sammenknytningssignaler i serie og å forarbeide dem efter tur, samtidig som der for samtlige gjiennomf orte sammenknytninger an-vendes en og samme koblingsanordning. Med et slikt logikk-verk vil det altså la seg gjore å realisere små prestasjonsdyktige og fritt programmerbare styringsapparater.
Inneholder den booleske ligning som skal realiseres,ikke bare enkle OG- resp. ELLER-sammenknytninger, men også parentesuttrykk som skal behandles <p>referert, kan dette ifolge et ytterligere trekk ved oppfinnelsen gjennomfares på særlig enkel måte ved at der for hver parentes som skal åpnes, tilfores forlengs-telleinngangen og for hver parentes som skal lukkes, tilfores baklengs-telleinngangen til en bi-direksjonal teller en tellepuls og den respektive telleverdi på denne teller efter hvert settesignal for annet eller tredje bistabile kipptrinn overtas i et lager, at der enn<y>idere er anordnet en sammenligner til å sammenligne innholdet av dette lager med den respektive telleverdi og der vedlik eller mindre telleverdi skjer frigivelse av sletteinngangen til det annet bistabile kipptrinn, mens sletteinngangen til tredje bistabile kipptrinn bare ved lavere telleverdi kan pådras når der foreligger en OG-sammenknytningskommando og et binært null-signal.
For å unngå forstyrrelser viser det seg ifolge et trekk ved oppfinnelsen hensiktsmessig om innforingen av binærsignalene skjer i styrt takt og der mellom de respektive innføringstakter innfores en ekstra taktpuls hvormed sette-inngangen til tredje bistabile kipptrinn påstyres når der opptrer en ELLER-sammenknytningskommando,og når forste bistabile kipptrinn er satt.
Oppfinnelsen vil i det folgende bli belyst nærmere under hen-visning til tegningen.
Kjernen av det logikkverk som er vist på fig. 1, består av
tre en-bits-lagre i form av bistabile kipptrinn 1, 2 og 3. Kipptrin-
net 1 blir på tidspunktet for opptreden av en innlesningstakt T.på-
styrt slik av de på en leseledning LL opptredende binærsignaler at utgangssignalet fra en OG-port 4> når der opptrer'ett L-signal»bevir-kes setting av det bistabile kipptrinn 1 og et 0-signal på leseledningen LL bevirker et L-signal ved utgangen fra en OG-port 5 som bevirker slettelse (tilbakestilling) av det bistabile kipptrinn 1. Utgangen fra OG-porten 5 er ennvidere også forbundet med inngangen
til et annet bistabilt kipptrinn 2, hvis tilordnede utgang er fort til en kompfementær inngang til OG-porten 4- Sletteinngangen til det annet bistabile kipptrinn er forbundet med utgangen fra en portkob-
ling 6 som når der opptrer et signal v svarende til en ELLER-sammenknytningskommando, gjenncmkdbler en spenning U^ svarende til det binære L-signal. Utgangen fra portkoblingen 6 er dessuten forbundet med en inngang til en OG-port 7, hvis annen inngang er forbundet med den utgang fra det første bistabile kipptrinn 1 som er tilordnet dets setteinngang, mens utgangssignalet fra OG-porten 7 pådrar setteinngangen til et tredje bistabilt kipptrinn 3- Utgangene fra feirste bistabile kipptrinn 1 og tredje bistabile kipptrinn 3 er févt via en ELLER-port 8 til en utgangsklemme 9.
Logikkverkets inngang består av inngangsledninger som er betegnet med a - n, og hvor de binærsignaler som skal sammenknyttes innbyrdes, foreligger,samt av såkalte adresseinnganger La til Ln.
Blir en av disse adresseinnganger aktivert, altså belagt med et L-signal, så blir informasjonen på den inngangsledning (a - n) som er tilordnet den, levert via en av OG-portene 10 til 13 til leseledningen LL og ved hjelp av innlesningstakten T innlest i det bistabile kipptrinn 1. Hver utgang fra OG-portene 10 - 13 er således å oppfatte som adresserbar binærinngang til logikkverket og er over en egen tilordnet avkoblingsdiode 14 forbundet med leseledningen LL.
Den prinsipielle virkemåte for anordningen på fig. 1 er som folger: De binærsignaler som venter ved inngangene a - n,blir inn-
lest efter tur, bestemt ved innlesningstakten, og .blir inntil der opptrer et L-signal svarende til en ELLER-sammenknytningskommando, sammenknyt-
tet innbyrdes ved inngangen v i henhold til en OG-betingelse. Hvis alle suksessivt innleste signaler i en slik gruppe er L-signaler, vil det
forste av disse L-signaler via OG-porten 4 bringe forste bistabile kipptrinn 1 i en slik tilstand at der ved dets med ELLER-porten 8 forbundne utgang likedes fås et L-signal. De derefter inntreffende L-signaler forandrer intet ved denne tilstand. Det forste 0-signal som
opptrer innen denne gruppe, vil imidlertid via OG-porten 5 bevirke slettelse av forste bistabile kipptrinn 1, det vil si bevirke 0-signal ved dets med OG-porten 8 forbundne utgang og samtidig setting av det bistabile kipptrinn 2. Ved settingen av det bistabile kipptrinn 2 blir dels den slettede tilstand av det bistabile kipptrinn 1 opprettholdt og dels OG-porten 4 sperret mot efterfolgende L-signaler på leseledningen LL, så disse ikke lenger kan bevirke fornyet setting av det bistabile kipptrinn 1. Dermed har man fått realisert den betingelse at allerede ett eneste 0-signal innen en gruppe av inngangssignaler som skal sammenknyttes innbyrdes i henhold til en OG-betingelse, er nok til som resultat å fremtvinge et 0-signal som kriterium for manglende oppfyllelse av OG-betingelsen.
Når der ved den med v betegnede inngang opptrer et L-signal som svarer til en ELLER-sammenknytningskommando og bevirker stengning a<y> portkoblingen 6 , resulterer der nu for det videre forlop to mulig-heter alt efter hvilken tilstand det bistabile kipptrinn 1 befant seg i da dette signal opptrådte. Har dets med ELLER-porten 8 forbundne utgang et L-signal som tegn på en inntil da oppfylt OG-betingelse ,
vil utgangssignalet fra OG-porten 7 bevirke setting av tredje bistabile kipptrinn 3 og under resten av operasjonen bevirke et L-signal ved utgang ski emmen °* helt analogt méd det forhold at allerede ett L-signal innen en ELLER-sammenknytning er nok til å gi et L-signal
som resultat. Hvis det bistabile kipptrinn imidlertid ved opptreden av en ELLER-sammenknytningskommando ved inngangen v befant seg i den tilstand hvor dets med ELLER-porten 8 forbundne utgang hadde et 0-signal til tegn på en inntil da ikke oppfylt OG-betingelse,blir det bistabile kipptrinn 3 ved opptreden av ELLBR-sammenknytnihgskommandoen ikke satt, men sperringen av OG-porten 4 opphevet ved slettelse av det bistabile kipptrinn 2, så påfolgende L-signaler på leseledningen LL igjen kan komme til setteinngangen til det bistabile kipptrinn 1.
Med den utforelse som er vist på fig. 1, blir det altså mulig
å lose booleske ligninger av formen,
avb&cvd&e&f&fvh&n
hvor antallet av de grupper som skal sammenknyttes innbyrdes,såvel som av enkeltleddene av disse grupper kan være vilkårlig stort.
Fig. 2 viser en annen variant av logikkverket ifSlge oppfinnelsen. Denne variant er utvidet i forhold til anordningen på fig. 1 og gjor det mulig også å lose booleske ligninger som inneholder pa-tente sutt rykk , altså sammenknytningsoperasjoner som skal behandles med preferanse. I sin kjerne inneholder innretningen på fig. 2 de samme elementer som den hittil beskrevne anordning, og for tilsvarende elementer er henvisningsbetegnelsene beholdt. Virkemåten av anordningen på fig. 2 blir som folger: Hvis leseledningen LL på tidspunktet for en foresporsel, d.v.s. når taktpulsen T opptrer,fSrer et L-signal, blir det bistabile kipptrinn 1 satt av utgangssignalet fra OG-porten 4 såfremt det bistabile kipptrinn 2 ikke i forveien er satt. Ytterligere L-signaler innlest over leseledningen LL forandrer ikke lenger noe
ved tilstanden av det bistabile kipptrinn 1. Forst når der opptrer et 0-signal på leseledningen LL, settes det bistabile kipptrinn 2 via porten 15, hvorved det bistabile kipptrinn 1 blir stillet tilbake og OG-porten 4 sperret analogt med anordningen på fig. 1. Blir innfly-delsen av- en sammenligner 16 i forste omgang satt ut av betraktning,
blir det bistabile kipptrinn 2 slettet ved hjelp av en ELLER-sammenknytningskommando som på et eller annet tidspunkt innleses ved inngangen v, hvorved logikkverket igjen blir "jomfruelig" disponibelt for den efterfolgende del av ligningen.
Hvis det bistabile kipptrinn på tidspunktet for opptreden av
en ELLER-sammenknytningskommando var i en slik tilstand at dets med ELLER-porten 8 forbundne utgangsledning hadde et L-signal, så blir
denne tilstand via OG-porten 7 gitt videre til det bistabile kipp-
trinn 3 med en overleveringstakt TQ som ligger foran taktpulsen T
i tid,så også den med ELLER-porten 8 forbundne utgang fra dette trinn vil oppvise et L-signal. Ingen efterfolgende operasjon kan lenger forandre noe ved denne tilstand såfrent der ikke opptrer noen paren-
tes.
Til behandling av parentesoperasjoner er der nu anordnet en parentesteller 17 hvis telleverdi til enhver tid under virkningen av ethvert L-signal som opptrer ved utgangene fra OG-porten 15 og 7,blir overfort i et parenteslager l8. Til dette formål er der anordnet en ELLER-port 24 som er forbundet med utgangene fra OG-portene 15 og 7,
og hvis utgang avgir den tilsvarende overtagelseskommando for parenteslageret. Innholdet av parenteslageret 18 og telleverdien på parentestelleren 17 blir fortløpende sammenlignet med hverandre i en sammenligner l6,og ved dennes utgang 19 vil der så opptre et L-signal hvis telleverdien på parentestelleren 17 er mindre enn innholdet av parenteslageret l8, mens der ved utgangen 20 fra sammenligneren vil opptre et L-signal hvis telleverdien på parentestelleren 17 stemmer overens med innholdet av parenteslageret l8. Parentestelleren 17
telles forlengs ved åpnende parenteser og baklengs ved lukkende parenteser, idet der blir levert en puls ved dens forlengs-inngang for hver
åpnende parentes og ved dens baklengs-inngang - for hver lukkende parentes. De L-signaler som opptrer ved sammenlignerens utganger 19 og 20, behøves til slettelse, altså tilbakestilling, av de bistabile kipptrinn 2 og 3. I detal.i fås i den forbindelse følgende driftstilstander for disse .bistabile kipptrinns funksjon: Det bistabile kipptrinn 2 blir alltid, altså uavhengig av parentest il standen,satt hvis en betingelse i ligningen ikke er oppfylt. Hvis der f.eks. foreligger en ligning
((a v b) & c)
og hvis her b = 0, blir det bistabile kipptrinn 2 satt ved lesningen av b. Slettet,altså tilbakestillet, blir det bistabile kipptrinn 2 hvis der på samme eller et lavere parentesplan folger en ELLER-sammenknytningskommando. Rangordningen av de til enhver tid forelig-gende parenfofisplan er gitt ved innstillingen av parentestelleren 17.
Er f. eks. i ligningen
(a&b&cvd&e&f )
ett av binærsignalene i forste ledd et 0-signal, blir det bistabile kipptrinn 2 derved satt. Med den ELLER-sammenknytningskommando som innleses efter binærsignalet c, må det bistabile kipptrinn 2 imidlertid igjen slettes, da den efterfolgende OG-betingelse ville kunne være oppfylt og det bistabile kipptrinn 1 folgelig må kunne settes.
Da det bistabile kipptrinn 2 blir satt ved hjelp av et utgangssignal fra porten 15, er parentestellerstanden blitt overfSrt til parenteslageret l8, og folgelig har der ved utgangen 20 fra sammenligneren 16 opptrådt et L-signal. Dermed er sletteinngangen til det bistabile kipptrinn 2 blitt frigitt for en ELLER-sammenknytningskommando. Ved dette eksempel er altså slettelsen av det bistabile kipptrinn 2 fore-gått på samme parentesplan.
Som eksempel på en slettelse av det bistabile kipptrinn på
et lavere parentesplan kan den folgende ligning tjene:
(((a v b) & c) v d).
Er signalet c et 0-signal, blir det bistabile kipptrinn 2 ved hjelp av utgangssignalet fra OG-porten 15 satt under arbeidet på annet parentesplan og parenteslageret l8 ved overforing av innholdet fra parentestelleren 17 ladet med tallet 2. Dermed ville der for den lig-ningsdel som fremkommer frem til parentestegnet bak c,fås verdien 0. Men da det binærsignal d som derefter skal innleses, kan være et L-signal og folgelig må kunne sette det bistabile kipptrinn 1, må det bistabile kipptrinn 2 også kunne slettes ved hjelp av en ELLER-sammenknytningskommando levert på et lavere parentesplan. Dette er tilfellet her fordi den ELLER-sammenknytningskommando som innleses for binærsignalet d, opptrer i parentesplan 1 (tellerverdi 1 på parentestelleren), parenteslageret l8 ennu står på 2 og der derfor ved sammenlignerens utgang 19 fås et L-signal som via ELLER-porten 22 forbereder OG-porten 21 for slettelse av det bistabile kipptrinn 2.
Det bistabile kipptrinn 3 blir alltid satt når der opptrer en ELLER-sammenknytningskommando, og resultatet, d.v.s. utgangssignalet fra det bistabile kipptrinn 1, inntil da var "L". Resten av ligningen er da uinteressant og blir ikke lenger tatt i betraktning såfremt der arbeides videre på samme eller et hoyere parentesplan. Hvis imidlertid parentesplanet er senket i forhold til det som det bistabile kipptrinn 3 blev satt på, og der følger en ikke oppfylt OG-b.etingelse, blir dog det bistabile kipptrinn 3 slettet ved hjelp av utgangssignalet fra OG-porten 23. Også her kan to eksemp-ler tjene til å anskueliggjøre forholdet. Betrakter man forst ligningen
(a & b & c v d & e & f& (g v h) ),
vil, såfremt betingelsen
a & b & c
er oppfylt, det bistabile kipptrinn 3 bli satt og forbli satt inntil slutten av ligningen. Hvis derimot det bistabile kipptrinn 3
i tilfelle av sammenknytningen
((a&b&cvd&e&f) & g)
blir satt efter oppfyllelse av OG-betingelsen a & b & d og påfolgende innlesning av en ELLER-sammenknytningskommando, så vil det forst kunne slettes igjen i tilfellet av at der efter opptreden av en lukkende parentes, d.v.s. av en tellepuls ved baklengstelleinngangen til pa-rent est ell erens YJ/ folger en OG-betingelse som ikke er oppfylt. Til dette formål blir det bistabile kipptrinn 3 slettet ved hjelp av OG-porten 2J, som på sin inngangsside pådras fra sammenlignerens utgang 19, en med & betegnet OG-sammenknytningskommando, innlesningstakten T og det komplementære leseledningssignal. Denne slettelse kan altså bare skje efter en senkning av parentesplanets~. ordenstall efter siste gangs setting av de' bistabile kipptrinn 2 eller 3, noe som vises ved hjelp av et L.-signal ved sammenlignerens utgang 19.
Den ved hjelp av det bistabile kipptrinn 3 bevirkede resultatlagring blir derved opphevet.
Den anordning som er vist på fig. 2, gjfir det altså mulig å behandle booleske ligninger av vilkårlig form, samtidig som disse uten særskilt programmeringsbehov kan innleses i rekkefølgen av sin van-lige notasjon.
Claims (3)
1. Innretning til gjennomførelse av booleske sammenknytninger mellom binærsignaler, særlig for avgivelse av styrekommandoer, karakterisert ved et forste bistabi]t kipptrinn (l) som kan settes og slettes av de enkelte binærsignaler,som innleses i serie sammen med sammenknytningskommandoene, og et annet bistabilt kipptrinn (2) som kan settes av et binært nullsignal og i satt tilstand sperrer setteinngangen til det forste bistabile kipptrinn , og som kan slettes ved hjelp av en ELLER-sammenknytningskommando og dessuten ved satt forste bistabile kipptrinn bevirker setting av et tredje bistabilt kipptrinn (3)> samtidig som de utganger fra forste og tredje bistabile kipptrinn som er tilordnet setteinngangene, er forbundet med en utgangsklemme (9) via et ELLER-ledd (8).
2. Innretning som angitt i krav 1 til i tillegg å behandle parentesuttrykk, karakterisert ved at der for hver åpnende parentes tilfores forlengstelleinngangen og for hver lukkende parentes tilfores baklengstelleinngangen til en bidireksjonalt teller (17) en tellepuls og den til enhver tid foreliggende telleverdi på denne teller efter hvert settesignal for annet eller tredje bistabile kipptrinn overtas, i et lager (l8), at der ennvidere er anordnet en sammenligner (l6) til å sammenligne dette lagers innhold med den respektive telleverdi, og at sletteinngangen til det annet bistabile kipptrinn (2) blir frigitt ved lik eller mindre telleverdi, mens sletteinngangen til tredje bistabile kipptrinn (3) bare ved lavere telleverdi kan pådras når der foreligger en OG-sammenknytningskommando og et binært nullsignal.
3. Innretning som angitt i krav 1 eller 2, karakterisert ved at innlesningen av binærsignalene skjer taktstyrt og der mellom to og to innlesningstakter (T) forekommer en og en.ekstra taktpuls (Tq) hvormed setteinngangen til tredje bistabile kipptrinn (3) kan påstyres ved opptreden av en ELLER-sammenknytningskommando og ved satt forste bistabile kipptrinn (l).
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE2321200A DE2321200C3 (de) | 1973-04-26 | 1973-04-26 | Schaltungsanordnung zur Durchführung logischer, durch Boolesche Gleichungen dargestellter Verknüpfungen |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| NO741058L NO741058L (no) | 1974-10-29 |
| NO140248B true NO140248B (no) | 1979-04-17 |
| NO140248C NO140248C (no) | 1979-07-25 |
Family
ID=5879356
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| NO741058A NO140248C (no) | 1973-04-26 | 1974-03-25 | Innretning til gjennomfoerelse av booleske sammenknytninger |
Country Status (18)
| Country | Link |
|---|---|
| US (1) | US3902050A (no) |
| JP (1) | JPS5653776B2 (no) |
| AR (1) | AR209272A1 (no) |
| AT (1) | AT337482B (no) |
| BE (1) | BE814234A (no) |
| BR (1) | BR7403323D0 (no) |
| CA (1) | CA1017418A (no) |
| CH (1) | CH577710A5 (no) |
| DE (1) | DE2321200C3 (no) |
| DK (1) | DK136999C (no) |
| FR (1) | FR2227576B1 (no) |
| GB (1) | GB1466466A (no) |
| IN (1) | IN138676B (no) |
| IT (1) | IT1010049B (no) |
| NL (1) | NL7404482A (no) |
| NO (1) | NO140248C (no) |
| SE (1) | SE387023B (no) |
| ZA (1) | ZA742154B (no) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4120043A (en) * | 1976-04-30 | 1978-10-10 | Burroughs Corporation | Method and apparatus for multi-function, stored logic Boolean function generation |
| GB1577766A (en) * | 1977-05-06 | 1980-10-29 | Rolls Royce | Electrolytic machining |
| US4306286A (en) * | 1979-06-29 | 1981-12-15 | International Business Machines Corporation | Logic simulation machine |
| US4431928A (en) * | 1981-06-22 | 1984-02-14 | Hewlett-Packard Company | Symmetrical programmable logic array |
| US4656580A (en) * | 1982-06-11 | 1987-04-07 | International Business Machines Corporation | Logic simulation machine |
| US4697241A (en) * | 1985-03-01 | 1987-09-29 | Simulog, Inc. | Hardware logic simulator |
| US5367208A (en) * | 1986-09-19 | 1994-11-22 | Actel Corporation | Reconfigurable programmable interconnect architecture |
| US5353243A (en) * | 1989-05-31 | 1994-10-04 | Synopsys Inc. | Hardware modeling system and method of use |
| US5369593A (en) * | 1989-05-31 | 1994-11-29 | Synopsys Inc. | System for and method of connecting a hardware modeling element to a hardware modeling system |
| US5198705A (en) * | 1990-05-11 | 1993-03-30 | Actel Corporation | Logic module with configurable combinational and sequential blocks |
| US5805859A (en) * | 1995-06-07 | 1998-09-08 | Synopsys, Inc. | Digital simulator circuit modifier, network, and method |
| US5936426A (en) * | 1997-02-03 | 1999-08-10 | Actel Corporation | Logic function module for field programmable array |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3510679A (en) * | 1966-10-26 | 1970-05-05 | Gen Electric | High speed memory and multiple level logic network |
| US3579119A (en) * | 1968-04-29 | 1971-05-18 | Univ Northwestern | Universal logic circuitry having modules with minimum input-output connections and minimum logic gates |
| US3619583A (en) * | 1968-10-11 | 1971-11-09 | Bell Telephone Labor Inc | Multiple function programmable arrays |
| US3593317A (en) * | 1969-12-30 | 1971-07-13 | Ibm | Partitioning logic operations in a generalized matrix system |
| US3720820A (en) * | 1971-03-18 | 1973-03-13 | Tektranex Inc | Calculator with a hierarchy control system |
| US3731073A (en) * | 1972-04-05 | 1973-05-01 | Bell Telephone Labor Inc | Programmable switching array |
| US3816725A (en) * | 1972-04-28 | 1974-06-11 | Gen Electric | Multiple level associative logic circuits |
-
1973
- 1973-04-26 DE DE2321200A patent/DE2321200C3/de not_active Expired
-
1974
- 1974-03-25 NO NO741058A patent/NO140248C/no unknown
- 1974-04-02 NL NL7404482A patent/NL7404482A/xx not_active Application Discontinuation
- 1974-04-04 ZA ZA00742154A patent/ZA742154B/xx unknown
- 1974-04-04 IN IN762/CAL/74A patent/IN138676B/en unknown
- 1974-04-10 AT AT300774A patent/AT337482B/de not_active IP Right Cessation
- 1974-04-18 GB GB1715374A patent/GB1466466A/en not_active Expired
- 1974-04-19 SE SE7405305A patent/SE387023B/xx not_active IP Right Cessation
- 1974-04-22 FR FR7413895A patent/FR2227576B1/fr not_active Expired
- 1974-04-23 CH CH557774A patent/CH577710A5/xx not_active IP Right Cessation
- 1974-04-24 DK DK223674A patent/DK136999C/da not_active IP Right Cessation
- 1974-04-24 BR BR3323/74A patent/BR7403323D0/pt unknown
- 1974-04-24 IT IT21847/74A patent/IT1010049B/it active
- 1974-04-25 CA CA198,107A patent/CA1017418A/en not_active Expired
- 1974-04-25 AR AR253472A patent/AR209272A1/es active
- 1974-04-25 US US464241A patent/US3902050A/en not_active Expired - Lifetime
- 1974-04-26 JP JP4742174A patent/JPS5653776B2/ja not_active Expired
- 1974-04-26 BE BE143654A patent/BE814234A/xx not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| ZA742154B (en) | 1975-03-26 |
| DE2321200C3 (de) | 1984-01-26 |
| DE2321200B2 (de) | 1979-11-15 |
| IT1010049B (it) | 1977-01-10 |
| FR2227576A1 (no) | 1974-11-22 |
| JPS5015451A (no) | 1975-02-18 |
| AR209272A1 (es) | 1977-04-15 |
| DK136999C (da) | 1978-05-29 |
| CA1017418A (en) | 1977-09-13 |
| CH577710A5 (no) | 1976-07-15 |
| DE2321200A1 (de) | 1974-11-07 |
| AU6749374A (en) | 1975-10-09 |
| NL7404482A (no) | 1974-10-29 |
| IN138676B (no) | 1976-03-13 |
| AT337482B (de) | 1977-07-11 |
| GB1466466A (en) | 1977-03-09 |
| ATA300774A (de) | 1976-10-15 |
| SE387023B (sv) | 1976-08-23 |
| DK136999B (da) | 1977-12-27 |
| JPS5653776B2 (no) | 1981-12-21 |
| NO741058L (no) | 1974-10-29 |
| FR2227576B1 (no) | 1977-10-21 |
| NO140248C (no) | 1979-07-25 |
| US3902050A (en) | 1975-08-26 |
| BR7403323D0 (pt) | 1974-11-19 |
| BE814234A (fr) | 1974-10-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| NO140248B (no) | Innretning til gjennomfoerelse av booleske sammenknytninger | |
| US6191608B1 (en) | Techniques for programming programmable logic array devices | |
| US4858233A (en) | Redundancy scheme for multi-stage apparatus | |
| US3624372A (en) | Checking and fault-indicating arrangements | |
| US4326266A (en) | Monitoring system for a modular digital data processor | |
| US4825416A (en) | Integrated electronic memory circuit with internal timing and operable in both latch-based and register-based systems | |
| JPH0660932B2 (ja) | デジタルシステムのための診断回路 | |
| JPS6234182B2 (no) | ||
| US7177385B2 (en) | Shift register for safely providing a configuration bit | |
| US5272675A (en) | High-speed first-in first-out memory flexible to increase the memory capacity | |
| US4326290A (en) | Means and methods for monitoring the storage states of a memory and other storage devices in a digital data processor | |
| JPH06508704A (ja) | 非同期パイプラインにおける条件検出 | |
| US4437166A (en) | High speed byte shifter for a bi-directional data bus | |
| US5201029A (en) | Digital data processing apparatus using daisy chain control | |
| JPH0391188A (ja) | Ｆｉｆｏメモリ | |
| US4163291A (en) | Input-output control circuit for FIFO memory | |
| US4730316A (en) | Digital integrated circuits | |
| US3775753A (en) | Vector order computing system | |
| US4322812A (en) | Digital data processor providing for monitoring, changing and loading of RAM instruction data | |
| WO1990010912A1 (en) | Data retrieval device and data editing apparatus using this device | |
| US5195055A (en) | Serial data input circuit for the shifting-in of variable length data | |
| US4528647A (en) | Wafer scale integrated circuit memories | |
| US3380033A (en) | Computer apparatus | |
| US4393469A (en) | Process control apparatus | |
| JP2578144B2 (ja) | 並列データポート選択方法及び装置 |