JPS60215266A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPS60215266A JPS60215266A JP24769384A JP24769384A JPS60215266A JP S60215266 A JPS60215266 A JP S60215266A JP 24769384 A JP24769384 A JP 24769384A JP 24769384 A JP24769384 A JP 24769384A JP S60215266 A JPS60215266 A JP S60215266A
- Authority
- JP
- Japan
- Prior art keywords
- input
- data
- output port
- output
- fet21
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4063—Device-to-bus coupling
- G06F13/4068—Electrical coupling
- G06F13/4072—Drivers or receivers
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は情報処理装置に関し、特にデータバスへの内部
データの伝達およびデータバスから内部へのデータの伝
達を制御する入出力ボートに関するものである。
データの伝達およびデータバスから内部へのデータの伝
達を制御する入出力ボートに関するものである。
情報処理装置において、内部の中央処理装置（以下、Ｃ
ＰＵという）と外部装置とのデータの遺り取シは入出力
ボートを介して行なわれるが、同ポートは内部からのデ
ータを外部に、６るいは外部からのデータを内部に夫々
伝達する機能を備えているにすぎない。このため、入出
力ボートに内部から供給されたデータを再度内部データ
処理のために使用する場合には、入出力ボートを出力ポ
ートとして同データを一旦外部のデータバスに出力し、
そして入出力ボートを入力ポートとして外部からのデー
タを再入力しなければならない。
ＰＵという）と外部装置とのデータの遺り取シは入出力
ボートを介して行なわれるが、同ポートは内部からのデ
ータを外部に、６るいは外部からのデータを内部に夫々
伝達する機能を備えているにすぎない。このため、入出
力ボートに内部から供給されたデータを再度内部データ
処理のために使用する場合には、入出力ボートを出力ポ
ートとして同データを一旦外部のデータバスに出力し、
そして入出力ボートを入力ポートとして外部からのデー
タを再入力しなければならない。
本発明の目的は、改良された入出力ボートを有する情報
処理装置を提供するととＫＬる。
処理装置を提供するととＫＬる。
本発明は、入出力ボートに、同ポートへ内部から供給さ
れたデータを再び内部に伝達するための手段を設けたこ
とを特徴とする。
れたデータを再び内部に伝達するための手段を設けたこ
とを特徴とする。
以下、本発明の実施例につき図面を用いて説明する。
第１図は本発明の一実施例を示す入出力ボートである。
すなわち、図示しないＣＰＵからのデータは入出力ボー
ト１８に供給されてラッチ回路２０でラッチされる。Ｃ
ＰＵからのデータとしては、例えばＲＯＭからの固定デ
ータを考えることができる。なお、第１図では、１ビツ
トの構成について示しており、一般に４ビツト、６ビツ
ト、８ビツト等、複数ビットの並列データとして処理さ
れる。ラッチ回路２０の出力はＦＥＴ２１のゲートに与
えられる。ＦＥＴ２１のドレインは入出力線すなわち外
部データバス１９に接続されると共に１負荷抵抗３３を
通じて電源端子ＶＤＤに接続される。
ト１８に供給されてラッチ回路２０でラッチされる。Ｃ
ＰＵからのデータとしては、例えばＲＯＭからの固定デ
ータを考えることができる。なお、第１図では、１ビツ
トの構成について示しており、一般に４ビツト、６ビツ
ト、８ビツト等、複数ビットの並列データとして処理さ
れる。ラッチ回路２０の出力はＦＥＴ２１のゲートに与
えられる。ＦＥＴ２１のドレインは入出力線すなわち外
部データバス１９に接続されると共に１負荷抵抗３３を
通じて電源端子ＶＤＤに接続される。
ＦＥ’ｌ”２１０ソースは他の電源端子Ｖ８ｇに接続さ
れている。ＦＥＴ２１のドレインは、さらに、入力バッ
ファ２２に接続され、その出力は内部のＣＰＵＫ導びか
れている。
れている。ＦＥＴ２１のドレインは、さらに、入力バッ
ファ２２に接続され、その出力は内部のＣＰＵＫ導びか
れている。
かかる構成によれば、ＦＥＴ２１および入力バッファ２
２を共に活性化すると、ＣＰＵからのデータはラッチ回
路２０にラッチされ、さらに１ＦＢＴ２１およびバッフ
ァ回路２２を通じて再び内部へ伝達されることになる。
２を共に活性化すると、ＣＰＵからのデータはラッチ回
路２０にラッチされ、さらに１ＦＢＴ２１およびバッフ
ァ回路２２を通じて再び内部へ伝達されることになる。
バッファ回路２２の出力はレジスタに格納できる。勿論
、データバス１９へのデータ出力およびデータバス１９
からのデータ入力の通常動作も行ない得る。
、データバス１９へのデータ出力およびデータバス１９
からのデータ入力の通常動作も行ない得る。
本発明になる回路は、ＲＯＭに格納されている固定デー
タを入出力ボートに読み出しこれを内部データ処理のた
めに再び内部へ伝達する用途に用いられるが、これに限
定されるものでない。
タを入出力ボートに読み出しこれを内部データ処理のた
めに再び内部へ伝達する用途に用いられるが、これに限
定されるものでない。
第１図は本発明の一実施例を示す回路ブロック図である
。 １８・・・・・・入出力ポート、２１・・・・・・ＦＥ
Ｔ、２３・・・・・・抵抗、１９・・・・・・外部デー
タバス。
。 １８・・・・・・入出力ポート、２１・・・・・・ＦＥ
Ｔ、２３・・・・・・抵抗、１９・・・・・・外部デー
タバス。
Claims (1)
- 内部で発生されたデータをデータバスに伝達して外部に
供給し、外部から前記データバスを介して供給されたデ
ータを内部に伝達する入出力ボートを有する情報処理装
置において、前記入出力ボートに、該ボートへ内部から
供給されたデータを再び内部に伝達するための手段を設
けたことを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24769384A JPS60215266A (ja) | 1984-11-21 | 1984-11-21 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24769384A JPS60215266A (ja) | 1984-11-21 | 1984-11-21 | 情報処理装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13961677A Division JPS5472637A (en) | 1977-11-21 | 1977-11-21 | Rom data reading method |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60215266A true JPS60215266A (ja) | 1985-10-28 |
Family
ID=17167237
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24769384A Pending JPS60215266A (ja) | 1984-11-21 | 1984-11-21 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60215266A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6336338A (ja) * | 1986-07-28 | 1988-02-17 | モトロ−ラ・インコ−ポレ−テッド | マイクロコンピュータ |
| US4829515A (en) * | 1987-05-01 | 1989-05-09 | Digital Equipment Corporation | High performance low pin count bus interface |
-
1984
- 1984-11-21 JP JP24769384A patent/JPS60215266A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6336338A (ja) * | 1986-07-28 | 1988-02-17 | モトロ−ラ・インコ−ポレ−テッド | マイクロコンピュータ |
| US4829515A (en) * | 1987-05-01 | 1989-05-09 | Digital Equipment Corporation | High performance low pin count bus interface |
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