JPH07248895A - 半導体集積回路、半導体記憶装置、半導体一時記憶装置及び半導体演算装置 - Google Patents

Abstract

(57)【要約】 【目的】 消費電力を削減できる半導体集積回路を提供
する。 【構成】 取り扱い得るデータ長がＮビットである半導
体集積回路において、データ長がＫビット（Ｋ＜Ｎ）の
データを取り扱うとき、不要なデータ部分の回路の動作
を止める為の制御信号を記憶する手段１６ａと、前記制
御信号を転送する制御線２１と、前記制御信号の転送を
受けて記憶装置１０内の不要なデータ部分の諸制御信号
を抑止する制御回路１７と、前記制御信号の転送を受け
て一時記憶装置１１内の不要なデータ部分を所定値に固
定する制御回路１５ａと、前記制御信号の転送を受けて
ＡＬＵ１２内の不要なデータ部分を所定値に固定する制
御回路１９と、前記制御信号の転送を受けて演算装置１
４内の一時記憶装置１３内の不要なデータ部分を所定値
に固定する制御回路２０とを備える構成となっている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マイクロプロセッサ等
に使用される半導体集積回路、半導体記憶装置、半導体
一時記憶装置及び半導体演算装置の改良に関するもので
ある。

【０００２】

【従来の技術】マイクロプロセッサでは、演算を実行す
るとき、下位ビットから全ビット分を実行するようにな
っている。従って、従来、１６ビットの演算装置におい
て、８ビットのデータを演算するような場合、演算に使
用しない上位８ビットに意味のない値が入力されている
とき、演算装置の桁上げ及びオーバーフローフラグの値
が無意味になり、正しい演算結果が得られないので、上
位８ビットには０又は符号ビットを入力して、見掛け上
１６ビットのデータにして演算を実行している。また、
１６ビットの演算用マイクロプロセッサで８ビットの演
算を実行する場合には、演算に使用しない上位８ビット
に上述のように０又は符号ビットを入力することによ
り、８ビットの演算が可能であるから、８ビット演算用
の演算装置を備えるようなことはなされていなかった。
また、１６ビットマイクロコンピュータを使って８ビッ
トマイクロコンピュータ用のプログラムを実行する場合
のように、取り扱い得るデータ長が８ビット有れば十分
であることを操作者が判っているような場合でも、ハー
ドウェアにおいて不要のデータ部分を作動させない等の
対応措置が採られていない為、消費電力を削減できない
ことがあった。

【０００３】

【発明が解決しようとする課題】ところが、近年、低消
費電力化への要求が高まり、例えば８ビット長のデータ
を取り扱う場合でも、見掛け上例えば１６ビット長のデ
ータに直して、本来不要な上位８ビットのデータについ
てもメモリ、レジスタ、ラッチ、演算装置間をバスで転
送したり演算を行い無駄な電力を消費することが無視で
きなくなって来ている。本発明は、上述のような事情に
鑑みてなされたものであり、第１発明では、不要なデー
タ部分の回路の動作を止める手段を設けることにより消
費電力の削減が可能な半導体集積回路を提供することを
目的とする。第２，４発明では、記憶装置内回路の不要
なデータ部分の制御信号を抑止する手段と、一時記憶装
置内及び演算装置内の各々の不要なデータ部分を所定値
に固定する手段とを設けることにより、第３発明では、
記憶装置内回路の不要なデータ部分の制御信号を抑止す
る手段と、演算装置内のＡＬＵ内の不要なデータ部分を
所定値に固定する手段と、一時記憶装置及び演算装置内
のアキュムレータにそのときの不要なデータを保持させ
る手段とを設けることにより、消費電力の削減が可能な
半導体集積回路を提供することを目的とする。

【０００４】第５発明では、操作者の操作に応じて、不
要なデータ部分の回路の動作を止める為の制御信号を各
部の制御回路へ与える制御ピンと、各部の不要なデータ
部分の回路の動作を止める手段とを設けることにより、
操作者が、使用するプログラムに応じて消費電力を削減
することが可能な半導体集積回路を提供することを目的
とする。第６発明では、データ毎に、不要なデータ部分
の回路の動作を止める手段を設けることにより消費電力
の削減が可能な半導体集積回路を提供することを目的と
する。第７発明では、データ毎に、記憶装置内回路の不
要なデータ部分の制御信号を抑止する手段と、一時記憶
装置内及び演算装置内の各々の不要なデータ部分を所定
値に固定する手段とを設けることにより、第８発明で
は、データ毎に、記憶装置内回路の不要なデータ部分の
制御信号を抑止する手段と、演算装置内のＡＬＵの不要
なデータ部分を所定値に固定する手段と、一時記憶装置
及び演算装置のアキュムレータにそのときの不要なデー
タを保持させる手段とを設けることにより、データ毎に
細かく消費電力の削減が可能な半導体集積回路を提供す
ることを目的とする。

【０００５】第９発明では、不要なデータ部分を所定値
に固定する手段を設けることにより、第１１発明では、
データ毎に不要なデータ部分を所定値に固定する手段を
設けることにより、消費電力の削減が可能な半導体演算
装置を提供することを目的とする。第１０発明では、操
作者の操作に応じて、不要なデータ部分の回路の動作を
止める為の制御信号を各部の制御回路へ与える制御ピン
と、各部の不要なデータ部分の回路の動作を止める手段
とを設けることにより、操作者が、使用するプログラム
に応じて消費電力を削減することが可能な半導体演算装
置を提供することを目的とする。

【０００６】第１２発明では、不要なデータ部分の制御
信号を抑止する手段を設けることにより、第１４発明で
は、データ毎に、不要なデータ部分の制御信号を抑止す
る手段を設けることにより、消費電力の削減が可能な半
導体記憶装置を提供することを目的とする。第１３発明
では、操作者の操作に応じて、不要なデータ部分の回路
の動作を止める為の制御信号を各部の制御回路へ与える
制御ピンと、各部の不要なデータ部分の回路の動作を止
める手段とを設けることにより、操作者が、使用するプ
ログラムに応じて消費電力を削減することが可能な半導
体記憶装置を提供することを目的とする。

【０００７】第１５発明では、不要なデータ部分を所定
値に固定する手段を設けることにより、第１６発明で
は、そのときの不要なデータを保持する手段を設けるこ
とにより、第１８発明では、データ毎に不要なデータ部
分を所定値に固定する手段を設けることにより、第１９
発明では、データ毎にそのときの不要なデータを保持す
る手段を設けることにより、消費電力の削減が可能な半
導体一時記憶装置を提供することを目的とする。第１７
発明では、操作者の操作に応じて、不要なデータ部分の
回路の動作を止める為の制御信号を各部の制御回路へ与
える制御ピンと、各部の不要なデータ部分の回路の動作
を止める手段とを設けることにより、操作者が、使用す
るプログラムに応じて消費電力を削減することが可能な
半導体一時記憶装置を提供することを目的とする。

【０００８】

【課題を解決するための手段】第１発明に係る半導体集
積回路は、不要なデータ部分の回路の動作を止める為の
制御信号を伝送する制御線と、この制御信号の伝送を受
けて不要なデータ部分の動作を止める制御回路とを備え
ることを特徴とする。

【０００９】第２発明に係る半導体集積回路は、不要な
データ部分の回路の動作を止める為の制御信号を記憶す
る手段と、この制御信号を半導体集積回路内各部へ転送
する制御線と、この制御信号の転送を受けて記憶装置内
回路の不要なデータ部分の制御信号を抑止する制御回路
と、この制御信号の転送を受けて一時記憶装置、演算装
置内のＡＬＵ内及び演算装置内の一時記憶装置内の各々
の不要なデータ部分を所定値に固定する各々の制御回路
と、バスから一時記憶装置の制御回路へ不要なデータ部
分のビット分を伝送するバスと、ＡＬＵから演算装置内
の一時記憶装置の制御回路へ不要なデータ部分のビット
分を伝送する演算装置の内部バスとを備えることを特徴
とする。

【００１０】第３発明に係る半導体集積回路は、不要な
データ部分の動作を止める為の制御信号を記憶する手段
と、この制御信号を半導体集積回路内各部へ転送する制
御線と、この制御信号の転送を受けて記憶装置内回路の
不要なデータ部分の制御信号を抑止する制御回路と、こ
の制御信号の転送を受けて、演算装置内のＡＬＵ内の不
要なデータ部分を所定値に固定する制御回路と、一時記
憶装置及び演算装置内の一時記憶装置に各々のそのとき
の不要なデータを保持させる各々の制御回路と、バスか
ら一時記憶装置の制御回路へ不要なデータ部分のビット
分を伝送するバスと、ＡＬＵから演算装置内の一時記憶
装置の制御回路へ不要なデータ部分のビット分を伝送す
る演算装置の内部バスとを備えることを特徴とする。

【００１１】第４発明に係る半導体集積回路は、ステー
タスレジスタ内に、不要なデータ部分の動作を止める為
の制御信号を記憶するフィールドを備えることを特徴と
する。

【００１２】第５発明に係る半導体集積回路は、不要な
データ部分の回路の動作を止める為の制御信号を、各々
の制御回路へ与える為の制御ピンを備えることを特徴と
する。

【００１３】第６発明に係る半導体集積回路は、データ
毎に備えたデータ長を示すデータ長識別ビットを受け
て、不要なデータ部分の動作を止める制御回路と、デー
タ長識別ビットを制御回路へ伝送する為のバスとを備え
ることを特徴とする。

【００１４】第７発明に係る半導体集積回路は、データ
毎にデータ長を示すデータ長識別ビットを備え、データ
長識別ビットを受けて、記憶装置内回路の不要なデータ
部分の制御信号を抑止する制御回路と、データ長識別ビ
ットを受けて、一時記憶装置及び演算装置の各々の不要
なデータ部分を所定値に固定する各々の制御回路と、バ
スから一時記憶装置の制御回路へ不要なデータ部分のビ
ット分を分岐伝送するバスと、ＡＬＵから演算装置内の
一時記憶装置の制御回路へ不要なデータ部分のビット分
を分岐伝送する演算装置の内部バスと、データ長識別ビ
ットを各々の制御回路へ伝送する為の各バスとを備える
ことを特徴とする。

【００１５】第８発明に係る半導体集積回路は、データ
毎にデータ長を示すデータ長識別ビットを備え、データ
長識別ビットを受けて、記憶装置内回路の不要なデータ
部分の制御信号を抑止する制御回路と、データ長識別ビ
ットを受けて、一時記憶装置及び演算装置内の一時記憶
装置の各々にそのときの不要なデータを保持させる各々
の制御回路と、データ長識別ビットを受けて、演算装置
内のＡＬＵの不要なデータ部分を所定値に固定する制御
回路と、データ長識別ビットを各々の制御回路へ伝送す
る為のバスとを備えることを特徴とする。

【００１６】第９発明に係る半導体演算装置は、不要な
データ部分の回路の動作を止める為の制御信号を伝送す
る制御線と、この制御信号の伝送を受けて不要なデータ
部分を所定値に固定する制御回路とを備えることを特徴
とする。

【００１７】第１０発明に係る半導体演算装置は、不要
なデータ部分の回路の動作を止める為の制御信号を、各
々の制御回路へ与える為の制御ピンを備えることを特徴
とする。

【００１８】第１１発明に係る半導体演算装置は、デー
タ毎に備えたデータ長を示すデータ長識別ビットを受け
て、不要なデータ部分を所定値に固定する制御回路と、
データ長識別ビットをこの制御回路へ伝送する為のバス
とを備えることを特徴とする。

【００１９】第１２発明に係る半導体記憶装置は、不要
なデータ部分の回路の動作を止める為の制御信号を伝送
する制御線と、この制御信号の伝送を受けて不要なデー
タ部分の制御信号を抑止する制御回路とを備えることを
特徴とする。

【００２０】第１３発明に係る半導体記憶装置は、不要
なデータ部分の回路の動作を止める為の制御信号を、各
々の制御回路へ与える為の制御ピンを備えることを特徴
とする。

【００２１】第１４発明に係る半導体記憶装置は、デー
タ毎に備えたデータ長を示すデータ長識別ビットを受け
て、不要なデータ部分の制御信号を抑止する制御回路
と、データ長識別ビットをこの制御回路へ伝送する為の
バスとを備えることを特徴とする。

【００２２】第１５発明に係る半導体一時記憶装置は、
不要なデータ部分の回路の動作を止める為の制御信号を
伝送する制御線と、この制御信号の伝送を受けて不要な
データ部分を所定値に固定する制御回路と、この制御回
路へ不要なデータ部分のビット分を分岐伝送するバスと
を備えることを特徴とする。

【００２３】第１６発明に係る半導体一時記憶装置は、
不要なデータ部分の回路の動作を止める為の制御信号を
伝送する制御線と、この制御信号の伝送を受けて、その
ときの不要なデータを保持させる制御回路とを備えるこ
とを特徴とする。

【００２４】第１７発明に係る半導体一時記憶装置は、
不要なデータ部分の回路の動作を止める為の制御信号を
各々の制御回路へ与える為の制御ピンを備えることを特
徴とする。

【００２５】第１８発明に係る半導体一時記憶装置は、
データ毎に備えたデータ長を示すデータ長識別ビットを
受けて、不要なデータ部分を所定値に固定する制御回路
と、この制御回路へ不要なデータ部分のビット分を分岐
伝送するバスと、この制御回路へデータ長識別ビットを
伝送する為のバスとを備えることを特徴とする。

【００２６】第１９発明に係る半導体一時記憶装置は、
データ毎に備えたデータ長を示すデータ長識別ビットを
受けて、そのときの不要なデータを保持させる制御回路
と、データ長識別ビットをこの制御回路へ伝送する為の
バスとを備えることを特徴とする。

【００２７】

【作用】第１発明に係る半導体集積回路では、制御線が
不要なデータ部分の回路の動作を止める為の制御信号を
制御回路へ伝送し、これを受けて制御回路が不要なデー
タ部分の動作を止める。

【００２８】第２発明に係る半導体集積回路では、制御
信号を記憶する手段が不要なデータ部分の動作を止める
為の制御信号を記憶して、制御線がこの制御信号を半導
体集積回路内の各制御回路へ転送し、これを受けて各々
の制御回路が、記憶装置内回路の不要なデータ部分の制
御信号を抑止し、一時記憶装置内及び演算装置内の各々
の不要なデータ部分を所定値に固定する。

【００２９】第３発明に係る半導体集積回路では、制御
信号を記憶する手段が不要なデータ部分の動作を止める
為の制御信号を記憶して、制御線がこの制御信号を半導
体集積回路内の各制御回路へ転送し、これを受けて各々
の制御回路が、記憶装置内回路の不要なデータ部分の制
御信号を抑止し、一時記憶装置及び演算装置内のアキュ
ムレータにそのときの不要なデータを保持させ、演算装
置内のＡＬＵ内の不要なデータ部分を所定値に固定す
る。

【００３０】第４発明に係る半導体集積回路では、ステ
ータスレジスタが不要なデータ部分の動作を止める為の
制御信号を記憶する。

【００３１】第５発明に係る半導体集積回路では、制御
ピンが、不要なデータ部分の動作を止める為の制御信号
を、制御線を介して制御回路へ与え、これを受けて制御
回路は不要なデータ部分の動作を止める。

【００３２】第６発明に係る半導体集積回路では、制御
回路が、データ毎に備えたデータ長を示すデータ長識別
ビットを、それを分岐伝送する為のバスを介して受け
て、不要なデータ部分の動作を止める。

【００３３】第７発明に係る半導体集積回路では、各々
の制御回路が、データ毎に備えたデータ長を示すデータ
長識別ビットを、それを分岐伝送する為の各々のバスを
介して受けて、記憶装置内回路の不要なデータ部分の制
御信号を抑止し、一時記憶装置内及び演算装置内の各々
の不要なデータ部分を所定値に固定する。

【００３４】第８発明に係る半導体集積回路では、各々
の制御回路が、データ毎に備えたデータ長を示すデータ
長識別ビットを、それを分岐伝送する為の各々のバスを
介して受けて、記憶装置内回路の不要なデータ部分の制
御信号を抑止し、一時記憶装置及び演算装置内の一時記
憶装置の各々にそのときの不要なデータを保持させ、演
算装置内のＡＬＵの不要なデータ部分を所定値に固定す
る。

【００３５】第９発明に係る半導体演算装置では、制御
線が不要なデータ部分の回路の動作を止める為の制御信
号を制御回路へ伝送し、これを受けて制御回路が不要な
データ部分を所定値に固定する。

【００３６】第１０発明に係る半導体演算装置では、制
御ピンが、不要なデータ部分の動作を止める為の制御信
号を、制御線を介して制御回路へ与え、これを受けて制
御回路は不要なデータ部分の動作を止める。

【００３７】第１１発明に係る半導体演算装置では、制
御回路が、データ毎に備えたデータ長を示すデータ長識
別ビットを、それを分岐伝送する為のバスを介して受け
て、不要なデータ部分を所定値に固定する。

【００３８】第１２発明に係る半導体記憶装置では、制
御線が不要なデータ部分の回路の動作を止める為の制御
信号を制御回路へ伝送し、これを受けて制御回路が不要
なデータ部分の諸制御信号を抑止する。

【００３９】第１３発明に係る半導体記憶装置では、制
御ピンが、不要なデータ部分の動作を止める為の制御信
号を、制御線を介して制御回路へ与え、これを受けて制
御回路は不要なデータ部分の動作を止める。

【００４０】第１４発明に係る半導体記憶装置では、制
御回路が、データ毎に備えたデータ長を示すデータ長識
別ビットを、それを分岐伝送する為のバスを介して受け
て、不要なデータ部分の制御信号を抑止する。

【００４１】第１５発明に係る半導体一時記憶装置で
は、バスが不要なデータ部分のビット分を制御回路へ分
岐伝送し、制御線が不要なデータ部分の回路の動作を止
める為の制御信号を制御回路へ伝送して、これを受けて
制御回路が不要なデータ部分を所定値に固定する。

【００４２】第１６発明に係る半導体一時記憶装置で
は、制御線が不要なデータ部分の回路の動作を止める為
の制御信号を制御回路へ伝送し、これを受けて制御回路
がそのときの不要なデータを保持させる。

【００４３】第１７発明に係る半導体一時記憶装置で
は、制御ピンが、不要なデータ部分の動作を止める為の
制御信号を、制御線を介して制御回路へ与え、これを受
けて制御回路は不要なデータ部分の動作を止める。

【００４４】第１８発明に係る半導体一時記憶装置で
は、バスが制御回路へ不要なデータ部分のビット分を分
岐伝送し、制御回路は、データ毎に備えたデータ長を示
すデータ長識別ビットを、それを分岐伝送する為のバス
を介して受けて、不要なデータ部分を所定値に固定す
る。

【００４５】第１９発明に係る半導体一時記憶装置で
は、制御回路が、データ毎に備えたデータ長を示すデー
タ長識別ビットを、それを分岐伝送する為のバスを介し
て受けて、そのときの不要なデータを保持させる。

【００４６】

【実施例】以下に、本発明をその実施例を示す図面を参
照しながら説明する。 実施例１．図１は、第１，２，４発明に係る半導体集積
回路の１実施例の構成を示すブロック図である。取り扱
い得るデータ長がＮビットであるバス１５が、メモリ１
０と、レジスタ１１と、ＡＬＵ１２及びアキュムレータ
１３から成る演算装置１４と、半導体集積回路の状態を
示す信号を記憶するステータスレジスタ１６とを互いに
接続し、ステータスレジスタ１６内には不要なデータ部
分の回路の動作を止める為の制御信号を記憶するフィー
ルド１６ａが設けられ、レジスタ１１、レジスタ１１の
制御回路１８にはバス１５の下位Ｋ（Ｋ＜Ｎ）ビット分
１５ｂ、上位（Ｎ−Ｋ）ビット分１５ａが各々分岐接続
されて、アキュムレータ１３、アキュムレータ１３の制
御回路２０には演算装置１４の内部バスの下位Ｋビット
分１３ｂ、上位（Ｎ−Ｋ）ビット分１３ａが各々分岐接
続され、レジスタ１１及びＡＬＵ１２はバス１５とは別
の経路でも接続されて、レジスタ１１、アキュムレータ
１３にクロック信号線６４が接続されている。

【００４７】また、これとは別にステータスレジスタ１
６内のフィールド１６ａから不要なデータ部分の動作を
止める為の制御信号を転送する制御線２１が、メモリ１
０内の回路の不要なデータ部分の制御信号を抑止する制
御回路１７と、レジスタ１１内の不要なデータ部分を所
定値に固定する制御回路１８と、ＡＬＵ１２内の不要な
データ部分を所定値に固定する制御回路１９と、アキュ
ムレータ１３内の不要なデータ部分を所定値に固定する
制御回路２０とに接続されている。また、バス２２がレ
ジスタ１１及びステータスレジスタ１６に接続されて、
オペレーションコードＯＰＣを伝送し、レジスタ１１か
らはデコーダ２３を介してオペレーションコードＯＰＣ
がＡＬＵ１２へ与えられるようになっている。

【００４８】このような構成の半導体集積回路の動作を
以下に説明する。取り扱い得るデータ長がＮビットであ
る半導体集積回路が、データ長がＮビットのデータを取
り扱うとき、ステータスレジスタ１６内のフィールド１
６ａは、制御装置がプログラムから解読して出力した通
常の動作の為の制御信号を記憶する。この制御信号（例
えば“１”とする）は、フィールド１６ａから制御線２
１を介して制御回路１７，１８，１９，２０へ転送され
るが、このとき、制御回路１７，１８，１９，２０は作
動せず、メモリ１０、レジスタ１１、ＡＬＵ１２、アキ
ュムレータ１３は通常通りデータ長がＮビットのデータ
を取り扱う。半導体集積回路が、データ長がＫビット
（Ｋ＜Ｎ）のデータを取り扱うとき、フィールド１６ａ
は、制御装置がプログラムから解読して出力した（Ｎ−
Ｋ）ビットの不要なデータ部分の動作を止める為の制御
信号を記憶する。この制御信号（例えば“０”とする）
は、フィールド１６ａから制御線２１を介して制御回路
１７，１８，１９，２０へ転送される。

【００４９】（Ｎ−Ｋ）ビットの不要なデータ部分の回
路の動作を止める為の制御信号“０”の転送を受けた制
御回路１９は、ＡＬＵ１２内の不要なデータ部分を所定
値に固定する。（Ｎ−Ｋ）ビットの不要なデータ部分の
回路の動作を止める為の制御信号“０”の転送を受けた
制御回路２０は、アキュムレータ１３内の不要なデータ
部分を所定値に固定する。（Ｎ−Ｋ）ビットの不要なデ
ータ部分の回路の動作を止める為の制御信号“０”の転
送を受けた制御回路１７は、メモリ１０の（Ｎ−Ｋ）ビ
ットの不要なデータ部分にライト・イネーブル信号、セ
ンスアンプ・イネーブル信号、プリチャージ・イネーブ
ル信号等の制御信号が働くことを抑止する。その為、メ
モリ１０の（Ｎ−Ｋ）ビットの不要なデータ部分は作動
しない。（Ｎ−Ｋ）ビットの不要なデータ部分の回路の
動作を止める為の制御信号“０”の転送を受けた制御回
路１８は、レジスタ１１内の不要なデータ部分を所定値
に固定する。

【００５０】以下に、各部の詳細な構成及び動作を説明
する。図２は、ＡＬＵ１２及びその制御回路１９の構成
例を示すブロック図である。ここでは、繁雑さを避ける
為に、最も基本的なリップル桁上げ型の例えば８ビット
ＡＬＵにおいて、例えばデータ長が４ビットのデータを
取り扱う場合を示している。本発明に係る半導体集積回
路のＡＬＵ１２のデータについては、特別な制御をする
必要はない。メモリ１０、レジスタ１１、ラッチ（図示
せず）等の不要なデータ部分（上位４桁）の動作を止め
ることにより、ＡＬＵ１２の不要なデータ部分（上位４
桁）には、固定値又はクロック信号の前のサイクルの値
が変わらず入力されるので、ＡＬＵ１２の不要なデータ
部分に相当する回路は作動しないからである。しかし、
有効なデータ部分（下位４桁）の演算結果によっては、
桁上げが生じる可能性があり、このときには、ＡＬＵ１
２の不要な回路が作動し、電力を消費する。その為、Ａ
ＬＵ１２では、桁上げ信号と不要なデータ部分の動作を
止める為の制御信号とを入力とする制御回路１９を付加
することによって、不要な桁上げの伝播を無くし、消費
電力の削減を図っている。

【００５１】図２では、最下位桁の１ビットフルアダー
８０に２入力信号Ａ０，Ｂ０が入力されて、演算結果Ｓ
０と桁上げＣ０とを出力し、２桁目から８桁目迄の１ビ
ットフルアダー８１〜８７は、それぞれ前桁からの桁上
げＣ０〜Ｃ６と２入力Ａ１〜Ａ７，Ｂ１〜Ｂ７とが入力
されて演算結果Ｓ１〜Ｓ７と桁上げＣ１〜Ｃ７とを出力
するようになっている。但し，４桁目の桁上げＣ３は、
制御回路１９のＡＮＤ回路８９へ、制御線２１からの不
要なデータ部分の回路の動作を止める為の制御信号と共
に入力され、ＡＮＤ回路８９の出力は、４桁目の桁上げ
Ｃ３に代わって５桁目の１ビットフルアダー８４へ入力
されるようになっており、桁上げＣ７は最上位桁のキャ
リーアウトＣＹＯＵＴとして示されている。

【００５２】このような構成のＡＬＵの動作を以下に説
明する。データ長が８ビットのデータを取り扱うとき、
制御線２１は、外部からの通常の動作の為の制御信号
（例えば“１”とする）を伝送する。その為、制御線２
１からの制御信号を一方の入力とするＡＮＤ回路８９
の、他方の入力である４桁目の１ビットフルアダー８３
からの桁上げＣ３は有効とされ、そのまま５桁目の１ビ
ットフルアダー８４へ入力される。従って、最下位桁の
１ビットフルアダー８０は、入力信号Ａ０とＢ０とを加
算して演算結果Ｓ０と桁上げＣ０とを出力すると共に、
２桁目から８桁目迄の１ビットフルアダー８１〜８７
は、それぞれ前桁からの桁上げＣ０〜Ｃ６と入力Ａ１〜
Ａ７と入力Ｂ１〜Ｂ７とを加算して、演算結果Ｓ１〜Ｓ
７と桁上げＣ１〜Ｃ６とキャリーアウトＣＹＯＵＴとを
出力し、通常の８ビットのＡＬＵとして作動する。

【００５３】データ長が４ビットのデータを取り扱うと
き、制御線２１は、４ビットの不要なデータ部分の回路
の動作を止める為の外部からの制御信号“０”を伝送す
る。その為、制御線２１からの制御信号を一方の入力と
する制御回路１９のＡＮＤ回路８９の出力は常時“０”
となり、他方の入力である４桁目の１ビットフルアダー
８３からの桁上げＣ３は無効とされる。従って、最下位
桁の１ビットフルアダー８０は、入力信号Ａ０とＢ０と
を加算して演算結果Ｓ０と桁上げＣ０とを出力すると共
に、２〜４桁目の１ビットフルアダー８１〜８３は、そ
れぞれ前桁からの桁上げＣ０〜Ｃ２と入力Ａ１〜Ａ３と
入力Ｂ１〜Ｂ３とを加算して、演算結果Ｓ１〜Ｓ３と桁
上げＣ１〜Ｃ３とを出力するが、４桁目の１ビットフル
アダー８３の桁上げＣ３は、５桁目の１ビットフルアダ
ー８４へ入力されない。

【００５４】その結果、メモリ１０、レジスタ１１、ラ
ッチ等の不要なデータ部分の動作を止めることにより、
ＡＬＵ１２の不要なデータ部分の回路は作動せず、ま
た、上述したように、桁上げも生じないので、ＡＬＵ１
２の上位４桁の部分の回路は作動せず、無駄な電力を消
費しない。尚、上述では、データ長が８ビットのＡＬＵ
において、データ長が４ビットのデータを取り扱う場合
を説明したが、１６ビットと８ビット又は４ビット、２
４ビットと１２ビット、３２ビットと１６ビット等、Ｎ
ビットとＫビット（Ｎ＞Ｋ）の場合において、上述と同
様のことが可能である。

【００５５】図３は、メモリ１０の下位Ｋビット、上位
（Ｎ−Ｋ）ビット及びその制御回路１７の各１ビット分
の構成例を示すブロック図である。下位Ｋビットの１ビ
ット分のメモリセル３５は、ワード線３６をゲート入力
とするアクセス用ＦＥＴ３３，３４に接続されており、
アクセス用ＦＥＴ３３，３４を通じてビット線３１、バ
ービット線３２との間で読み出し、書き込みのデータ転
送を行うようになっている。ビット線３１、バービット
線３２は、各々の１端がプリチャージイネーブル信号線
３７にゲート接続されたプリチャージ用ＦＥＴ３８，３
９を通じて電源電位に接続されると共に、各々の他端が
Ｙセレクタ３０を介して、センスアンプ４１に接続さ
れ、読み出しのデータ転送を行うようになっている。

【００５６】センスアンプ４１には、センスアンプイネ
ーブル信号線４２にゲート接続され、他端が接地された
ＦＥＴ４０が接続され、データ読み出しの制御を行う。
ビット線３１、バービット線３２の各々の他端は、ライ
トイネーブル信号線２７をゲート入力とするＦＥＴ２
８，２９を介してビット毎の書き込みドライバ２６にも
接続され、書き込みのデータ転送を行うようになってい
る。センスアンプ４１からは、読み出しデータラッチ４
３へ読み出しデータ線４４が接続され、読み出しデータ
ラッチ４３で選択されたセンスアンプのデータが出力さ
れるようになっている。上位（Ｎ−Ｋ）ビットの１ビッ
ト分のメモリセル５５は、ワード線３６をゲート入力と
するアクセス用ＦＥＴ５３，５４に接続されており、ア
クセス用ＦＥＴ５３，５４を通じてビット線５１、バー
ビット線５２との間で読み出し、書き込みのデータ転送
を行うようになっている。ビット線５１、バービット線
５２は、各々の１端がプリチャージイネーブル信号線３
７と制御線２１とを入力とするＡＮＤ回路５６の出力に
ゲート接続されたプリチャージ用ＦＥＴ５７，５８を通
じて電源電位に接続されると共に、各々の他端がＹセレ
クタ３０を介して、センスアンプ６０に接続され、読み
出しのデータ転送を行うようになっている。

【００５７】センスアンプ６０には、センスアンプイネ
ーブル信号線４２と制御線２１とを入力とするＡＮＤ回
路５０の出力にゲート接続され他端が接地されたＦＥＴ
５９が接続され、データ読み出しの制御を行う。ビット
線５１、バービット線５２の各々の他端は、ライトイネ
ーブル信号線２７と制御線２１とが入力であるＡＮＤ回
路４７の出力をゲート入力とするＦＥＴ４８，４９を介
してビット毎の書き込みドライバ４６にも接続され、書
き込みのデータ転送を行うようになっている。ビット毎
の書き込みドライバ４６には、制御線２１の制御信号も
与えられ、書き込みを制御するようになっている。セン
スアンプ６０からは、読み出しデータラッチ４３の上位
（Ｎ−Ｋ）ビットの１ビット分６２に読み出しデータ線
６３が接続されている。上位（Ｎ−Ｋ）ビットの各１ビ
ット分６２には、クロック信号線６４と制御線２１とを
入力とするＡＮＤ回路６１の出力も与えられ、読み出し
制御を行うようになっている。ＡＮＤ回路４７，５０，
５６，６１は、制御回路１７の１ビット分を構成してい
る。

【００５８】このような構成のメモリの下位Ｋビット、
上位（Ｎ−Ｋ）ビット及びその制御回路１７の各１ビッ
ト分の動作を以下に説明する。データ長がＮビットのデ
ータを取り扱うとき、制御線２１は、外部からの通常の
動作の為の制御信号（例えば“１”とする）を伝送す
る。このとき、制御回路１７内のＡＮＤ回路４７，５
０，５６，６１の入力の内、制御線２１からの入力は
“１”となるので、他方の各々の入力であるライトイネ
ーブル信号、センスアンプイネーブル信号、プリチャー
ジイネーブル信号、クロック信号が有効とされ、メモリ
セル３５及びメモリセル５５では共に書き込み、読み出
しの各動作が通常通り行われる。

【００５９】データ長がＫビットのデータを取り扱うと
き、制御線２１は、（Ｎ−Ｋ）ビットの不要なデータ部
分の回路の動作を止める為の外部からの制御信号“０”
を伝送する。このとき、制御回路１７内のＡＮＤ回路４
７，５０，５６，６１の入力の内、一方の制御線２１か
らの入力は“０”となる。書き込み動作のとき、メモリ
セル３５においては、プリチャージイネーブル信号線３
７からプリチャージイネーブル信号を受けたＦＥＴ３
８，３９が作動してプリチャージ動作が行われた後、ワ
ード線３６からローアドレス信号を受けたＦＥＴ３３，
３４と、書き込みドライバ２６と、ライトイネーブル信
号を受けたＦＥＴ２８，２９とが作動して、メモリセル
３５への書き込みは通常通り行われる。

【００６０】一方、メモリセル５５においては、制御線
２１からの入力が“０”となるので、ＡＮＤ回路５６は
プリチャージイネーブル信号を抑止して、ＦＥＴ５７，
５８を作動させず、プリチャージ動作は行われない。ま
た、書き込みドライバ４６が制御線２１から“０”信号
を受けて動作が禁止されると共に、制御線２１からの入
力が“０”となるのでＡＮＤ回路４７はライトイネーブ
ル信号を抑止して、ＦＥＴ４８，４９を作動させない。
その為、メモリセル３５への書き込みは行われない。従
って、メモリの上位（Ｎ−Ｋ）ビットでは、ＦＥＴ５
７，５８の動作、プリチャージ動作、書き込みドライバ
４６の動作及びＦＥＴ４８，４９の動作に伴う電力は消
費されない。読み出し動作のとき、メモリセル３５にお
いては、プリチャージイネーブル信号線３７からプリチ
ャージイネーブル信号を受けたＦＥＴ３８，３９が作動
してプリチャージ動作が行われる。次いで、ワード線３
６からローアドレス信号を受けたＦＥＴ３３，３４と、
センスアンプイネーブル信号線４２からセンスアンプイ
ネーブル信号を受けたＦＥＴ４０とが作動して、メモリ
セル３５からセンスアンプ４１へデータの読み出しが行
われ、このデータは読み出しデータラッチ４３を介して
選択出力される。

【００６１】一方、メモリセル５５においては、制御線
２１からの入力が“０”となるので、ＡＮＤ回路５６は
プリチャージイネーブル信号を抑止して、ＦＥＴ５７，
５８を作動させず、プリチャージ動作は行われない。ま
た、制御線２１からの入力が“０”となるので、ＡＮＤ
回路５０はセンスアンプイネーブル信号線４２からのセ
ンスアンプイネーブル信号を抑止してＦＥＴ５９を作動
させず、メモリセル５５からセンスアンプ６０へデータ
の読み出しは行われない。また、制御線２１からの入力
が“０”となるので、ＡＮＤ回路６１はクロック信号線
６４からのクロック信号を抑止する。その為、読み出し
データラッチ４３の上位（Ｎ−Ｋ）ビットの１ビット分
６２は作動しない。従って、メモリの上位（Ｎ−Ｋ）ビ
ットでは、ＦＥＴ５７，５８の動作、プリチャージ動
作、センスアンプ６０の動作、ＦＥＴ５９の動作及び読
み出しデータラッチ４３の上位（Ｎ−Ｋ）ビット分の動
作に伴う電力は消費されない。

【００６２】図４は、レジスタ１１（データ部のみ。オ
ペレーションコード部等は省略）及びその制御回路１８
の構成を示すブロック図である。制御回路１８は、制御
線２１とバス１５の上位（Ｎ−Ｋ）ビット分１５ａと接
地端子とが接続されたセレクタ７２で構成されている。
このセレクタ７２の出力線はレジスタ１１の上位（Ｎ−
Ｋ）ビット７４へ接続され、レジスタ１１の下位Ｋビッ
ト７５へはバス１５の下位Ｋビット分１５ｂが接続され
ている。レジスタ１１の上位（Ｎ−Ｋ）ビット７４及び
下位Ｋビット７５へは、それぞれクロック信号線６４が
接続されている。このような構成のレジスタ１１及び制
御回路１８の動作を以下に説明する。データ長がＮビッ
トのデータを取り扱うとき、制御線２１は、通常の動作
の為の外部からの制御信号（例えば“１”とする）を伝
送する。このとき、制御回路１８のセレクタ７２はバス
１５ａを選択して通過させ、レジスタ１１はＮビットの
データを通常通り記憶する。

【００６３】データ長がＫビットのデータを取り扱うと
き、制御線２１は、（Ｎ−Ｋ）ビットの不要なデータ部
分の動作を止める為の外部からの制御信号“０”を伝送
する。このとき、制御回路１８のセレクタ７２は接地端
子を選択して、上位（Ｎ−Ｋ）ビット７４の各ビットの
値を、バス１５の上位（Ｎ−Ｋ）ビット分１５ａの各ビ
ットの値に拘らず“０”とする。従って、レジスタ１１
は、データ長がＮビットからＫビットへ変化した１回目
のクロック信号サイクルでは、既に上位（Ｎ−Ｋ）ビッ
ト７４の各ビットに保持されていたデータの全ての値が
“０”でないときは、上位（Ｎ−Ｋ）ビット７４も作動
して電力を消費するが、データ長がＫビットのデータの
処理が連続するときは、ＮビットデータからＫビットデ
ータへ変化した２回目以降のクロック信号サイクルで
は、セレクタ７２が上位（Ｎ−Ｋ）ビット７４の各ビッ
トへ“０”を出力し続けるので、上位（Ｎ−Ｋ）ビット
７４は作動せず電力を消費しない。尚、上述では、レジ
スタについて記述したが、同じく半導体一時記憶装置で
あるアキュムレータ、ラッチについても同様のことが可
能である。

【００６４】実施例２．図５は、第３発明に係る半導体
集積回路の１実施例の構成を示すブロック図である。取
り扱い得るデータ長がＮビットであるバス１５が、メモ
リ１０と、レジスタ１１ａと、ＡＬＵ１２及びアキュム
レータ１３ｃから成る演算装置１４ａと、半導体集積回
路の状態を示す信号を記憶するステータスレジスタ１６
とを互いに接続し、ステータスレジスタ１６内には不要
なデータ部分の動作を止める為の制御信号を記憶するフ
ィールド１６ａが設けられ、レジスタ１１ａ及びＡＬＵ
１２はバス１５とは別の経路でも接続されて、レジスタ
１１ａ、アキュムレータ１３ｃにクロック信号線６４が
接続されている。また、これとは別にステータスレジス
タ１６内のフィールド１６ａから不要なデータ部分の動
作を止める為の制御信号を転送する制御線２１が、メモ
リ１０内の回路の不要なデータ部分の制御信号を抑止す
る制御回路１７と、レジスタ１１ａの不要なデータ部分
を所定値に固定する制御回路１８ａと、ＡＬＵ１２の不
要なデータ部分を所定値に固定する制御回路１９と、ア
キュムレータ１３ｃの不要なデータ部分を所定値に固定
する制御回路２０ａとに接続されている。また、バス２
２がレジスタ１１ａ及びステータスレジスタ１６に接続
されて、オペレーションコードＯＰＣを伝送し、レジス
タ１１ａからはデコーダ２３を介してオペレーションコ
ードＯＰＣがＡＬＵ１２へ与えられるようになってい
る。

【００６５】このような構成の半導体集積回路の動作を
以下に説明する。取り扱い得るデータ長がＮビットであ
る半導体集積回路が、データ長がＮビットのデータを取
り扱うとき、ステータスレジスタ１６内のフィールド１
６ａは、制御装置（図示せず）がプログラムから解読し
て出力した通常の動作の為の制御信号を記憶する。この
制御信号（例えば“１”とする）は、フィールド１６ａ
から制御線２１を介して制御回路１７，１８ａ，１９，
２０ａへ転送されるが、このとき、制御回路１７，１８
ａ，１９，２０ａは作動せず、メモリ１０、レジスタ１
１ａ、ＡＬＵ１２、アキュムレータ１３ｃは通常通りデ
ータ長がＮビットのデータを取り扱う。半導体集積回路
が、データ長がＫビット（Ｋ＜Ｎ）のデータを取り扱う
とき、フィールド１６ａは、制御装置（図示せず）がプ
ログラムから解読して出力した（Ｎ−Ｋ）ビットの不要
なデータ部分の回路の動作を止める為の制御信号を記憶
する。この制御信号（例えば“０”とする）は、フィー
ルド１６ａから制御線２１を介して制御回路１７，１８
ａ，１９，２０ａへ転送される。

【００６６】（Ｎ−Ｋ）ビットの不要なデータ部分の回
路の動作を止める為の制御信号“０”の転送を受けた制
御回路１９は、ＡＬＵ１２の不要なデータ部分を所定値
に固定する。（Ｎ−Ｋ）ビットの不要なデータ部分の回
路の動作を止める為の制御信号“０”の転送を受けた制
御回路２０ａは、アキュムレータ１３ｃにそのときの不
要なデータを保持させる。（Ｎ−Ｋ）ビットの不要なデ
ータ部分の回路の動作を止める為の制御信号“０”の転
送を受けた制御回路１７は、メモリ１０内の回路の（Ｎ
−Ｋ）ビットの不要なデータ部分にライト・イネーブル
信号、センスアンプ・イネーブル信号、プリチャージ・
イネーブル信号等の制御信号が働くことを抑止する。そ
の為、メモリ１０内の回路の（Ｎ−Ｋ）ビットの不要な
データ部分は作動しない。（Ｎ−Ｋ）ビットの不要なデ
ータ部分の回路の動作を止める為の制御信号“０”の転
送を受けた制御回路１８ａは、レジスタ１１ａにそのと
きの不要なデータを保持させる。

【００６７】以下に、各部の詳細な構成及び動作を説明
する。図６は、レジスタ１１ａ（データ部のみ。オペレ
ーションコード部等は省略）及びその制御回路１８ａの
構成例を示すブロック図である。制御回路１８ａは、制
御線２１とクロック信号線６４とを入力とするＡＮＤ回
路７６で構成されている。このＡＮＤ回路７６の出力線
はレジスタ１１ａの上位（Ｎ−Ｋ）ビット７８へ接続さ
れ、レジスタ１１ａの下位Ｋビット７９へはクロック信
号線６４が直接接続されている。また、レジスタ１１ａ
の上位（Ｎ−Ｋ）ビット７８、下位Ｋビット７９へはバ
ス１５の上位（Ｎ−Ｋ）ビット分、下位Ｋビット分が各
々接続されている。

【００６８】このような構成のレジスタ１１ａ及びその
制御回路１８ａの動作を以下に説明する。データ長がＮ
ビットのデータを取り扱うとき、制御線２１は、外部か
らの通常の動作の為の制御信号（例えば“１”とする）
を伝送する。このとき、制御回路１８ａはクロック信号
を通過させるので、レジスタ１１ａの上位（Ｎ−Ｋ）ビ
ット７８は、下位Ｋビット７９と同様に通常のレジスタ
として作動する。データ長がＫビットのデータを取り扱
うとき、制御線２１は、（Ｎ−Ｋ）ビットの不要なデー
タ部分の回路の動作を止める為の外部からの制御信号
“０”を伝送する。このとき、制御回路１８ａはクロッ
ク信号を通過させないので、レジスタ１１ａの上位（Ｎ
−Ｋ）ビット７８は、直前のクロック信号サイクルの値
を保持し続け、作動しないので電力を消費しない。一
方、レジスタ１１ａの下位Ｋビット７９はクロック信号
を受けて通常のレジスタとして作動する。尚、上述で
は、レジスタについて記述したが、同じく半導体一時記
憶装置であるアキュムレータ及びラッチについても同様
である。ＡＬＵ１２及びその制御回路１９、メモリ１０
及びその制御回路１７の詳細な構成及び動作は、上述に
おいて説明した第２発明に係る半導体集積回路のＡＬＵ
１２及びその制御回路１９、メモリ１０及びその制御回
路１７と同様なので、説明を省略する。

【００６９】実施例３．図７は、第５発明に係る半導体
集積回路の１実施例の構成を示すブロック図である。取
り扱い得るデータ長がＮビットであるバス１５が、メモ
リ１０と、レジスタ１１と、ＡＬＵ１２及びアキュムレ
ータ１３から成る演算装置１４を互いに接続し、レジス
タ１１、レジスタ１１の制御回路１８にはバス１５の下
位Ｋ（Ｋ＜Ｎ）ビット分１５ｂ、上位（Ｎ−Ｋ）ビット
分１５ａが各々分岐接続されて、アキュムレータ１３、
アキュムレータ１３の制御回路２０には演算装置１４の
内部バスの下位Ｋビット分１３ｂ、上位（Ｎ−Ｋ）ビッ
ト分１３ａが各々分岐接続され、レジスタ１１及びＡＬ
Ｕ１２はバス１５とは別の経路でも接続されて、レジス
タ１１、アキュムレータ１３にクロック信号線６４が接
続されている。

【００７０】“１”レベル又は“０”レベルの信号電位
を選択する外部制御ピン１００から不要なデータ部分の
回路の動作を止める為の制御信号を伝える制御線９９
が、メモリ１０内の回路の不要なデータ部分の制御信号
を抑止する制御回路１７と、レジスタ１１内の不要なデ
ータ部分を所定値に固定する制御回路１８と、ＡＬＵ１
２内の不要なデータ部分を所定値に固定する制御回路１
９と、アキュムレータ１３内の不要なデータ部分を所定
値に固定する制御回路２０とに接続され、バス２２がレ
ジスタ１１及びステータスレジスタ１６に接続されてい
る。また、バス２２がレジスタ１１に接続されて、オペ
レーションコードＯＰＣを伝送し、レジスタ１１からは
デコーダ２３を介してオペレーションコードＯＰＣがＡ
ＬＵ１２へ与えられるようになっている。

【００７１】このような構成の半導体集積回路の動作を
以下に説明する。取り扱い得るデータ長がＮビットであ
る半導体集積回路が、データ長がＮビットのデータを取
り扱う場合、操作者は外部制御ピン１００を通常の動作
の側へ接続する。外部制御ピン１００が通常の動作の側
へ接続されているとき、制御線９９には通常の動作の為
の制御信号（例えば“１”とする）の電位が充電されて
いる。このとき、制御回路１７，１８，１９，２０へは
この信号電位が与えられ、制御回路１７，１８，１９，
２０は作動せず、メモリ１０、レジスタ１１、ＡＬＵ１
２、アキュムレータ１３は、通常通りデータ長がＮビッ
トのデータを取り扱う。半導体集積回路が、データ長が
Ｋビット（Ｋ＜Ｎ）のデータを取り扱う場合、操作者は
外部制御ピン１００を（Ｎ−Ｋ）ビットの不要なデータ
部分の回路の動作を止める側へ接続する。このとき、制
御線９９には（Ｎ−Ｋ）ビットの不要なデータ部分の回
路の動作を止める為の制御信号（例えば“０”とする）
の電位（例えば接地電位）が充電され、制御回路１７，
１８，１９，２０へはこの信号電位（制御信号）が与え
られる。

【００７２】（Ｎ−Ｋ）ビットの不要なデータ部分の回
路の動作を止める為の制御信号“０”を与えられた制御
回路１９は、ＡＬＵ１２内の不要なデータ部分を所定値
に固定する。（Ｎ−Ｋ）ビットの不要なデータ部分の回
路の動作を止める為の制御信号“０”を与えられた制御
回路２０は、アキュムレータ１３内の不要なデータ部分
を所定値に固定する。（Ｎ−Ｋ）ビットの不要なデータ
部分の回路の動作を止める為の制御信号“０”を与えら
れた制御回路１７は、メモリ１０の（Ｎ−Ｋ）ビットの
不要なデータ部分にライト・イネーブル信号、センスア
ンプ・イネーブル信号、プリチャージ・イネーブル信号
等の制御信号が働くことを抑止する。その為、メモリ１
０の（Ｎ−Ｋ）ビットの不要なデータ部分は作動しな
い。（Ｎ−Ｋ）ビットの不要なデータ部分の回路の動作
を止める為の制御信号“０”を与えられた制御回路１８
は、レジスタ１１内の不要なデータ部分を所定値に固定
する。ＡＬＵ１２及びその制御回路１９、アキュムレー
タ１３及びその制御回路２０、メモリ１０及びその制御
回路１７、レジスタ１１及びその制御回路１８各部の詳
細な構成及び動作は、上述において説明した第２発明に
係る半導体集積回路のＡＬＵ１２及びその制御回路１
９、アキュムレータ１３及びその制御回路２０、メモリ
１０及びその制御回路１７、レジスタ１１及びその制御
回路１８の構成及び動作と同様なので、説明を省略す
る。

【００７３】実施例４．図８は、第６，７発明に係る半
導体集積回路の１実施例の構成を示すブロック図であ
る。取り扱い得るデータ長がＮビットであるバス１５ｃ
が、メモリ１０と、レジスタ１１ｂと、ＡＬＵ１２及び
アキュムレータ１３ｄから成る演算装置１４ｂとを互い
に接続し、レジスタ１１ｂ及びＡＬＵ１２はバス１５ｃ
とは別の経路でも接続されている。バス１５ｃからは、
メモリ１０の回路の不要なデータ部分の制御信号を抑止
する制御回路９０、レジスタ１１ｂ内の不要なデータ部
分を所定値に固定する制御回路９１に、データフォーマ
ット９４に示すデータ長を表すデータ長識別ビット９５
を分岐する為のバス９７，９８が接続され、レジスタ１
１ｂからは、ＡＬＵ１２内の不要なデータ部分を所定値
に固定する制御回路９２、アキュムレータ１３ｄ内の不
要なデータ部分を所定値に固定する制御回路９３に、そ
れぞれデータ長識別ビット９５を分岐する為のバス９６
が接続されている。

【００７４】レジスタ１１ｂ、レジスタ１１ｂの制御回
路９１にはバス１５ｃの下位Ｋビット分１５ｂ、上位
（Ｎ−Ｋ）ビット分１５ａが各々分岐接続され、アキュ
ムレータ１３ｄ、アキュムレータ１３ｄの制御回路９３
には演算装置１４ｂの内部バスの下位Ｋビット分１３
ｂ、上位（Ｎ−Ｋ）ビット分１３ａが各々分岐接続され
て、レジスタ１１ｂ及びＡＬＵ１２はバス１５ｃとは別
の経路でも接続され、レジスタ１１ｂ、アキュムレータ
１３ｄにクロック信号線６４が接続されている。また、
バス２２がレジスタ１１ｂに接続されて、オペレーショ
ンコードＯＰＣを伝送し、レジスタ１１ｂからはデコー
ダ２３を介してオペレーションコードＯＰＣがＡＬＵ１
２へ与えられるようになっている。

【００７５】このような構成の半導体集積回路の動作を
以下に説明する。取り扱うデータのデータ長がＮビット
であるとき、データ毎のデータ長識別ビット９５は、デ
ータ長がＮビットであることを表す信号になっている。
この信号（例えば“１”とする）は、分岐バス９７，９
８，９６，９６を介して制御回路９０，９１，９２，９
３へ伝送されるが、このとき、制御回路９０，９１，９
２，９３は作動せず、メモリ１０、レジスタ１１ｂ、Ａ
ＬＵ１２、アキュムレータ１３ｄは通常通りデータ長が
Ｎビットのデータを取り扱う。取り扱うデータのデータ
長がＫビット（Ｋ＜Ｎ）であるとき、各データのデータ
長識別ビット９５は、データ長がＫビットであることを
表す信号になっている。この信号（例えば“０”とす
る）は、それぞれ、メモリ１０、レジスタ１１ｂ、ＡＬ
Ｕ１２、アキュムレータ１３ｄへデータが入力されると
き、分岐バス９７，９８，９６，９６を介して制御回路
９０，９１，９２，９３へ伝送される。

【００７６】データ長がＫビットであることを表す信号
“０”の伝送を受けた制御回路９２は、ＡＬＵ１２内の
不要なデータ部分を所定値に固定する。データ長がＫビ
ットであることを表す信号“０”の伝送を受けた制御回
路９３は、アキュムレータ１３ｄ内の不要なデータ部分
を所定値に固定する。データ長がＫビットであることを
表す信号“０”の伝送を受けた制御回路９０は、メモリ
１０内の回路の（Ｎ−Ｋ）ビットの不要なデータ部分に
ライト・イネーブル信号、センスアンプ・イネーブル信
号、プリチャージ・イネーブル信号等の制御信号が働く
ことを抑止する。その為、メモリ１０内の回路の（Ｎ−
Ｋ）ビットの不要なデータ部分は作動しない。データ長
がＫビットであることを表す信号“０”の伝送を受けた
制御回路９１は、レジスタ１１ｂ内の不要なデータ部分
を所定値に固定する。ＡＬＵ１２及び制御回路９２、ア
キュムレータ１３ｄ及び制御回路９３、メモリ１０及び
制御回路９０、レジスタ１１ｂ及び制御回路９１の詳細
な構成及び動作は、上述において説明した第２発明に係
る半導体集積回路のＡＬＵ１２及びその制御回路１９
（図２）、アキュムレータ１３及びその制御回路２０
（図４）、メモリ１０及びその制御回路１７（図３）、
レジスタ１１及びその制御回路１８（図４）の構成及び
動作と同様なので、説明を省略する。

【００７７】実施例５．図９は、第８発明に係る半導体
集積回路の１実施例の構成を示すブロック図である。取
り扱い得るデータ長がＮビットであるバス１５ｃが、メ
モリ１０と、レジスタ１１ｃと、ＡＬＵ１２及びアキュ
ムレータ１３ｅから成る演算装置１４ｃとを互いに接続
し、レジスタ１１ｃ及びＡＬＵ１２はバス１５ｃとは別
の経路でも接続され、ＡＬＵ１２とアキュムレータ１３
ｅとは演算装置１４ｃの内部バスで接続されている。バ
ス１５ｃからは、メモリ１０内の回路の不要なデータ部
分の制御信号を抑止する制御回路９０、レジスタ１１ｃ
内の不要なデータ部分を所定値に固定する制御回路９１
ａに、データフォーマット９４に示すデータ長を表すデ
ータ長識別ビット９５を分岐する為のバス９７，９８が
接続され、レジスタ１１ｃからは、ＡＬＵ１２内の不要
なデータ部分を所定値に固定する制御回路９２と、アキ
ュムレータ１３ｅ内の不要なデータ部分を所定値に固定
する制御回路９３ａとに、データ長識別ビット９５を分
岐する為のバス９６が接続されている。レジスタ１１ｃ
及びアキュムレータ１３ｅにはクロック信号線６４が接
続されている。また、バス２２がレジスタ１１ｃに接続
されて、オペレーションコードＯＰＣを伝送し、レジス
タ１１ｃからはデコーダ２３を介してオペレーションコ
ードＯＰＣがＡＬＵ１２へ与えられるようになってい
る。

【００７８】このような構成の半導体集積回路の動作を
以下に説明する。取り扱うデータのデータ長がＮビット
であるとき、各データのデータ長識別ビット９５は、デ
ータ長がＮビットであることを表す信号になっている。
この信号（例えば“１”とする）は、バス１５ｃから分
岐バス９７，９８，９６，９６を介して制御回路９０，
９１ａ，９２，９３ａへ伝送されるが、このとき、制御
回路９０，９１ａ，９２，９３ａは作動せず、メモリ１
０、レジスタ１１ｃ、ＡＬＵ１２、アキュムレータ１３
ｅは通常通りデータ長がＮビットのデータを取り扱う。
取り扱い得るデータのデータ長がＫビット（Ｋ＜Ｎ）で
あるとき、各データのデータ長識別ビット９５は、デー
タ長がＫビットであることを表す信号になっている。こ
の信号（例えば“０”とする）は、バス１５ｃから分岐
バス９７，９８，９６，９６を介して制御回路９０，９
１ａ，９２，９３ａへ伝送される。

【００７９】データ長がＫビットであることを表す信号
“０”の伝送を受けた制御回路９０は、メモリ１０内の
回路の（Ｎ−Ｋ）ビットの不要なデータ部分にライト・
イネーブル信号、センスアンプ・イネーブル信号、プリ
チャージ・イネーブル信号等の制御信号が働くことを抑
止する。その為、メモリ１０内の回路の（Ｎ−Ｋ）ビッ
トの不要なデータ部分は作動しない。データ長がＫビッ
トであることを表す信号“０”の伝送を受けた制御回路
９１ａは、レジスタ１１ｃにそのときの不要な（Ｎ−
Ｋ）ビットのデータを保持させる。データ長がＫビット
であることを表す信号“０”の伝送を受けた制御回路９
２は、ＡＬＵ１２内の不要な（Ｎ−Ｋ）ビットのデータ
部分を所定値に固定する。

【００８０】データ長がＫビットであることを表す信号
“０”の伝送を受けた制御回路９３ａは、アキュムレー
タ１３ｅにそのときの不要な（Ｎ−Ｋ）ビットのデータ
を保持させる。ＡＬＵ１２及び制御回路９２、アキュム
レータ１３ｅ及び制御回路９３ａ、メモリ１０及び制御
回路９０、レジスタ１１ｃ及び制御回路９１ａの詳細な
構成及び動作は、上述において説明した第３発明に係る
半導体集積回路のＡＬＵ１２及び制御回路１９（図
２）、アキュムレータ１３ｃ及び制御回路２０ａ（図
６）、メモリ１０及び制御回路１７（図３）、レジスタ
１１ａ及び制御回路１８ａ（図６）の各々の構成及動作
と同様であるので、説明を省略する。尚、データ長識別
ビットは１桁に限らず、データ長を識別する為の信号の
個数に応じて設定される。

【００８１】第９発明に係る半導体演算装置の実施例の
構成及び動作は、上述において説明した第２発明に係る
半導体集積回路の、図２に示すＡＬＵの構成及び動作と
同様であるので、説明を省略する。

【００８２】実施例６．図１０は、第１０発明に係る半
導体演算装置の１実施例の構成を示すブロック図であ
る。“１”レベル又は“０”レベルの信号電位を選択す
る外部制御ピン１０１から不要なデータ部分の回路の動
作を止める為の制御信号を伝える制御線１０２が、半導
体演算装置内の不要なデータ部分を所定値に固定する制
御回路１９に接続されている。その他の構成は、上述に
おいて説明した第２発明に係る半導体集積回路の、図２
に示すＡＬＵの構成と同様であるので、説明を省略す
る。

【００８３】このような構成の半導体演算装置の動作を
以下に説明する。取り扱い得るデータ長がＮビットであ
る半導体演算装置が、データ長がＮビットのデータを取
り扱う場合、操作者は外部制御ピン１０１を通常の動作
の側へ接続する。外部制御ピン１０１が通常の動作の側
へ接続されているとき、制御線１０２には通常の動作の
為の制御信号（例えば“１”とする）の電位が充電され
ている。このとき、制御回路１９へはこの信号電位が与
えられ、制御回路１９は作動せず、半導体演算装置は、
通常通りデータ長がＮビットのデータを取り扱う。半導
体演算装置が、データ長がＫビット（Ｋ＜Ｎ）のデータ
を取り扱う場合、操作者は外部制御ピン１０１を（Ｎ−
Ｋ）ビットの不要なデータ部分の回路の動作を止める側
へ接続する。このとき、制御線１０２には（Ｎ−Ｋ）ビ
ットの不要なデータ部分の回路の動作を止める為の制御
信号（例えば“０”とする）の電位（例えば接地電位）
が充電され、制御回路１９へはこの信号電位（制御信
号）が与えられる。その他の動作は、上述において説明
した第２発明に係る半導体集積回路の、図２に示すＡＬ
Ｕの動作と同様であるので、説明を省略する。

【００８４】実施例７．第１１発明に係る半導体演算装
置の実施例の構成は、第２発明に係る半導体集積回路の
図２に示すＡＬＵの制御線２１が、各データが有するデ
ータ長を表すデータ長識別ビットを分岐する為のバスに
置き換わった構成であり、その他の構成は第２発明に係
る半導体集積回路のＡＬＵの構成と同様であるので、説
明を省略する。このような構成の半導体演算装置では、
取り扱うデータのデータ長がＮビットであるとき、各デ
ータのデータ長識別ビットは、データ長がＮビットであ
ることを表す信号（例えば“１”とする）になってお
り、取り扱うデータのデータ長がＫビットのデータを取
り扱うとき、各データのデータ長識別ビットは、データ
長がＫビットであることを表す信号（例えば“０”とす
る）になっている。これらの信号は、データ長識別ビッ
トを分岐する為のバスにより制御回路１９のＡＮＤ回路
８９へ伝送される。その他の動作は第２発明に係る半導
体集積回路のＡＬＵの動作と同様であるので、説明を省
略する。

【００８５】第１２発明に係る半導体記憶装置の実施例
の構成及び動作は、上述において説明した第２発明に係
る半導体集積回路の、図３に示すメモリの構成及び動作
と同様であるので、説明を省略する。

【００８６】実施例８．図１１は、第１３発明に係る半
導体記憶装置の１実施例の構成を示すブロック図であ
る。“１”レベル又は“０”レベルの信号電位を選択す
る外部制御ピン１０３から不要なデータ部分の回路の動
作を止める為の制御信号を伝える制御線１０４が、制御
回路１７内の、プリチャージイネーブル信号線３７、セ
ンスアンプイネーブル信号線４２、ライトイネーブル信
号線２７、クロック信号線６４をそれぞれ一方の入力線
とするＡＮＤ回路５６，５０，４７，６１の他方の入力
線として接続されている。その他の構成は、上述におい
て説明した第２発明に係る半導体集積回路の、図３に示
すメモリの構成と同様であるので、説明を省略する。

【００８７】このような構成の半導体記憶装置の動作を
以下に説明する。取り扱い得るデータ長がＮビットであ
る半導体記憶装置が、データ長がＮビットのデータを取
り扱う場合、操作者は外部制御ピン１０３を通常の動作
の側へ接続する。外部制御ピン１０３が通常の動作の側
へ接続されているとき、制御線１０４には通常の動作の
為の制御信号（例えば“１”とする）の電位が充電され
ている。このとき、制御回路１７へはこの信号電位が与
えられ、制御回路１７内のＡＮＤ回路５６，５０，４
７，６１はそれぞれ一方の入力線から与えられる各制御
信号を通過させ、半導体記憶装置は、通常通りデータ長
がＮビットのデータを取り扱う。半導体記憶装置が、デ
ータ長がＫビット（Ｋ＜Ｎ）のデータを取り扱う場合、
操作者は外部制御ピン１０３を（Ｎ−Ｋ）ビットの不要
なデータ部分の回路の動作を止める側へ接続する。この
とき、制御線１０４には（Ｎ−Ｋ）ビットの不要なデー
タ部分の回路の動作を止める為の制御信号（例えば
“０”とする）の電位（例えば接地電位）が充電され、
制御回路１７内のＡＮＤ回路５６，５０，４７，６１へ
はこの信号電位（制御信号）が与えられる。その他の動
作は、上述において説明した第２発明に係る半導体集積
回路の、図３に示すメモリの動作と同様であるので、説
明を省略する。

【００８８】実施例９．第１４発明に係る半導体記憶装
置の実施例の構成は、第２発明に係る半導体集積回路の
図３に示すメモリの制御線２１が、各データが有するデ
ータ長を表すデータ長識別ビットを分岐する為のバスに
置き換わった構成であり、その他の構成は第２発明に係
る半導体集積回路のメモリの構成と同様であるので、説
明を省略する。このような構成の半導体記憶装置では、
取り扱うデータのデータ長がＮビットであるとき、各デ
ータのデータ長識別ビットは、データ長がＮビットであ
ることを表す信号（例えば“１”とする）になってお
り、取り扱うデータのデータ長がＫビットのデータを取
り扱うとき、各データのデータ長識別ビットは、データ
長がＫビットであることを表す信号（例えば“０”とす
る）になっている。これらの信号は、データ長識別ビッ
トを分岐する為のバスにより制御回路１７内のＡＮＤ回
路５６，５０，４７，６１へ伝送される。その他の動作
は第２発明に係る半導体集積回路のメモリの動作と同様
であるので、説明を省略する。

【００８９】第１５発明に係る半導体一時記憶装置の実
施例の構成及び動作は、上述において説明した第２発明
に係る半導体集積回路の、図４に示すレジスタの構成及
び動作と同様であるので、説明を省略する。

【００９０】第１６発明に係る半導体一時記憶装置の実
施例の構成及び動作は、上述において説明した第３発明
に係る半導体集積回路の、図６に示すレジスタの構成及
び動作と同様であるので、説明を省略する。

【００９１】実施例１０．図１２は、第１７発明に係る
半導体一時記憶装置の１実施例の構成を示すブロック図
である。“１”レベル又は“０”レベルの信号電位を選
択する外部制御ピン１０５から不要なデータ部分の回路
の動作を止める為の制御信号を伝える制御線１０６が、
制御回路１８内のセレクタ７２に接続されている。その
他の構成は、上述において説明した第２発明に係る半導
体集積回路の、図４に示すレジスタの構成と同様である
ので、説明を省略する。

【００９２】このような構成の半導体一時記憶装置の動
作を以下に説明する。取り扱い得るデータ長がＮビット
である半導体一時記憶装置１１ｄが、データ長がＮビッ
トのデータを取り扱う場合、操作者は外部制御ピン１０
５を通常の動作の側へ接続する。外部制御ピン１０５が
通常の動作の側へ接続されているとき、制御線１０６に
は通常の動作の為の制御信号（例えば“１”とする）の
電位が充電されている。このとき、制御回路１８内のセ
レクタ７２へはこの信号電位が与えられ、セレクタ７２
はバス１５ａを選択して、半導体一時記憶装置１１ｄは
通常通りデータ長がＮビットのデータを取り扱う。半導
体一時記憶装置１１ｄが、データ長がＫビット（Ｋ＜
Ｎ）のデータを取り扱う場合、操作者は外部制御ピン１
０５を（Ｎ−Ｋ）ビットの不要なデータ部分の回路の動
作を止める側へ接続する。このとき、制御線１０６には
（Ｎ−Ｋ）ビットの不要なデータ部分の回路の動作を止
める為の制御信号（例えば“０”とする）の電位（例え
ば接地電位）が充電され、制御回路１８内のセレクタ７
２へはこの信号電位（制御信号）が与えられる。その他
の動作は、上述において説明した第２発明に係る半導体
集積回路の、図４に示すレジスタの動作と同様であるの
で、説明を省略する。

【００９３】実施例１１．第１８発明に係る半導体一時
記憶装置の実施例の構成は、第２発明に係る半導体集積
回路の、図４に示すレジスタの制御線２１が、各データ
が有するデータ長を表すデータ長識別ビットを分岐する
為のバスに置き換わった構成であり、その他の構成は第
２発明に係る半導体集積回路のレジスタの構成と同様で
あるので、説明を省略する。このような構成の半導体一
時記憶装置では、取り扱うデータのデータ長がＮビット
であるとき、データ毎のデータ長識別ビットは、データ
長がＮビットであることを表す信号（例えば“１”とす
る）になっており、取り扱うデータのデータ長がＫビッ
トであるとき、データ毎のデータ長識別ビットは、デー
タ長がＫビットであることを表す信号（例えば“０”と
する）になっている。これらの信号は、データ長識別ビ
ットを分岐する為のバスにより制御回路１８のセレクタ
７２へ伝送される。その他の動作は第２発明に係る半導
体集積回路のレジスタの動作と同様であるので、説明を
省略する。

【００９４】実施例１２．第１９発明に係る半導体一時
記憶装置の実施例の構成は、第３発明に係る半導体集積
回路の図６に示すレジスタの制御線２１が、各データが
有するデータ長を表すデータ長識別ビットを分岐する為
のバスに置き換わった構成であり、その他の構成は第３
発明に係る半導体集積回路のレジスタの構成と同様であ
るので、説明を省略する。このような構成の半導体一時
記憶装置では、取り扱うデータのデータ長がＮビットで
あるとき、データ毎のデータ長識別ビットは、データ長
がＮビットであることを表す信号（例えば“１”とす
る）になっており、取り扱うデータのデータ長がＫビッ
トであるとき、データ毎のデータ長識別ビットは、デー
タ長がＫビットであることを表す信号（例えば“０”と
する）になっている。これらの信号は、データ長識別ビ
ットを分岐する為のバスにより制御回路１８ａのＡＮＤ
回路７６へ伝送される。その他の動作は第３発明に係る
半導体集積回路のレジスタの動作と同様であるので、説
明を省略する。

【００９５】尚、上述の各実施例におけるデータ長識別
ビットは１桁に限らず、データ長を識別する為の信号の
個数に応じて設定される。データ長識別ビットが複数桁
の場合は、各制御回路に解読機能を持たせる。また、上
述の各実施例では、メモリ、レジスタ、ＡＬＵ、アキュ
ムレータを各１として説明したが、１に限らず複数又は
０であっても良いことは言う迄も無い。また、取り扱い
得るデータ長Ｎビットに対するデータ長Ｋビットの種類
も、１種類に限らず複数種類のデータ長Ｋビットがあっ
ても、上述の各実施例と同様のことが可能である。

【００９６】

【発明の効果】第１発明に係る半導体集積回路によれ
ば、不要なデータ部分の動作を止めるので、消費電力を
削減できる。

【００９７】第２，４発明に係る半導体集積回路によれ
ば、記憶装置内回路の不要なデータ部分の制御信号を抑
止し、一時記憶装置内及び演算装置内の各々の不要なデ
ータ部分を所定値に固定するので、消費電力を削減でき
る。

【００９８】第３発明に係る半導体集積回路によれば、
記憶装置内回路の不要なデータ部分の制御信号を抑止
し、一時記憶装置及び演算装置内のアキュムレータにそ
のときの不要なデータを保持させ、演算装置内のＡＬＵ
内の不要なデータ部分を所定値に固定するので、消費電
力を削減できる。

【００９９】第５発明に係る半導体集積回路によれば、
操作者の制御ピンの操作に応じて、不要なデータ部分の
動作を止めるので、操作者は、使用するプログラムに応
じて消費電力を削減することができる。

【０１００】第６発明に係る半導体集積回路によれば、
データ毎に備えたデータ長を示すデータ長識別ビットを
受けて、不要なデータ部分の動作を止めるので、データ
毎に細かく消費電力を削減できる。

【０１０１】第７発明に係る半導体集積回路によれば、
データ毎に、記憶装置の不要なデータ部分の制御信号を
抑止すると共に、一時記憶装置及び演算装置の各々の不
要なデータ部分を所定値に固定するので、データ毎に細
かく消費電力を削減できる。

【０１０２】第８発明に係る半導体集積回路によれば、
データ毎に、記憶装置の不要なデータ部分の制御信号を
抑止し、演算装置内のＡＬＵの不要なデータ部分を所定
値に固定すると共に、一時記憶装置及び演算装置のアキ
ュムレータにそのときの不要なデータを保持させるの
で、データ毎に細かく消費電力を削減できる。

【０１０３】第９発明に係る半導体演算装置によれば、
不要なデータ部分を所定値に固定するので、消費電力を
削減できる。

【０１０４】第１０発明に係る半導体演算装置によれ
ば、操作者の制御ピンの操作に応じて、不要なデータ部
分の動作を止めるので、操作者は、使用するプログラム
に応じて消費電力を削減することができる。

【０１０５】第１１発明に係る半導体演算装置によれ
ば、データ毎に備えたデータ長を示すデータ長識別ビッ
トを受けて、不要なデータ部分を所定値に固定するの
で、データ毎に細かく消費電力を削減できる。

【０１０６】第１２発明に係る半導体記憶装置によれ
ば、不要なデータ部分の諸制御信号を抑止して、不要な
データ部分の動作をを止めるので、消費電力を削減でき
る。

【０１０７】第１３発明に係る半導体記憶装置によれ
ば、操作者の制御ピンの操作に応じて、不要なデータ部
分の動作を止めるので、操作者は、使用するプログラム
に応じて消費電力を削減することができる。

【０１０８】第１４発明に係る半導体記憶装置によれ
ば、データ毎に備えたデータ長を示すデータ長識別ビッ
トを受けて、不要なデータ部分の制御信号を抑止するの
で、データ毎に細かく消費電力を削減できる。

【０１０９】第１５発明に係る半導体一時記憶装置によ
れば、不要なデータ部分を所定値に固定するので、消費
電力を削減できる。

【０１１０】第１６発明に係る半導体一時記憶装置によ
れば、不要なデータ部分のデータを保持するので、消費
電力を削減できる。

【０１１１】第１７発明に係る半導体一時記憶装置によ
れば、操作者の制御ピンの操作に応じて、不要なデータ
部分の動作を止めるので、操作者は、使用するプログラ
ムに応じて消費電力を削減することができる。

【０１１２】第１８発明に係る半導体一時記憶装置によ
れば、データ毎に備えたデータ長を示すデータ長識別ビ
ットを受けて、不要なデータ部分を所定値に固定するの
で、データ毎に細かく消費電力を削減できる。

【０１１３】第１９発明に係る半導体一時記憶装置によ
れば、データ毎に備えたデータ長を示すデータ長識別ビ
ットを受けて、そのときの不要なデータを保持するの
で、データ毎に細かく消費電力を削減できる。

【図面の簡単な説明】

【図１】第１，２発明に係る半導体集積回路の１実施例
の構成を示すブロック図である。

【図２】第２発明に係る半導体集積回路のＡＬＵ及びそ
の制御回路の構成例を示すブロック図である。

【図３】第２発明に係る半導体集積回路のメモリの下位
Ｋビット、上位（Ｎ−Ｋ）ビット及びその制御回路の各
１ビット分の構成例を示すブロック図である。

【図４】第２発明に係る半導体集積回路のレジスタの構
成例を示すブロック図である。

【図５】第３発明に係る半導体集積回路の１実施例の構
成を示すブロック図である。

【図６】第３発明に係る半導体集積回路のレジスタの構
成例を示すブロック図である。

【図７】第５発明に係る半導体集積回路の１実施例の構
成を示すブロック図である。

【図８】第６，７発明に係る半導体集積回路の１実施例
の構成を示すブロック図である。

【図９】第８発明に係る半導体集積回路の１実施例の構
成を示すブロック図である。

【図１０】第１０発明に係る半導体演算装置の１実施例
の構成を示すブロック図である。

【図１１】第１３発明に係る半導体記憶装置の１実施例
の構成を示すブロック図である。

【図１２】第１７発明に係る半導体一時記憶装置の１実
施例の構成を示すブロック図である。

【符号の説明】

１０ メモリ １１，１１ａ，１１ｂ，１１ｃ レジスタ １１ｄ 半導体一時記憶装置 １２ ＡＬＵ １３，１３ｃ，１３ｄ，１３ｅ アキュムレータ １４，１４ａ，１４ｂ，１４ｃ 演算装置 １３ａ，１３ｂ，１５，１５ａ，１５ｂ，１５ｃ バス ２２，９６，９７，９８ バス １６ ステータスレジスタ １６ａ フィールド １７，１８，１８ａ，１９，２０，２０ａ 制御回路 ９０，９１，９１ａ，９２，９３，９３ａ 制御回路 ２１，９９，１０２，１０４，１０６ 制御線 ６４ クロック信号線 ７２ セレクタ ９５ データ長識別ビット １００，１０１，１０３，１０５ 外部制御ピン

───────────────────────────────────────────────────── フロントページの続き (72)発明者 見学 徹 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社システムエル・エス・アイ開発研 究所内

Claims (19)

【特許請求の範囲】
1. 【請求項１】 取り扱い得るデータ長がＮビットである
   半導体集積回路において、 データ長がＫビット（Ｋ＜Ｎ）のデータを取り扱うと
   き、（Ｎ−Ｋ）ビットの不要なデータ部分の回路の動作
   を止める為に生成される制御信号を伝送する制御線と、
   該制御信号の伝送を受けて不要な（Ｎ−Ｋ）ビットのデ
   ータ部分の動作を止める制御回路とを備えることを特徴
   とする半導体集積回路。
2. 【請求項２】 データを記憶する為の記憶装置と、デー
   タを一時的に記憶する為の一時記憶装置と、演算装置
   と、該記憶装置、該一時記憶装置及び該演算装置を相互
   に接続するバスとを備え、取り扱い得るデータ長がＮビ
   ットである半導体集積回路において、 データ長がＫビット（Ｋ＜Ｎ）のデータを取り扱うと
   き、（Ｎ−Ｋ）ビットの不要なデータ部分の回路の動作
   を止める為に生成される制御信号を記憶する手段と、該
   制御信号を転送する制御線と、該制御信号の転送を受け
   て前記記憶装置内の不要な（Ｎ−Ｋ）ビットのデータ部
   分の制御信号を抑止する第１の制御回路と、該制御信号
   の転送を受けて前記一時記憶装置内の不要な（Ｎ−Ｋ）
   ビットのデータ部分を所定値に固定する第２の制御回路
   と、該制御信号の転送を受けて前記演算装置内のＡＬＵ
   内の不要な（Ｎ−Ｋ）ビットのデータ部分を所定値に固
   定する第３の制御回路と、該制御信号の転送を受けて前
   記演算装置内の一時記憶装置内の不要な（Ｎ−Ｋ）ビッ
   トのデータ部分を所定値に固定する第４の制御回路と、
   前記バスから第２の制御回路へ上位（Ｎ−Ｋ）ビットの
   データを分岐伝送するバスと、前記ＡＬＵから第４の制
   御回路へ上位（Ｎ−Ｋ）ビットのデータを分岐伝送する
   演算装置の内部バスとを備えることを特徴とする半導体
   集積回路。
3. 【請求項３】 データを記憶する為の記憶装置と、デー
   タを一時的に記憶する為の一時記憶装置と、演算装置
   と、該記憶装置、該一時記憶装置及び該演算装置を相互
   に接続するバスとを備え、取り扱い得るデータ長がＮビ
   ットである半導体集積回路において、 データ長がＫビット（Ｋ＜Ｎ）のデータを取り扱うと
   き、（Ｎ−Ｋ）ビットの不要なデータ部分の回路の動作
   を止める為に生成される制御信号を記憶する手段と、該
   制御信号を内部へ転送する制御線と、該制御信号の転送
   を受けて前記記憶装置内回路の不要な（Ｎ−Ｋ）ビット
   のデータ部分の制御信号を抑止する第１の制御回路と、
   該制御信号の転送を受けて前記一時記憶装置にそのとき
   の不要な（Ｎ−Ｋ）ビットのデータを保持させる第５の
   制御回路と、該制御信号の転送を受けて前記演算装置内
   のＡＬＵ内の不要な（Ｎ−Ｋ）ビットのデータ部分を所
   定値に固定する第３の制御回路と、該制御信号の転送を
   受けて前記演算装置内の一時記憶装置にそのときの不要
   な（Ｎ−Ｋ）ビットのデータを保持させる第６の制御回
   路とを備えることを特徴とする半導体集積回路。
4. 【請求項４】 （Ｎ−Ｋ）ビットの不要なデータ部分の
   回路の動作を止める為に生成される制御信号を記憶する
   手段は、ステータスレジスタ内に設けられたフィールド
   であることを特徴とする請求項２又は３記載の半導体集
   積回路。
5. 【請求項５】 （Ｎ−Ｋ）ビットの不要なデータ部分の
   回路の動作を止める為の制御信号を前記制御回路へ与え
   る為の制御ピンを備えることを特徴とする請求項１〜４
   の何れか記載の半導体集積回路。
6. 【請求項６】 取り扱い得るデータ長がＮビットである
   半導体集積回路において、 データ長がＫビット（Ｋ＜Ｎ）のデータを取り扱うと
   き、データ毎に備えたデータ長を示すデータ長識別ビッ
   トを受けて、不要な（Ｎ−Ｋ）ビットのデータ部分の動
   作を止める制御回路と、前記データ長識別ビットを前記
   制御回路へ伝送する為のバスとを備えることを特徴とす
   る半導体集積回路。
7. 【請求項７】 データを記憶する為の記憶装置と、デー
   タを一時的に記憶する為の一時記憶装置と、演算装置
   と、該記憶装置、該一時記憶装置及び該演算装置を相互
   に接続するバスとを備え、取り扱い得るデータ長がＮビ
   ットである半導体集積回路において、 データ毎にデータ長を示すデータ長識別ビットを備え、
   データ長がＫビット（Ｋ＜Ｎ）のデータを取り扱うと
   き、該データ長識別ビットを受けて、前記記憶装置内回
   路の不要な（Ｎ−Ｋ）ビットのデータ部分の制御信号を
   抑止する第７の制御回路と、前記データ長識別ビットを
   受けて、前記一時記憶装置内の不要な（Ｎ−Ｋ）ビット
   のデータ部分を所定値に固定する第８の制御回路と、前
   記データ長識別ビットを受けて、前記演算装置内のＡＬ
   Ｕ内の不要な（Ｎ−Ｋ）ビットのデータ部分を所定値に
   固定する第９の制御回路と、前記データ長識別ビットを
   受けて、前記演算装置内の一時記憶装置内の不要な（Ｎ
   −Ｋ）ビットのデータ部分を所定値に固定する第１０の
   制御回路と、前記バスから第８の制御回路へ上位（Ｎ−
   Ｋ）ビットのデータを分岐伝送するバスと、前記ＡＬＵ
   から第１０の制御回路へ上位（Ｎ−Ｋ）ビットのデータ
   を分岐伝送する演算装置の内部バスと、前記データ長識
   別ビットを第７、第８、第９、第１０の制御回路へ各々
   伝送する為のバスとを備えることを特徴とする半導体集
   積回路。
8. 【請求項８】 データを記憶する為の記憶装置と、デー
   タを一時的に記憶する為の一時記憶装置と、演算装置
   と、該記憶装置、該一時記憶装置及び該演算装置を相互
   に接続するバスとを備え、取り扱い得るデータ長がＮビ
   ットである半導体集積回路において、 データ毎にデータ長を示すデータ長識別ビットを備え、
   データ長がＫビット（Ｋ＜Ｎ）のデータを取り扱うと
   き、該データ長識別ビットを受けて、前記記憶装置内回
   路の不要な（Ｎ−Ｋ）ビットのデータ部分の制御信号を
   抑止する第７の制御回路と、前記データ長識別ビットを
   受けて、前記一時記憶装置にそのときの不要な（Ｎ−
   Ｋ）ビットのデータを保持させる第８の制御回路と、前
   記データ長識別ビットを受けて、前記演算装置内のＡＬ
   Ｕ内の不要な（Ｎ−Ｋ）ビットのデータ部分を所定値に
   固定する第９の制御回路と、前記データ長識別ビットを
   受けて、前記演算装置内の一時記憶装置にそのときの不
   要な（Ｎ−Ｋ）ビットのデータを保持させる第１０の制
   御回路と、前記データ長識別ビットを第７、第８、第
   ９、第１０の制御回路へ各々伝送する為のバスとを備え
   ることを特徴とする半導体集積回路。
9. 【請求項９】 取り扱い得るデータ長がＮビットである
   半導体演算装置において、 データ長がＫビット（Ｋ＜Ｎ）のデータを取り扱うと
   き、（Ｎ−Ｋ）ビットの不要なデータ部分の回路の動作
   を止める為に生成される制御信号を伝送する制御線と、
   該制御信号の伝送を受けて不要な（Ｎ−Ｋ）ビットのデ
   ータ部分を所定値に固定する制御回路とを備えることを
   特徴とする半導体演算装置。
10. 【請求項１０】 （Ｎ−Ｋ）ビットの不要なデータ部分
    の回路の動作を止める為の制御信号を、前記制御回路へ
    与える為の制御ピンを備えることを特徴とする請求項９
    記載の半導体演算装置。
11. 【請求項１１】 取り扱い得るデータ長がＮビットであ
    る半導体演算装置において、 データ長がＫビット（Ｋ＜Ｎ）のデータを取り扱うと
    き、データ毎に備えたデータ長を示すデータ長識別ビッ
    トを受けて、不要な（Ｎ−Ｋ）ビットのデータ部分を所
    定値に固定する制御回路と、前記データ長識別ビットを
    前記制御回路へ伝送する為のバスとを備えることを特徴
    とする半導体演算装置。
12. 【請求項１２】 取り扱い得るデータ長がＮビットであ
    る半導体記憶装置において、 データ長がＫビット（Ｋ＜Ｎ）のデータを取り扱うと
    き、（Ｎ−Ｋ）ビットの不要なデータ部分の回路の動作
    を止める為に生成される制御信号を伝送する制御線と、
    該制御信号の伝送を受けて不要な（Ｎ−Ｋ）ビットのデ
    ータ部分の制御信号を抑止する制御回路とを備えること
    を特徴とする半導体記憶装置。
13. 【請求項１３】 （Ｎ−Ｋ）ビットの不要なデータ部分
    の回路の動作を止める為の制御信号を前記制御回路へ与
    える為の制御ピンを備えることを特徴とする請求項１２
    記載の半導体記憶装置。
14. 【請求項１４】 取り扱い得るデータ長がＮビットであ
    る半導体記憶装置において、 データ長がＫビット（Ｋ＜Ｎ）のデータを取り扱うと
    き、データ毎に備えたデータ長を示すデータ長識別ビッ
    トを受けて、不要な（Ｎ−Ｋ）ビットのデータ部分の制
    御信号を抑止する制御回路と、前記データ長識別ビット
    を前記制御回路へ伝送する為のバスとを備えることを特
    徴とする半導体記憶装置。
15. 【請求項１５】 取り扱い得るデータ長がＮビットであ
    る半導体一時記憶装置において、 データ長がＫビット（Ｋ＜Ｎ）のデータを取り扱うと
    き、（Ｎ−Ｋ）ビットの不要なデータ部分の回路の動作
    を止める為に生成される制御信号を伝送する制御線と、
    該制御信号の伝送を受けて不要な（Ｎ−Ｋ）ビットのデ
    ータ部分を所定値に固定する制御回路と、該制御回路へ
    上位（Ｎ−Ｋ）ビットのデータを分岐伝送するバスとを
    備えることを特徴とする半導体一時記憶装置。
16. 【請求項１６】 取り扱い得るデータ長がＮビットであ
    る半導体一時記憶装置において、 データ長がＫビット（Ｋ＜Ｎ）のデータを取り扱うと
    き、（Ｎ−Ｋ）ビットの不要なデータ部分の回路の動作
    を止める為に生成される制御信号を伝送する制御線と、
    該制御信号の伝送を受けてそのときの不要な（Ｎ−Ｋ）
    ビットのデータを保持させる制御回路とを備えることを
    特徴とする半導体一時記憶装置。
17. 【請求項１７】 （Ｎ−Ｋ）ビットの不要なデータ部分
    の回路の動作を止める為の制御信号を、前記制御回路へ
    与える為の制御ピンを備えることを特徴とする請求項１
    ５又は１６記載の半導体一時記憶装置。
18. 【請求項１８】 取り扱い得るデータ長がＮビットであ
    る半導体一時記憶装置において、 データ長がＫビット（Ｋ＜Ｎ）のデータを取り扱うと
    き、データ毎に備えたデータ長を示すデータ長識別ビッ
    トを受けて、不要な（Ｎ−Ｋ）ビットのデータ部分を所
    定値に固定する制御回路と、該制御回路へ上位（Ｎ−
    Ｋ）ビットのデータを分岐伝送するバスと、前記データ
    長識別ビットを前記制御回路へ伝送する為のバスとを備
    えることを特徴とする半導体一時記憶装置。
19. 【請求項１９】 取り扱い得るデータ長がＮビットであ
    る半導体一時記憶装置において、 データ長がＫビット（Ｋ＜Ｎ）のデータを取り扱うと
    き、データ毎に備えたデータ長を示すデータ長識別ビッ
    トを受けて、そのときの不要な（Ｎ−Ｋ）ビットのデー
    タを保持させる制御回路と、前記データ長識別ビットを
    前記制御回路へ伝送する為のバスとを備えることを特徴
    とする半導体一時記憶装置。