JPS5828610B2 - セグメント化バスを用いたデ−タプロセツサ用実行ユニツト - Google Patents

Description

【発明の詳細な説明】 本発明は一般的にはデータプロセッサ及びランダムアク
セス・メモリに関するものであり、より具体的には、デ
ータプロセッサ内のレジスタ構成用マルチポー１−ＲＡ
Ｍ構造に関するものである。

シングルチップＬＳＩマイクロプロセッサは急速に進歩
している。

その基礎をなす半導体技術、すなわちＭＯ８技術、が進
歩の原動力となっている。

２年ごとに、集積度は倍増し、動作速度が倍増すると共
に速度電力積が４倍増している。

また歩留りの向上に伴う低コスト化が製品の低価格化を
招き、これが需要を増大させ、新たな応用分野及び市場
を増大させている。

このような半導体技術の進歩に伴ってＬＳＩマイクロプ
ロセッサが進歩した。

近年いくつかの企業が導入した新鋭機は、３〜４年前の
８ビツト・マイクロプロセッサよりもはるかに高性能な
ものとなっている。

この新らしいマイクロプロセッサは、１６ビツトのデー
タバス及び演算能力を有している。

このマイクロプロセッサはマルチプル・メガバイトメモ
リを直接的にアドレスする。

機能・速度でみれば、それらは最近の１６ビツト・マイ
クロコンピュータをほとんどしのいでいる。

本発明が適用されるある種のデータプロセッサは、バイ
ト（８ビツト）、ワード（１６ビツト）又はダブルワー
ドのオペランドを含むシングル及びデュアルオペランド
の汎用命令から成る命令セットを実行する。

操作は通常、メモリ・レジスタ間、レジスタ・メモリ間
又はレジスタ相互間で行われる。

上記ある種のデータプロセッサは、加算、比較、シフト
等の標準命令の他、レジスタへのマルチプルロード及び
ストア、乗・除算ならびに各種のビット操作を行えるよ
うに設計されている。

このデータプロセッサは、８個の３２ビツト・アドレス
操作レジスタ及び８個の３２ビツト・データ操作レジス
タを具えている。

上記アドレスレジスタは１６ビツト操作も３２ビット操
作も可能であり、かつ上記データレジスタは３ビツト、
１６ビツト及び３２ビット操作が可能である。

プログラマは上記アドレスレジスタ及びデータレジスタ
のすべてをアクセスできる。

この他に、ユーザからのアクセスが制限されているプロ
グラムカウンタ及びユーザーからアクセスすることがで
きず、命令実行期間内の一時蓄積に専用されるいくつか
のレジスタを具えている。

従来のデータプロセッサの多くは、工ないし複数本のデ
ジタルバスを使用して、複数のアドレスレジスタ及びデ
ータレジスタをデータプロセッサの実行ユニット内の演
算ユニットに接続している。

実行ユニットをデータプロセッサのＩ１０端子に接続し
てアドレスを転送したり、あるいは命令及びデータを授
受するため、デジタルバスが一般的に使用される。

そのようなバス構造を使用するデータプロセッサの一例
としてモトローラ社製のＭＣ６８００があるが、これに
ついてはＢｅｎｎｅｔｔらの発明になり本件の出願人に
譲渡された’Ｍｉｃ−ｒｏｐｒｏｃｅｓｓｏｒ ｃｈｉ
ｐ Ｒｅｇｉｓｔｅｒ Ｂｕｓ ５ｔｒｕｃ−ｔ ｕ
ｒ ｅ ”と題する米国特許第４，００４，２８１号に
記載されている。

データプロセッサの処理速度及び効率向上のための一手
法として並列動作がある。

例えば、カレント命令に従ってデータ計算を行うと同時
にネクスト命令中のメモリアドレスの計算を行うことが
できよう。

上述の米国特許第４，００４，２８１号に開示されてい
るバス構造はこのような並列動作に十分に適していると
はいえない。

並列動作を単純に推進するためには、既存のデジタルバ
スが行なっている転送と衝突することのないよう、既存
のデジタルバスに他のデジタルバスを付加するだけでよ
い。

このようなアプローチは、Ｄａｎｉｅｌｓらの発明にな
り本件の出願人に譲渡された°゛複数内部データバスを
備えたマイクロプロセッサ″と題する昭和５４年特許願
第１１４０５０号に開示されている。

しかし、１ないし複数のデジタルバスを追加しようとす
れば、データプロセッサを構成するためのチップ面積が
増加する。

また、追加したデジタルバスに各レジスタ及び演算ユニ
ットを選択的に結合させるためのカップリングＭＯ８Ｆ
ＥＴを追加する必要もあり、さらに、これら追加したカ
ンプリングＭＯ８ＦＥＴデバイスを制御するための追加
制御信号をデコードするデータプロセッサ制御回路を追
加する必要もある。

多くのアドレス演算においてはインクレメント及びデク
レメント機能以上の機能を具えた演算ユニットを必要と
する点に留意されたい。

インデクトモード及びセルフ・リラティブモードのアド
レッシングを行うには、それぞれインデックスレジスタ
又はプログラムカウンタの加算又は減算を必要とする。

従って、アドレス及びデータの並列計算を行うには、各
計算ごとに個別の演算ユニットを必要とする。

高密度データプロセッサ実行ユニットを構成でき、しか
も実行ユニット内の並列動作に適したバス構造であれば
、従来技術を大幅に改良したといえることは当業者に明
らかであろう。

本発明の一つの目的は、デジタルバスの個数を最小にし
て実行ユニットの高密度化を図りつつ各種機能ユニット
及びレジスタ間の双方向転送を容易化するデータプロセ
ッサの実行ユニット用バス構造を提供することにある。

本発明の他の目的は、アドレス及びデータの並列計算を
容易にしてデータプロセッサの処理速度及び効率を高め
たデータプロセッサの実行ユニット用バス構造を提供す
ることにある。

本発明の更に他の目的は、１６ビツト・データワードの
操作に適すると共に、アドレスワード及びデータワード
の並列計算を行うべくマルチプル・メガバイト・メモリ
へ直接アドレスするに適したデータプロセッサを提供す
ることにある。

上述した目的及びその他の目的を達成する本発明は、第
１のストレージ回路を接続する第１、第２のデジタルバ
ス、第２のストレージ回路を接続する第３、第４のデジ
タルバス並びに上記第１、第３のデジタルバス間及び上
記第２、第４のデジタルバス間を選択的に相互接続する
第１、第２の双方向スイッチを具えている。

本発明の一実施例においては、第１、第２のストレージ
回路のそれぞれはアドレス及びデータ情報をストアする
ための１ないし複数のレジスタを具えている。

第１、第２のデジタルバスは、第１、第２のレジスタ群
内にストアされているアドレス及びデータ情報に関連す
る動作を並夕１ルて行えるよう、第３、第４のデジタル
バスとは独立に動作し得よう。

第１、第２のスイッチにより、第１のデジタルバス及び
第３のデジタルバス並びに第２のデジタルバス及び第４
のデジタルバス間が選択的に接続され、第１、第２のレ
ジスタ群間の転送だけでなくゼネラル転送が行われる。

本発明の一実施例においては第１、第２の演算ユニット
のそれぞれを第１、第２のレジスタ群に接続することに
より、並列かつ独立の計算が可能となる。

本発明の説明に用いるデータプロセッサの簡易ブロック
図を第１図に示す。

命令レジスタ２は、プログラムメモリから受けた命令を
ストアする。

このストアされた命令は、命令レジスタ２から命令デコ
ードブ吊ツク４に出力される。

この命令デコードブロック４は、上記の命令に基いて実
行ユニットブロック６内の演算論理ユニツＩ−（ＡＬＵ
）を機能させたり、このＡＬＵにデータを供給するレジ
スタ及びこのＡＬＵからの結果をストアするレジスタ等
を機能させる。

この命令デコードブロック４は、上記実行ユニットブロ
ック６にタイミング及び制御信号を供給する制御ストア
ブロック８にも接続されている。

ある種の命令を実行するには、各種の転送その他の機能
を実行するための幾つかの実行ユニット期間を必要とす
る。

各実行ユニット期間内に適正なシーケンスの転送及び操
作が行えるように、制御ストアブロック８からタイミン
グ信号及び制御信号が供給される。

本発明の一実施例のデータプロセッサ用実行ユニットの
ブロック図を第２図に示す。

第１のデジタルバス１０及び第２のデジタルバス１２を
それぞれアドレスバス・データ及びデータバス・データ
と命名する。

ブ爾ツク１４で例示した１６ビツト・データレジスタ群
がデジタルバス１０及び１２に接続されており、このブ
ロック１４はデジタルバス１０及び１２のいずれにも１
６ビツト・データワードを供給することができる。

同様に、ブロック１４はデジタルバス１０及び１２のい
ずれからも１６ビツト・データワードを受取ることがで
きるが、このデータワードはレジスタの一つにストアさ
れる。

デジタルバス１０及び１２のいずれも１６ビツトのデジ
タル情報を転送できる点を了解されたい。

ブロック１４に具えられる１６ビツト・データレジスタ
は、３２ビツト・レジスタ群中の対応のレジスタの下位
１６ビツトから成っている。

デジタルバス１０及び１２には、ブロック１６及び１８
も接続されている。

ブロック１６には特殊機能ユニットが具えられているが
、これについては第３図を参照して後述しよう。

ブロック１８に具えられるＡＬＵは、バス１０から第１
の１６ビツト入力を受けかつバス１２から第２の１６ビ
ツト入力を受けて、１６ビツトの結果を作成する。

この１６ビツトの結果は、バス１０又は１２のいずれに
も転送され得る。

第２図には第３のデジタルバス２０及び第４のデジタル
バス２２も図示されている。

バス２０及び２２をそれぞれ下位アドレスバス及び下位
データバスと命名する。

バス２０及び２２の双方に接続されたブロック２４は、
複数の１６ビツト・アドレスレジスタを具えている。

これらのレジスタは、３２ビツト・レジスタ群中の対応
のレジスタの下位１６ビツトから成っている。

ブロック２４は、バス２０及び２２のいずれにも１６ビ
ツト・アドレスワードを供給できる。

同様に、ブロック２４は、バス２０及び２２のいずれか
らも１６ビツト・アドレスワードを受取ってこれを１６
ビツト・アドレスレジスタの一つにストアすることがで
きる。

バス２０及び２２に接続されたブロック２６は下位演算
ユニットを具え、アドレスワードの下位１６ビツトにつ
き演算を行う。

このブロック２６はバス２０から第１の１６ビツト入力
を受けると共にバス２２から第２の１６ビツト入力を受
けて、１６ビツトの結果を作成する。

この下位演算ユニット２６で作成された１６ビツトの結
果は、バス２０又は２２のいずれかに転送される。

この下位演算ユニット２６は、３２ビツト・データワー
ドの上位１６ビツトの演算に用いられるキャリアウド信
号（図示せず）も作成する。

第１、第２の双方向バススイッチ２８及び３０は、それ
ぞれバス１０及び２０間並びにバス１２及び２２間に接
続されている。

第２図には、第５のデジタルバス３２及び第６のデジタ
ルバス３４も図示されている。

バス３２及び３４を、それぞれ上位アドレスバス及び上
位データバスと命名する。

バス３２及び３４に接続されたブロック３６は、複数の
１６ビツト・アドレスレジスタ及び複数の１６ビツト・
データレジスタを具えている。

ブロック３６内のアドレスレジスタは上位１６ビツトの
アドレスをストアし、ブロック２４内のアドレスレジス
タと共に３２ビツト・アドレスレジスタを構成する。

ブロック３６内の１６ビツト・データレジスタは上位１
６ビツトのデータレジスタをストアし、ブロック１４内
のデータレジスタと共に３２ビツト・テ゛−タレジスタ
を構成する。

バス３２及び３４に接続されたブロック３８は、アドレ
スワード又はデータワードの上位１６ビツトについて演
算を行う上位演算ユニットを具えている。

ブロック３８は、バス３２から第１の１６ビツト入力を
受けると共にバス３４から第２の１６ビツト入力を受け
、１６ビツトの結果を作成する。

この上位演算ユニットで作成された１６ビツトの結果は
、バス３２又は３４に転送される。

前述したように、上位演算ユニット３８はブロック２６
で作成されたキャリアウドに応答し、下位１６ビツトか
らのキャリアウドを上位１６ビツトの演算に取入れる。

第３、第４の双方向バススイッチ４０及び４２が、それ
ぞれバス３２及びバス２０間並びにバス３４及び２２間
に接続されている。

このように、データプロセッサ用レジスタファイルが３
部分に分かれていることが判ろう。

２個のゼネラルバス（アドレスバス、データバス）は、
レジスタファイル内の全ワードに接続されている。

レジスタファイル・セクション（上位、下位、データ）
は、双方向バススイッチにより分離又は接続される。

これによって、レジスタセクション間のゼネラルレジス
タ転送が可能となる。

上位及び下位セクションには限定的な演算ユニットが配
置され、汎用のＡＬＵ能力はデータセクション内に配置
されている。

このため、アドレス計算及びデータ計算を同時に行うこ
とができる。

例えば、プログラムカウンタのイクレメント操作と並行
してレジスタ・レジスタ間のワード加算を行うことがで
きる。

なお、プログラムカウンタはアドレスレジスタ・ワード
に近接して位置し、下位演算ユニット２６からのキャリ
アウドは上位演算ユニット３８に供給される。

ビット操作用の特殊機能ユニツ］・１６が、データセク
ション内に配置されている。

第２図の構成には２つの利点がある。

第１の利点は極めて高密度のスタテックＲＡＭ（ランダ
ム・アクセス・メモリ）セルを具えている点であるが、
このＲＡＭセルは本発明に係るものであり、またツーバ
ス（ｔｗｏ−ｂｕｓ）構造を支えるものである。

第２の利点は、所望のレジスタについて１６ビツトのセ
グメント化を行う１６ビツト・データの採用である。

第２図に図示した実行ユニットの更に詳細を第３Ａ図乃
至第３Ｃ図に示す。

これらの図には、外部アドレスバスへのインタフェース
を行なうデータプロセッサ出力ボートと実行ユニットと
の接続及び双方向外部データバスへのインタフェースを
行なうデータプロセッサＩ１０データボートと実行ユニ
ットとの接続も示す。

まずセグメン１へ化されたバスのデータセクション（第
３Ａ図）を参照すれば、レジスタ４４（Ｒ７）乃至レジ
スタ４６（ＲＯ）は８個の３２ビツト・データレジスタ
の下位１６ビツト・レジスタを表わしている。

レジスタ４８（ＤＴＬ）は１６ビツトの下位データ・テ
ンポラリレジスフであり、これはユーザーが操作できず
、データプロセッサ制御回路が１６ビツト・データを一
時的にストアするのに用いられる。

ＡＬＵＢ０は、２個の１６ビツト入カデータワ一ドにつ
いて各種の演算論理操作を行ない結果を作成するが、こ
の結果はラッチ５２にストアされる。

ＡＬＵＢ０への入力手段としてバス１０及び１２が具え
られる。

定数データブロック（ＫＤ）５４から、各種の１６ビツ
ト定数が入力し得る。

レジスタ５６（ＡＬＵＢ）からの出力もＡＬＵＢ０に人
力し得る。

レジスタ５６内には、バス１０又は１２から１６ビツト
・データワードが書込まれる。

レジスタ５６は乗算又は除算中に乗数又は除数を保持し
、バス１０又は１２からの乗数又は除数の供給を不要に
したという点で、乗除算操作に特に有用である。

ＡＬＵ拡張レジスタ５８（ＡＬＵＥ）は、バス１２から
読み書きされる１６ビツト・レジスタである。

ＡＬＵＥレジスタ５８はＡＬＵＢ０に結合され、ＡＬＵ
Ｂ０との間で直列ビット転送を行うシフトレジスタであ
る。

レジスタ５８はＡＬＵＢ０と組合されて、ダブルワード
（３２ビツト）のシフト操作に用いられる。

この３２ビツト・シフトレジスタは、乗算操作における
ダブルワード積及び除算操作の間、３２ビツト・被除数
を蓄積する。

ブロック６０（ＤＣＲ）は、ビット操作に有用なデコー
ダである。

このＤＣＲブロック６０はバス１０から４ビツト・コー
ド化入力を受け、１６出力ビツトの１つだけが論理の１
″であるような完全にテ゛コードされた１６ビツト出力
をバス１２に出力する。

このテ゛コードされた１６ビツト出力はＡＬＵＢ０をマ
スクするのに用いられるが、そのうち１ビツトだけがマ
スクを行い他の１５ビツトはマスクを行わない。

Ａ、 Ｌ Ｕラッチ５２の出力は、カップリングスイッ
チ６２を介して参照符号６４の点に転送される。

点６４は、カップリングスイッチ６６及び６８により、
それぞれバス１０又は１２に選択的に結合される。

このようにして、ＡＬＵラッチ５２はバス１０又は１２
のいずれをもドライブすることができる。

点６４は、イネ−ブリング・カップリングスイッチ７２
を介して、バイトマルチプレクサ（ＭＰＸ）７０にも結
合することができる。

カップリングスイッチ６２．６６又は６８のいずれがイ
ネーブルにされるかによって、バイトマルチプレクサ７
０への入力源はそれぞれＡＬＵラッチ５２、バス１０又
はバス１２となる。

バイト・マルチプレクサ７０は、１６ビツト出力をデー
タ出力バッファに供給するが、このバッファはマルチプ
レクサ７０の出力をラッチするためのラッチを具えてい
る。

ＤＯＢγ４の出力は、外部１６ビツト双方向データバス
とのインタフェースをなすデータプロセッサ・チップの
１６ビツトデータＩ１０ポートに結合される。

この外部データバスは、データプロセッサを動作させる
命令及びデータをストアしているメモリチップに接続さ
れ得よう。

テ゛−タバス入カバツファ７６（ＤＢＩＮ）は、外部デ
ータバスから受取った１６ビツト・データをストアする
ラッチを具えている。

ＤＢＩＮＴ６の出力は第２のバイトマルチプレクサ７８
に結合される。

このバイトマルチプレクサ７８は、バス１０又は１２に
１６ビツト・データワードを供給することができる。

次にバイトマルチプレクサ７０及び８０の機能を説明し
よう。

ＡＬＵ５０は、主として１６ビツトの演算論理操作用に
設計されているが、８ビツト・グループ（バイト）に対
して操作を行うことも往々にして必要になる。

従ってＡＬＵ５０゜ＡＬＵ５０で作成された８ビツトの
下位バイト結果のバイト・キャリ、バイト・ゼロ及びバ
イト・オーバーフローのステータスフラグを供給するよ
うに設計されている。

入力バッファ７６に受けた１６ビツト・データワードの
上位バイトに対して操作を行うには、この上位バイトを
ＡＬＵ５０の下位バイト部分に移動させる必要がある。

バイトマルチプレクサ７８は、１６ビツト・データワー
ドの上位バイトと下位バイトとを選択的に入換える。

同様に、バイトマルチプレクサ７０は、カップリングス
イッチ７２を介して転送されてきた１６ビツト・データ
ワードの上位又は下位バイトを、バイトマルチプレクサ
７８の操作と相補的になるように、入換える。

第３Ａ図を参照して説明した上述の機能の他に、一方の
バス（１０又は１２）上のデータワード又はＡＬＵラッ
チ５２にラッチされたデータワードを選択的にＤＯＢ７
４に供給す−る機能がある。

このため、データプロセッサの実行ユニットが並列的に
動作でき、ダブルワード操作の場合には特に有意義とな
る。

一例として、メモリからの３２ビツト・データを実行ユ
ニット内の３２ビツトレジスタに加算し、３２ビツトの
結果をメモリに戻すというレジスタ・メモリ間加算命令
を想定する。

この例において、メモリ・データワードの下位１６ビツ
トを第１の期間内にアクセスする。

第２の期間においては、ＡＬＵ５０によるレジスタの下
位１６ビツトとデータワードの下位１６ビツトとの加算
操作と並行して、データプロセッサはデータワードの上
位１６ビツトのメモリ内にアドレスを転送する。

ＡＬＵラッチ５２は、ＡＬＵ５０で作成された結果をラ
ッチする。

第３の期間においては、ラッチ５２の出力が出力バッフ
ァ７４に結合されて結果の下位１６ビツトをメモリに戻
されると共に、バス１０及び１２は、上位の１６ビツト
結果を計算するための１６ビツト・オペランドをＡＬＵ
５０に供給できるように、フリーになっている。

第３Ｂ図には、双方向バススイッチ２８，３０゜４０及
び４２が図示されている。

これらバススイッチの各々は、ドレイン、ソース及びゲ
ート端子を具えた複数のＭＯＳＦＥＴで構成されている
。

バススイッチ２８については、バス１０及び２０により
転送されたデータの各ビットごとに２個のＭＯＳＦＥＴ
を使用できる。

後述するように、バス１０及び２０の各々は、転送すべ
き各データビットごとにトルー（ｔｒｕｅ）及びコンブ
リメントの信号線を具えている。

第１のＭＯＳＦＥＴのドレインはバス２０のビットＯの
トルー信号線に結合されており、このＭＯＳＦＥＴのソ
ースはバス１０のビットＯのトルー信号線に結合されて
いる。

同様に、第２のＭＯＳＦＥＴのソースはバス２０のビッ
ト０のコンブリメント信号線に結合されており、そのド
レインはバス１０のビットＯのコンブリメント信号線に
結合されている。

同様の方法により、他の１５ビツト・データに対しても
、ＭＯＳＦＥＴが結合されている。

これらＭＯ８ＦＥＴ素子のゲート端子は共通接続され、
これら複数ＭＯ８ＦＥＴをイネーブル又はデセーブルす
る制御論理回路に結合されている。

同様に、双方向バススイッチ３０．４０及び４２の各々
は対応の数のＭＯ８ＦＥＴ素子を具えており、これらＭ
ＯＳ−ＦＥＴの各群は制御論理回路に結合されており、
各双方向バススイッチは互いに独立にイネーブル又はデ
セーブルされる。

第３Ｂ図には、バス２０及び２２に結合された下位アド
レスセクションが図示されている。

バス２０及び２２に接続されたレジスタ８０（ＰＣＬ）
は、３２ビツト・プログラムカウンタレジスタの下位ポ
ーションを構成している。

同じくバス２０及び２２に接続されたレジスタ８２（Ａ
ＴＬ）は、３２ビツト・アドレス・テンポラリレジスフ
の下位１６ビツト部分を構成している。

ユーザーはこのレジスタを操作することができず、この
レジスタはこのデータプロセッサの制御論理回路による
アドレスその他の情報の一時的ストアにのみ使用される
。

バス２０及び２２に接続されたレジスタ８４ （ＲＥＬ
りは、３２ビツト・ハードウェア・スタックポインタの
下位ポーションを構成している。

このハードウェア・スタックポインタは、サブルーチン
リンケージに対するリターンアドレスのストア及びデー
タプロセッサが割込みを識別したときに特定レジスタの
内容をセーブするためのスタックとして参照されるメモ
リセクションを指示する。

バス２０及び２２に接続されているレジスタ８６（ＲＦ
Ｌ）乃至レジスタ８８（Ｒ８Ｌ）は、ユーザが操作でき
る８個の３２ビツトアドレスレジスタの下位ポーション
に対応している。

このレジスタ８６をユーザー・スタックポインタとして
使用し、メインプログラムからサブルーチンへの及びメ
インプログラムへのリターン用のアーギュメントを便宜
的に通過させるためにデータをストアするメモリセクシ
ョンの指示に用いることができる。

下位の演算ユニット（ＡＵＬ）９０は、２個の１６ビツ
ト・アドレスワードに対して１６ビツトの演算操作を行
うことができる。

このＡＵＬ９０で作成された結果は、ラッチ９２にスト
アされる。

バス２０及び２２からＡＵＬ９０へ入力する場合もある
。

ＡＵＬ９０へは、ブロック（ＫＬ）９０から各種の１６
ビツト定数が入力する場合もある。

ブロック９４は対応の上位セクションと組合されて動作
し、３２ビツトのアドレス定数を供給する。

ラッチ９２の出力は、スイッチカップラー９６によって
ＰＣＬ８０に選択的に書込まれる。

このラッチ９２の出力は、スイッチカップラー１００を
介して参照符号９８の箇所にも結合されている。

９８の箇所は、スイッチカップラー１０２及び１０４を
介してそれぞれバス２０及び２２に結合され得る。

このようにしてラッチ９２の出力はバス２０又は２２の
いずれにも供給されることができる。

９８の箇所はスイッチカップラー１０８を介してアドレ
ス出力バッファ１０６に結合され、アドレスの下位１６
ビツトは外部アドレスバスに転送される。

スイッチカップラー１００ 、１０２及び１０４は、ラ
ッチ９２、バス２０又はバス２２の出力をバッファ１０
６に選択的に入力させるように制御される。

第３図には、バス３２及び３４に付随する上位、アドレ
スセクションが図示されている。

この上位アドレスセクションは既に詳述した下位アドレ
スセクションと極めて類似しているので、これについて
は簡単に述べる。

上位１６ビツトのレジスタ８２’（ＡＴＨ）は、レジス
タ８２と共に、３２ビツト・レジスタを構成している。

同様に、上位１６ビツトのレジスタ４８’（ＤＴＨ）は
、レジスタ４８と共に３２ビツトのレジスタを構成して
いる。

同じく、上位アドレスセクションの他のレジスタは、既
に説明した対応の下位レジスタの参照符号にダッシュを
付した参照符号で表示されている。

同様に、他の対応エレメントもダッシュの付された参照
符号で表示されている。

バス３２及び３４に付随する論理回路（図示せず）は、
次のような符号拡張機能を有している。

１６ビツト・アドレスワードが３２ビツト・アドレスレ
ジスタに加算される場合、下位のアドレスセクションに
おいて、１６ビツト・アドレスワードがアドレスレジス
タの下位１６ビツトに加算される。

この１６ビツト・アドレスワードは２の補数表示がなさ
れ得るので、全ビットが１６ビツトアドレスワードの極
性ビットすなわちＭＳＢで決まる論理の°０″又は１″
で構成される１６ビツトのダミーグループを上位のアド
レスセクションに供給することが必要になる。

既に説明したように、バスの各々は転送すべき１６ビツ
トの全てについてトルー及びコンブリメント信号線を具
えている。

転送前は常に、トルー及びコンブリメント信号線の両者
がハイレベルすなわち論理の′１″にプレチャージされ
る。

従って、論理回路は、対応の下位セクションバス上のＭ
ＳＢのステータスに従って、上位セクションバス内のト
ルー信号線又はコンブリメント信号線のいずれかをロー
レベルすなわち論理のＯ″′に放電するだけで、符号拡
張機能を果すことができる。

この放電回路は、バス信号線の各々及び接地電位間に接
続された複数のＭＯ８ＦＥＴ素子を具えており、バス信
号線を選択的に接地する。

第３図に示す命令レジスタ・キャブチア−ブロック（Ｉ
ＲＣ）１１０は、外部メモリから外部データバス上を転
送されてきた１６ビツトの命令を受ける。

この命令レジスタ・キャプチアーブロツり１１０の出力
は命令レジスタ（ＩＲ）１１２に供給され、１６ビツト
命令としてここにストアされる。

この命令レジスタ１１２の出力は命令レジスタ・プレイ
ブロック（ＩＲＤ）１１４に供給されるが、このブロッ
クは、次に実行すべき命令が命令レジスタ１１２に入力
した後においても、カレント実行命令のコピーをストア
することができる。

このため、カレント命令の実行中においても、次に実行
すべき命令を命令レジスタからデコード回路に供給する
ことが可能となる。

ある種の命令ワードは、命令実行中にアクセスすべきレ
ジスタを特定するビットフィールドを含んでいる。

これらのビットフィールドはＩＲＤレジスタ１１４内に
保存され、次の命令のデコードとカレント命令の実行に
必要なビットフィールド間の分離に用いられる。

ＩＲＤレジスタ１１４の出力は、フィールド変換（ｔｒ
ａｎｓｌａｔｅ） ユニットブロック（ＦＴＵ） １１
６に供給される。

このＦＴＵｌｌ ６は下位アドレスセクションのバス２
０及び２２に結合されると共に、プロセッサ・ステータ
スワード・ブロック（ＰＳＷ）１１６にも結合されてい
る。

このＰＳＷは、ブランチ、ジャンプその他の後続命令に
影響を及ぼすゼロ検出、オーバーフロー検出、キャリ検
出、正又は負結果等データプロセッサのステータスを示
す状態コードを保持する。

ＦＴＵＩ １６はレジスタ１１４内の命令中のビットフ
ィールドを選択的に抜出し、この抜出されたビットフィ
ールドはシフトすなわち変換され、新たなアドレスの計
算用としてアドレスレジスタに供給されるのに適した形
式となる。

ＦＴＵｌｌ６は、抜出されたビットフィールドが実効的
に１６ビツト・オペランドに変換されるように符号拡張
論理回路を制御することができる。

前述した符号拡張論理回路により、この１６ビツト量を
３２ビツトのオペランドに拡張することができる。

ＦＴＵｌ １６は、レジスタのマルチローデング及びマ
ルチストアリングも可能なように設計されている。

このマルチローデング、すなわち２以上のレジスタの内
容を単一のメモリ命令で指定されたメモリの連続ロケー
ションに転送しストアする操作はデータプロセッサの性
能を示す指標となる。

ＤＢＩＮ７６内にストアされた第２の命令ワードのビッ
トフィールドは、上記マルチローデング又はストアに含
まれているレジスタを指定する。

ＦＴＵｌ １６はこのビットフィールドをデコードし、
トランスファ内に含まれているレジスタのみをイネーブ
ルにする。

ＦＴＵｌｌ６へのその他の入力には、乗算及び除算操作
における定数及びトラップベクトルがある。

デジタルバス及びこれに接続されるレジスタの動作を第
４図に示す。

アドレスバスは第１の信号線１３０（Ａ）及び第２の信
号線１３２（Ａ）を具えており、単一ビットの情報を転
送する。

このバスは、信号線１３０と同様の１５本の他の信号線
及び信号線１３２と同様の１５本の他の信号線を具え、
全部で１６ビツトのデジタルワードを転送するものと了
解されたい。

同様に、データバスは、１ビツトの情報を転送するため
の第３の信号線１３４（Ｄ）及び第４の信号線１３６（
Ｄ）を具えている。

デュアルポート・レジスタ１３８（ＲＯ）乃至１４０（
ＲＮ）の各々は、信号線１３０及び１３２に結合された
第１のボート並びに信号線１３４及び１３６に結合され
た第２のボートを具えている。

レジスタ１３８は第１の制御信号線１４２にも接続され
、これによりイネーブルにされて信号線１３０及び１３
２に結合される。

レジスタ１３８に結合されている第２の制御信号線１４
４は、信号線１３４及び１３６へのレジスタ１３８の結
合をイネーブルする。

同様に、制御信号線１４６及び１４８は、それぞれ信号
線対１３０，１３２及び１３４，１３６へのレジスタ１
４０の結合を制御する。

信号線１３０及び１３２に結合された第１のセンス及び
リピートアンプ１５０は、信号線１３０及び１３２上の
信号線を差動的に受ける。

このセンス及びリピートアンプ１５０は、信号線１３０
及び１３２にわたって出現する微弱な差動信号を増幅し
て、これら信号線上に正しい論理のＨＩ Ｉ＋及び°Ｏ
″′を設定する。

データ転送に先立って、信号線１３０及び１３２の両者
は常にハイレベルすなわち論理の１″にプレチャージさ
れる。

レジスタ１３８の内容をアドレスバス上に出力するには
、制御信号線１４２をハイレベルに立上らせ、これによ
ってレジスタ１３８を信号線１３０及び１３２にアクテ
ィブ的に結合させる。

チップ面積を節約するため各レジスタ内のストレージ回
路ヲ小寸法のＭＯＳＦＥＴで構成しているが、このＭＯ
ＳＦＥＴは容量性負荷のドライブに不向きである。

従って、レジスタ１３８を信号線１３０及び１３２に結
合せしめるに際しては、これら信号線間に微弱な差動信
号のみを結合させている。

この微弱な差動信号を供給した直後に、センス及びリピ
ートアンプ１５０をアクティブにし、信号線１３０及び
１３２上の微弱な差動信号を再生増幅している。

このようにすれば、信号線１３０及び１３２上の信号レ
ベルは、他の回路において論理の１″又はＯ″として弁
別可能な値となる。

信号線１３４及び１３６に結合されているセンス及びリ
ピートアンプ１５２の動作も、センス及びリピートアン
プ１５０の動作と同様である。

従来例の回路図を第５図に示す。

第４図に示した信号線に対応する信号線には第４図と同
一の参照符号を使用している。

第１のインバータ１５４の出力は第２のインバータ１５
６に入力する。

第２のインバータ１５６の出力は、ゲート端子が正電源
ＶＤＤに接続されているカップリングＭＯ８−ＦＥＴ１
５８を介して、第１のインバータ１５４に入力する。

このＭＯ８ＦＥＴ１５Ｂによるフィードバックによって
、この回路は論理の１″又は′０″をラッチすることが
できる。

信号線１３０及びインバータ１５４間に接続されたＭＯ
８ＦＥＴ１６０のゲート端子は、制御信号線１４２に接
続されている。

この信号線１４２がハイレベルになってＭＯ８ＦＥＴ１
６０が導通ずると、信号線１３０からレジスタセル内に
データが書込まれる。

同様にして、信号線１３４及びインバータ１５４の入力
間にＭＯ８ＦＥＴ１６２が接続されており、ＭＯ８ＦＥ
Ｔ１６２は制御信号線１４４によって選択的にイネーブ
ルされ、信号線１３４からレジスタセル内にデータが書
込まれる。

出力インバータ１５６及び信号線１３０間に接続された
ＭＯ８ＦＥＴ１６４のゲート端子は、制御信号線１４２
′に接続されている。

制御信号線１４２′がハイレベルになると、レジスタセ
ルから信号線１３０への書込みが行われる。

同様に、出力インバータ１５６及び信号線１３４間にＭ
Ｏ８−ＦＥＴ１６６が接続されている。

このＭＯ８ＦＥＴ１６６は、制御信号線１４４′により
選択的にイネーブルされて、レジスタセルから信号線１
３４にデータの書込みを行なう。

この従来例においては各レジスタを制御するのに４本の
制御信号線を必要とする点に留意されたい。

第４図に示した本発明の一実施例に使用するレジスタセ
ルの回路図を第６図に示す。

第６図の信号線は第４図で既に説明した同一の参照符号
の信号線と対応している。

インバータ１６８及び１７０は、第５図の従来例のよう
にフィードバックＭＯ−８ＦＥＴを使用することなく、
直結されている。

インバータ１７０及び信号線１３０間にＭＯ８Ｆ−ＥＴ
１７２が接続されている。

同様に、インバータ１６８の出力及び信号線１３２間に
ＭＯ８ＦＥＴ１７４が接続されている。

ＭＯ８ＦＥＴ１７２及び１７４のゲート端子はいずれも
制御信号線１４２に接続されている。

制御信号線１４２がハイレベルになると、ＭＯ８ＦＥＴ
１７２及び１７４は各々導通し、このレジスタセルはア
ドレスバスにアクティブ的に結合する。

同じく、インバータ１７０の出力及び信号線１３４間に
ＭＯ８ＦＥＴ１７６が接続され、インバータ１６８の出
力及び信号線１３６間にＭＯ８ＦＥＴ１７８が接続され
ている。

ＭＯ８ＦＥＴ１７６及び１７８のゲート端子は、いずれ
も制御信号線１４４に接続されている。

制御信号線１４４がハイレベルになるとＭＯ８ＦＥＴ１
７６及び１７８が導通し、レジスタセルはデータバスに
アクティブ的に結合する。

第６図に図示したレジスタセルの更に詳細な回路図を第
７図に示す。

第６図の要素に対応するものには第７図においても同一
の参照符号を付している。

ＭＯ８ＦＥＴ１８０及び１８２は第１のインバータ１６
８を構成し、ＭＯ８ＦＥＴ１８４及び１８６は第２のイ
ンバータ１７０を構成している。

ＭＯ８ＦＥＴ１８２及び１８６はデプリーションモード
のＭＯＳＦＥＴであり、それぞれエンハンスメントモー
ドのＭＯ３ＦＥＴ１８０及び１８４の負荷になる。

ＭＯ８ＦＥＴ１８０及び１８４のソース端子はいずれも
接地されており、ＭＯ８ＦＥＴ１８２及び１８６のドレ
イン端子はいずれも正電源ＶＤＤに接続されている。

ＭＯ５−ＦＥＴ１８２のゲート及びソースに接続されて
いるＭＯ８ＦＥＴ１８０のドレインは、第１のインバー
タの出力を発生する。

同様に、ＭＯ８ＦＥＴ１８６のゲート及びソースに接続
されているＭＯ−８ＦＥＴ１８４のドレインは、第２の
インバータの出力を発生する。

ＭＯ８ＦＥＴ１８０及び１８４のゲート端子は、各々第
１１第２のインバータの入力に対応する。

ＭＯ８ＦＥＴＩ８０が導通しておりかつＭＯ８−ＦＥＴ
１８４が非導通であるとすれば、ＭＯ８ＦＥＴ１８０の
ドレインはローレベルに引下げられかつＭＯ８ＦＥＴ１
８４のドレインはＭＯ８ＦＥＴ１８６によってＶＤＤ電
圧近くまで引上げられている。

このレジスタセルの内容を信号線１３０及び１３２上に
書込みたいものとすれば、制御信号線１４２をハイレベ
ルにドライブしてＭＯ８Ｆ Ｅ Ｔ１７２及び１７４を
イネーブルにすればよい。

信号線１３０及び１３２は前取ってハイレベルにプレチ
ャージされていることを想記されたい。

なおＭＯ８ＦＥＴ１８０が導通しており、Ｍ ０８ＦＥ
Ｔ１８４が非導通であるとすれば、ＭＯ８ＦＥＴ１８
０はＭＯ８ＦＥＴ１７４を介して信号線１３２を放電す
る。

これに対してＭＯ８ＦＥＴ１８４は非導通であるから、
ＭＯ８ＦＥＴ１８６は信号線１３０上のハイレベルのプ
レチャージを保持する。

このようにして信号線１３０及び１３２間に微弱な差動
信号が発生し、この差動信号はセンス及びリピートアン
プで増幅される。

アドレスバスからレジスタセル内にテ′−夕を書込みた
いときには、プレチャージ期間後でＭＯ８ＦＥＴ１７２
及び１７４がイネーブルされる前に、信号線１３０及び
１３２上にハイ（■ＤＤ）及びロー（接地電位）を設定
する。

書込むべきデータに対応して信号線１３０及び１３２上
にレベルが一旦設定されると、ＭＯ８ＦＥＴ１７２及び
１７４がイネーブルにされ、このレジスタセルはアドレ
スバスから書込まれた論理レベルに切替えられる。

同様にして、データバスからこのレジスタセルに書込み
を行うこともできる。

第７図の回路を集積回路化するためのレイアウトを第８
図に示す。

バス信号線１３０，１３２゜１３４及び１３６用の金属
線（ｍｅｔａｌ ｒｕｎ ）がチップの上面に形成され
ている。

電源線ＶＤＤ及び■ｓｓ（接地）用の金属線も図示され
ている。

これらの金属線から分離されて、その下方で金属線と直
交するようにポリシリコン・チャネルが形成されている
。

このポリシリコン・チャネルは、レジスタ選択信号を転
送すると共に、レジスタセルを構成するＭＯ８ＦＥＴ相
互を接続している。

このレジスタセルの上部に他の金属線を追加してデータ
プロセッサの他の部分を相互接続するための適当な空間
を残すように、■ｓ８．ＡＢ及びＤＢ用の金属線が、は
なれた位置に形成されている。

このレジスタセルを実現するのに必要なレイアウト面積
は、第５図に示した従来例のレジスタセルの場合に比べ
て半分以下になる。

第４図に示したＡバス用のセンス及びリピートアンプ１
５０の回路図を第９図に示す。

ＭＯ５ＦＥＴ１９０及び１９２は交叉接続され、ＭＯ８
ＦＥＴ１９０のドレイン及びＭＯ８ＦＥＴ１９２のゲー
トはいずれも信号線１３０に接続されている。

ＭＯ８ＦＥＴ１９２のドレイン及びＭＯ８ＦＥＴ１９０
のゲートはいずれも信号線１３２に接続されている。

ＭＯ８ＦＥＴ１９０及び１９２のソースはいずれもソー
スが接続されたＭＯ８ＦＥＴ１９４のドレインに接続さ
れている。

このＭＯ５−ＦＥＴ１９４のゲートはセンスアンプ制御
信号線１９６に接続されている。

回路図の下方に記載したタイミング波形図に示すように
、バス上の各情報転送はＴ１乃至Ｔ４の各期間に分割さ
れている。

期間Ｔ４において、信号線１３０及び１３２はハイレベ
ルに充電される。

Ｔ１期間の開始と共にレジスタセルの一つが信号線１３
０及び１３２に選択的に結合され、これらの信号線間に
微弱な差動信号を発生せしめる。

Ｔ１期間の中はどで制御信号線１９６がハイレベルとさ
れてＭＯ８ＦＥＴ１９４が導通し、交叉接続されたＭＯ
８ＦＥＴ１９０及び１９２に対する電流源になる。

この交叉接続回路による再生増幅動作によって、ある程
度ローレベルとなっている信号線電圧が完全な接地電位
に引下げられて、この信号線上に正確な論理の゛０″レ
ベルが設定される。

このようにして設定された信号線１３０及び１３２上の
正確な論理の１″又はＯ″を、Ｔ１期間内においてリー
ド・リストア的にこのレジスタセル内に書き込むことが
できる点に留意されたい。

第１のレジスタセルから読取ったデータを第２のレジス
タセルに書込む場合には、Ｔ２期間において第２のレジ
スタセルを同一のバスに結合せしめて、センス及びリピ
ートアンプが設定した値を第２のレジスタに書込めばよ
い。

【図面の簡単な説明】

第１図は、制御回路及び実行ユニットを一般的に含むデ
ータプロセツザの簡易ブロック図、第２図はセグメント
化されたバス構造を示す実行ユニツ］・のブロック図、
第３Ａ乃至Ｃ図は第２図に例示した実行ユニットの更に
詳細なブロック図、第４図はレジスタの一群、第１、第
２のデジタルバス及び増幅回路を具えた本発明の一実施
例のブロック図、第５図は従来のレジスタ・ストレージ
セル及びＩ１０結合回路、第６図は本発明のデュアルポ
ート・レジスタセル及びＩ１０回路の回路図、第７図は
第６図に例示したデュアルポート・レジスタセルの更に
詳細な回路図、第８図は第７図の高密度レジスタセルを
ＩＣデータプロセッサ内で実現する場合の配置を示す図
、第９図は第４図に示す本発明の増幅回路ブロックの一
実施例の回路図。 ２・・・・・・命令レジスタ、４・・・・・・命令デコ
ードブロック、６・・・・・・実行ユニット、８・・・
・・・制御ストアブロック、１０，１２，２０，２２，
３２，３４・・・・・・デジタルバス、１４，２４・・
・・・・アドレスレジスタ、１８・・・・・・ＡＬＵ、
２６．３Ｂ・・・・・・演算ユニット、３６・・・・・
・アドレス及びデータレジスタ。

Claims (1)

1. 【特許請求の範囲】 １（ａ）所定ピッ１〜長の少くとも１個の２進ワードを
   ストアする第１のストレージ手段、 （ｂ） 該第１のストレージ手段に結合されてデジタ
   ル情報を転送する第１、第２のバス手段、該第１、第２
   のバス手段の各々は所定ビット長の２進ワードを転送す
   るのに適したものであり、（ｃ） 所定ビット長の少
   くとも１個の２進ワードをストアする第２のストレージ
   手段、 （ａ） 該第２のストレージ手段に結合されてデジタ
   ル情報を転送する第３、第４のバス手段、該第３、第４
   のバス手段の各々は所定ビット長の２進ワードを転送す
   るのに適したものであり、及び、 （ｅ） 第１、第２のスイッチ手段、該第１のスイッ
   チ手段は前記第１、第３のバス手段間に結合されて第１
   の制御信号に応答して前記第１、第３のバス手段間のデ
   ジタル情報転送をイネーブルするものであり、該第２の
   スイッチ手段は前記第２、第４のバス手段間に結合され
   て第２の制御信号に応答して前記第２、第４のバス手段
   間のデジタル情報転送をイネーブルするものであり、を
   具備したことを特徴とするデータプロセッサ。 ２（ａ）所定ビット長の少くとも１個の２進ワードをス
   トアする第１のストレージ手段、 （ｂ） 該第１のストレージ手段に結合されてデジタ
   ル情報を転送する第１、第２のバス手段、該第１、第２
   のバス手段の各々は所定ビット長の２進ワードを転送す
   るのに適したものであり、（ｃ） 所定ビット長の少
   くとも１個の２進ワードをストアする第２のストレージ
   手段、 （ｄ） 該第２のストレージ手段に結合されてデジタ
   ル情報を転送する第３、第４のバス手段、該第３、第４
   のバス手段の各々は所定ビット長の２進ワードを転送す
   るのに適したものであり、（ｅ） 第１、第２のスイ
   ッチ手段、該第１のスイッチ手段は前記第１、第３のバ
   ス手段間に結合されて第１の制御信号に応答して前記第
   １、第３のバス手段間のデジタル情報転送をイネーブル
   するものであり、該第２のスイッチ手段は前記第２、第
   ４のバス手段間に結合されて第２の制御信号に応答して
   前記第２、第４のバス手段間のデジタル情報転送をイネ
   ーブルするものであリ、 （ｆ） 所定ビット長の少くとも１個の２進ワードを
   ストアする第３のストレージ手段、 （Φ 該第３のストレージ手段に結合されてデジタル情
   報を転送する第５、第６のバス手段、該第５、第６のバ
   ス手段の各々は所定ビット長の２進ワードを転送するの
   に適したものであり、及び、 （ｈ）第３、第４のスイッチ手段、該第３のスイッチ手
   段は前記第３、第５のバス手段間に結合されて第３の制
   御信号に応答して前記第３、第５のバス手段間のデジタ
   ル情報転送をイネーブルするものであり、該第４のスイ
   ッチ手段は前記第４、第６のバス手段間に結合されて第
   ４の制御信号に応答して前記第４、第６のバス手段間の
   デジタル情報転送をイネーブルするものであり、を具備
   したことを特徴とするデータプロセッサ。 ３ 前記第１、第２、第３及び第４のバス手段は差動信
   号線対から戒り、該差動信号線対の各々は転送すべき２
   進ワード内の各ビットに対しトルー信号及びコンブリメ
   ント信号を転送することを特徴とする特許請求の範囲第
   １項記載のデータプロセッサ。