JPH0290234A - マイクロコンピュータの割込制御回路 - Google Patents
マイクロコンピュータの割込制御回路Info
- Publication number
- JPH0290234A JPH0290234A JP24191688A JP24191688A JPH0290234A JP H0290234 A JPH0290234 A JP H0290234A JP 24191688 A JP24191688 A JP 24191688A JP 24191688 A JP24191688 A JP 24191688A JP H0290234 A JPH0290234 A JP H0290234A
- Authority
- JP
- Japan
- Prior art keywords
- analog input
- interrupt
- circuit
- analog
- value
- Prior art date
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- Pending
Links
- 238000006243 chemical reaction Methods 0.000 claims abstract description 15
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 2
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明はマイクロコンピュータの割り込み制御回路に関
し、特にアナログ入力値が所定の値になった時に割込要
求信号を発生させる機能に関する。
し、特にアナログ入力値が所定の値になった時に割込要
求信号を発生させる機能に関する。
従来マイクロコンピュータのアナログ入力割込回路は第
２図の様にアナログデジタル変換器１とタイミング制御
回路６と変換結果記憶回路２とを有し、アナログ／デジ
タル変換が終了するとタイミング制御回路６から割込要
求信号を発生する様構成されていた。
２図の様にアナログデジタル変換器１とタイミング制御
回路６と変換結果記憶回路２とを有し、アナログ／デジ
タル変換が終了するとタイミング制御回路６から割込要
求信号を発生する様構成されていた。
［発明が解決しようとする問題点］
上述した従来のアナログ入力割込回路ではアナログ入力
信号に変化がない場合、あるいは割込処理が不要なアナ
ログ入力値の場合でも変換毎に割込が発生してしまいプ
ログラム全体の処理速度が遅くなってしまうという欠点
があった。
信号に変化がない場合、あるいは割込処理が不要なアナ
ログ入力値の場合でも変換毎に割込が発生してしまいプ
ログラム全体の処理速度が遅くなってしまうという欠点
があった。
［発明の従来技術に対する相違点］
従来のアナログ入力割込回路に対し、本発明は変換結果
の比較器と、比較用レジスタを備え、変換結果が予め設
定した値になった場合にのみ割込要求信号を発生させる
という独創的内容を有する。
の比較器と、比較用レジスタを備え、変換結果が予め設
定した値になった場合にのみ割込要求信号を発生させる
という独創的内容を有する。
［従来の技術］
［問題点を解決するための手段］
本発明の要旨は、外部信号の供給されるアナログデジタ
ル変換器と、該アナログデジタル変換器の変換結果を記
憶する記憶回路と、割込要求信号発生レベルを記憶する
比較用レジスタと、比較用レジスタの出力と記憶回路の
出力とを比較して割込信号を発生させる比較器とを備え
たことである。
ル変換器と、該アナログデジタル変換器の変換結果を記
憶する記憶回路と、割込要求信号発生レベルを記憶する
比較用レジスタと、比較用レジスタの出力と記憶回路の
出力とを比較して割込信号を発生させる比較器とを備え
たことである。
［実施例コ
次に本発明の実施例について図面を参照して説明する。
第１図は本発明の第１実施例を示すブロック図・である
。変換結果記憶回路２に入力されたアナログデジタル変
換回路１の出力と、予め設定された比較用レジスタ４の
値とを比較回路３で比較し、一致した場合には、割込制
御信号発生回路５に割込要求信号を要求する様構成され
ている。
。変換結果記憶回路２に入力されたアナログデジタル変
換回路１の出力と、予め設定された比較用レジスタ４の
値とを比較回路３で比較し、一致した場合には、割込制
御信号発生回路５に割込要求信号を要求する様構成され
ている。
この様に構成されているので、アナログ入力が設定値よ
り小さい時には割込要求が発生せず、アナログ入力が除
々に大きくなり、設定値に達した時に割込要求が発生す
る。
り小さい時には割込要求が発生せず、アナログ入力が除
々に大きくなり、設定値に達した時に割込要求が発生す
る。
第３図は本発明の第２実施例を示すブロック図である。
アナログデジタル変換結果２と比較用レジスタ４の値を
比較し、変換結果が大きい場合には割込要求信号Ｉ、変
換結果が小さい場合には割込要求信号■が発生する様構
成されている。
比較し、変換結果が大きい場合には割込要求信号Ｉ、変
換結果が小さい場合には割込要求信号■が発生する様構
成されている。
この実施例では、例えば割込要求信号■を使用する場合
はアナログ入力が設定値より小さい場合には割込が発生
せず、アナログ入力が設定値より大きい場合にのみ割込
要求が発生する。
はアナログ入力が設定値より小さい場合には割込が発生
せず、アナログ入力が設定値より大きい場合にのみ割込
要求が発生する。
第４図は本発明の第３実施例を示すブロック図である。
変換結果記憶回路２に、変換結果が大きい場合に割込要
求を発生する比較回路３−１と変換結果が小さい場合に
割込要求を発生する比較回路３−２とが接続され、それ
ぞれに比較用レジスタ４−１．４−２が接続されている
。
求を発生する比較回路３−１と変換結果が小さい場合に
割込要求を発生する比較回路３−２とが接続され、それ
ぞれに比較用レジスタ４−１．４−２が接続されている
。
この実施例ではアナログ入力が比較用レジスタ４−１よ
り大きい時と、アナログ入力が比較用レジスタ４−２よ
り小さい時に割込要求が発生する。
り大きい時と、アナログ入力が比較用レジスタ４−２よ
り小さい時に割込要求が発生する。
［発明の効果］
以上説明した様に本発明によればアナログ人力信号に変
化がない場合、あるいは割込処理が不要なアナログ入力
値の場合には割込が発生せず通常プログラム処理の速度
を向上することが出来る効果がある。
化がない場合、あるいは割込処理が不要なアナログ入力
値の場合には割込が発生せず通常プログラム処理の速度
を向上することが出来る効果がある。
第１図は本発明の第１実施例を示すブロック図、第２図
は従来の回路例を示すブロック図、第３図は本発明の第
２実施例を示すブロック図、第４図は本発明の第３実施
例を示すブロック図である。 ７・・・・・コンパレータ。
は従来の回路例を示すブロック図、第３図は本発明の第
２実施例を示すブロック図、第４図は本発明の第３実施
例を示すブロック図である。 ７・・・・・コンパレータ。
Claims (1)
- 外部信号の供給されるアナログデジタル変換器と、該ア
ナログデジタル変換器の変換結果を記憶する記憶回路と
、割込要求信号発生レベルを記憶する比較用レジスタと
、比較用レジスタの出力と記憶回路の出力とを比較して
割込信号を発生させる比較器とを備えたことを特徴とす
るマイクロコンピュータの割込制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24191688A JPH0290234A (ja) | 1988-09-27 | 1988-09-27 | マイクロコンピュータの割込制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24191688A JPH0290234A (ja) | 1988-09-27 | 1988-09-27 | マイクロコンピュータの割込制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0290234A true JPH0290234A (ja) | 1990-03-29 |
Family
ID=17081459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24191688A Pending JPH0290234A (ja) | 1988-09-27 | 1988-09-27 | マイクロコンピュータの割込制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0290234A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54104259A (en) * | 1978-02-03 | 1979-08-16 | Toshiba Corp | Analog input system |
| JPS6336338A (ja) * | 1986-07-28 | 1988-02-17 | モトロ−ラ・インコ−ポレ−テッド | マイクロコンピュータ |
-
1988
- 1988-09-27 JP JP24191688A patent/JPH0290234A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54104259A (en) * | 1978-02-03 | 1979-08-16 | Toshiba Corp | Analog input system |
| JPS6336338A (ja) * | 1986-07-28 | 1988-02-17 | モトロ−ラ・インコ−ポレ−テッド | マイクロコンピュータ |
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