JPH04288727A - アナログ・デジタル変換器 - Google Patents
アナログ・デジタル変換器Info
- Publication number
- JPH04288727A JPH04288727A JP3016561A JP1656191A JPH04288727A JP H04288727 A JPH04288727 A JP H04288727A JP 3016561 A JP3016561 A JP 3016561A JP 1656191 A JP1656191 A JP 1656191A JP H04288727 A JPH04288727 A JP H04288727A
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- Japan
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- Pending
Links
- 230000000737 periodic effect Effects 0.000 claims description 5
- 238000006243 chemical reaction Methods 0.000 abstract description 12
- 125000004122 cyclic group Chemical group 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 2
- 101100524644 Toxoplasma gondii ROM4 gene Proteins 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Microcomputers (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は１チップのマイクロコ
ンピュータに内蔵されたアナログ・デジタル変換器（以
下、Ａ／Ｄ変換器と略称する）に関するものである。
ンピュータに内蔵されたアナログ・デジタル変換器（以
下、Ａ／Ｄ変換器と略称する）に関するものである。
【０００２】
【従来の技術】従来のマイクロコンピュータの一例を図
３に示し説明する。この図３において、１は中央処理装
置（ＣＰＵ）、２はＡ／Ｄ変換器、３はタイマ、４はＲ
ＯＭで、これらはデータバス５およびアドレスバス６に
接続されている。７はタイマ３の出力信号で、この出力
信号７は中央処理装置１に入力される。
３に示し説明する。この図３において、１は中央処理装
置（ＣＰＵ）、２はＡ／Ｄ変換器、３はタイマ、４はＲ
ＯＭで、これらはデータバス５およびアドレスバス６に
接続されている。７はタイマ３の出力信号で、この出力
信号７は中央処理装置１に入力される。
【０００３】図４は図３の動作説明図で、（ａ）はメイ
ンルーチンを示したものであり、（ｂ）はタイマ割込み
処理、（ｃ）はＡ／Ｄ変換、（ｄ）は割込みＡ処理を示
したものである。ここで、メインルーチンとはＲＯＭ４
に格納されたプログラムによるＣＰＵ動作を示し、割込
み動作と区別している。
ンルーチンを示したものであり、（ｂ）はタイマ割込み
処理、（ｃ）はＡ／Ｄ変換、（ｄ）は割込みＡ処理を示
したものである。ここで、メインルーチンとはＲＯＭ４
に格納されたプログラムによるＣＰＵ動作を示し、割込
み動作と区別している。
【０００４】つぎに動作について説明する。Ａ／Ｄ変換
器２の起動は中央処理装置（ＣＰＵ）１によるＡ／Ｄ変
換器２内の制御レジスタへのデータ書き込みによって行
われる。そして、周期的にＡ／Ｄ変換を実行する場合に
は、タイマ３による割り込みまたはＲＯＭ４に格納され
たプログラムによって実行できる。
器２の起動は中央処理装置（ＣＰＵ）１によるＡ／Ｄ変
換器２内の制御レジスタへのデータ書き込みによって行
われる。そして、周期的にＡ／Ｄ変換を実行する場合に
は、タイマ３による割り込みまたはＲＯＭ４に格納され
たプログラムによって実行できる。
【０００５】しかし、図４に示すようにタイマ割り込み
以前に時刻Ｔ３に割り込みＡがかかった場合、割込みＡ
の処理が終了してからタイマ割込みが受け付けられるた
め、時間（Ｔ４−Ｔ３）だけ遅延する。そのため、正確
な周期性が失われる。また、タイマ割込みによるＡ／Ｄ
変換の起動はタイマ割込み処理時間（Ｔ２−Ｔ１）分だ
け遅れるため、リアルタイム性が悪くなる。同様にプロ
グラムによる同期的なＡ／Ｄ変換も割込みによって正確
な周期性が失われる。
以前に時刻Ｔ３に割り込みＡがかかった場合、割込みＡ
の処理が終了してからタイマ割込みが受け付けられるた
め、時間（Ｔ４−Ｔ３）だけ遅延する。そのため、正確
な周期性が失われる。また、タイマ割込みによるＡ／Ｄ
変換の起動はタイマ割込み処理時間（Ｔ２−Ｔ１）分だ
け遅れるため、リアルタイム性が悪くなる。同様にプロ
グラムによる同期的なＡ／Ｄ変換も割込みによって正確
な周期性が失われる。
【０００６】
【発明が解決しようとする課題】解決しようとする問題
点は、上述したように正確な周期性が失われ、また、リ
アルタイム性が悪くなる点である。
点は、上述したように正確な周期性が失われ、また、リ
アルタイム性が悪くなる点である。
【０００７】この本発明はかかる課題を解決するために
なされたもので、マイクロコンピュータのハードウェア
またはソフトウェアによる制約に起因しない正確な周期
性とリアルタイム性のすぐれたＡ／Ｄ変換器を得ること
を目的とする。
なされたもので、マイクロコンピュータのハードウェア
またはソフトウェアによる制約に起因しない正確な周期
性とリアルタイム性のすぐれたＡ／Ｄ変換器を得ること
を目的とする。
【０００８】
【課題を解決するための手段】本発明は、１チップで構
成されるアナログ・デジタル変換器において、タイマ等
の周期的な信号を発生する回路の出力信号でアナログ・
デジタル変換器を起動する手段を備え、正確な周期性と
リアルタイム性を向上させるようにしたものである。
成されるアナログ・デジタル変換器において、タイマ等
の周期的な信号を発生する回路の出力信号でアナログ・
デジタル変換器を起動する手段を備え、正確な周期性と
リアルタイム性を向上させるようにしたものである。
【０００９】
【作用】この発明においては、タイマ等の周期的な信号
を発生する回路の出力信号でＡ／Ｄ変換器に起動をかけ
るため、正確な周期性とリアルタイム性を向上させる。
を発生する回路の出力信号でＡ／Ｄ変換器に起動をかけ
るため、正確な周期性とリアルタイム性を向上させる。
【００１０】
【実施例】図１はこの発明によるＡ／Ｄ変換器の一実施
例を示したブロック図である。この図１において図３と
同一符号のものは相当部分を示し、８はタイマ３の出力
信号で、この出力信号８はＡ／Ｄ変換器２へ入力してお
り、これはタイマ３等の周期的な信号を発生する回路の
出力信号でＡ／Ｄ変換器２を起動する手段を構成してい
る。そして、正確な周期性とリアルタイム性を向上させ
るように構成されている。
例を示したブロック図である。この図１において図３と
同一符号のものは相当部分を示し、８はタイマ３の出力
信号で、この出力信号８はＡ／Ｄ変換器２へ入力してお
り、これはタイマ３等の周期的な信号を発生する回路の
出力信号でＡ／Ｄ変換器２を起動する手段を構成してい
る。そして、正確な周期性とリアルタイム性を向上させ
るように構成されている。
【００１１】図２は図１の動作説明図で、（ａ）はメイ
ンルーチンを示したものであり、（ｂ）はＡ／Ｄ変換、
（ｃ）は割込みＡ処理、（ｄ）はタイマ３の出力信号８
を示したものである。
ンルーチンを示したものであり、（ｂ）はＡ／Ｄ変換、
（ｃ）は割込みＡ処理、（ｄ）はタイマ３の出力信号８
を示したものである。
【００１２】つぎに図１に示す実施例の動作を図２を参
照して説明する。図２に示す時刻Ｔ１にタイマ３の出力
信号８が「Ｌ」から「Ｈ」レベルに立ち上がったときに
Ａ／Ｄ変換器２に起動がかかり、Ａ／Ｄ変換動作をすぐ
に開始する。また、図２に示す時刻Ｔ４にタイマ３の出
力信号８が再び立ち上がったときに同様にＡ／Ｄ変換動
作を開始する。このように、従来例のように中央処理装
置（ＣＰＵ）１に割込みをかけてこの中央処理装置（Ｃ
ＰＵ）１によってＡ／Ｄ変換の起動をかけた場合に比べ
て、タイマ出力からＡ／Ｄ変換起動までの時間が短くな
りリアルタイム性が向上する。また、図２に示す時刻Ｔ
３の割込みＡによってＡ／Ｄ変換動作が影響を受けずに
起動がかかるため、正確な周期性が向上する。
照して説明する。図２に示す時刻Ｔ１にタイマ３の出力
信号８が「Ｌ」から「Ｈ」レベルに立ち上がったときに
Ａ／Ｄ変換器２に起動がかかり、Ａ／Ｄ変換動作をすぐ
に開始する。また、図２に示す時刻Ｔ４にタイマ３の出
力信号８が再び立ち上がったときに同様にＡ／Ｄ変換動
作を開始する。このように、従来例のように中央処理装
置（ＣＰＵ）１に割込みをかけてこの中央処理装置（Ｃ
ＰＵ）１によってＡ／Ｄ変換の起動をかけた場合に比べ
て、タイマ出力からＡ／Ｄ変換起動までの時間が短くな
りリアルタイム性が向上する。また、図２に示す時刻Ｔ
３の割込みＡによってＡ／Ｄ変換動作が影響を受けずに
起動がかかるため、正確な周期性が向上する。
【００１３】なお、この実施例はタイマを用いて説明し
たが、タイマに限らず、プリスケーラのような周期的な
出力信号を出力することが可能な回路であれば、この発
明に適用することができる。
たが、タイマに限らず、プリスケーラのような周期的な
出力信号を出力することが可能な回路であれば、この発
明に適用することができる。
【００１４】
【発明の効果】以上説明したようにこの発明のＡ／Ｄ変
換器は、タイマ等の周期的な信号を発生する回路の出力
信号でＡ／Ｄ変換器を起動するようにしたので、正確な
周期性とリアルタイム性を向上させることができる効果
がある。
換器は、タイマ等の周期的な信号を発生する回路の出力
信号でＡ／Ｄ変換器を起動するようにしたので、正確な
周期性とリアルタイム性を向上させることができる効果
がある。
【図１】この発明によるＡ／Ｄ変換器の一実施例を示し
たブロック図である。
たブロック図である。
【図２】図１の動作説明図である。
【図３】この発明を使用しない従来のＡ／Ｄ変換器の一
例を示したブロック図である。
例を示したブロック図である。
【図４】図３の動作説明図である。
１ 中央処理装置（ＣＰＵ）
２ Ａ／Ｄ変換器
３ タイマ
８ タイマの出力信号
Claims (1)
- 【請求項１】 １チップで構成されるアナログ・デジ
タル変換器において、タイマ等の周期的な信号を発生す
る回路の出力信号でアナログ・デジタル変換器を起動す
る手段を備え、正確な周期性とリアルタイム性を向上さ
せるようにしたことを特徴とするアナログ・デジタル変
換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3016561A JPH04288727A (ja) | 1991-02-07 | 1991-02-07 | アナログ・デジタル変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3016561A JPH04288727A (ja) | 1991-02-07 | 1991-02-07 | アナログ・デジタル変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04288727A true JPH04288727A (ja) | 1992-10-13 |
Family
ID=11919697
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3016561A Pending JPH04288727A (ja) | 1991-02-07 | 1991-02-07 | アナログ・デジタル変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04288727A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011061512A (ja) * | 2009-09-10 | 2011-03-24 | Denso Corp | Ａ／ｄ変換処理装置 |
-
1991
- 1991-02-07 JP JP3016561A patent/JPH04288727A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011061512A (ja) * | 2009-09-10 | 2011-03-24 | Denso Corp | Ａ／ｄ変換処理装置 |
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