JPH04287216A - Ａ／ｄ変換器を有する制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、アナログ信号をＡ／Ｄ
変換してデジタルデータとしてマイクロコンピュータ（
以下、マイコンと略する）内部に取り込む制御装置に関
するものである。

【０００２】

【従来の技術】従来、この種の制御装置では、図３に示
すようなＡ／Ｄ変換器２をマイコンの内部または外部に
有している。図３の例ではＡ／Ｄ変換器２を外部に有す
る。

【０００３】図３中、信号選択回路（マルチプレクサ）
５では、変換制御回路４から出力されるチャネル・バス
１２上のデータによって、複数のアナログ入力８の中か
らＡ／Ｄ変換すべき入力９が選択される。この選択され
た入力９は、変換制御回路４からの開始信号１０をトリ
ガにしてＡ／Ｄ変換回路６でＡ／Ｄ変換される。この変
換が終了すると、変換結果が変換データ・バス１３に出
力されるとともに、終了信号１１が変換制御回路４およ
びデータレジスタ７に出力される。データレジスタ７で
は、終了信号１１を受けて変換データ・バス１３上のデ
ータをチャネル・バス１２上のデータによって指定され
るデータレジスタ７に格納する。このようにＡ／Ｄ変換
の一連の手順を、開始信号１０，終了信号１１およびチ
ャネル・バス１２を通じて制御しているのが変換制御回
路４である。この変換制御回路４には、図４に示すよう
に内部にチャネルレジスタ１５と終了フラグ１６が設け
られ、チャネルレジスタ１５にチャネル番号を書き込む
ことにより、チャネル・バス１２上にチャネル番号に対
応したデータが出力されるとともに、開始信号１０が出
力される。終了フラグ１６は前記終了信号１１の状態に
よってセットされる。また、この変換制御回路４とデー
タレジスタ７はシステム・バス１４によって、マイコン
３とのデータの受渡しを行うことができる。

【０００４】一方、マイコン３では、図６に示すような
ソフトウェア処理の流れで、あるアナログ入力８のＡ／
Ｄ変換が必要となった場合、そのタイミングでアナログ
入力８に対応するチャネル番号を、前記チャネルレジス
タ１５に書き込み（ＳＡ３）、終了フラグ１６がセット
されるのを待って（ＳＡ４）、チャネル番号に対応する
データレジスタ７から変換結果を読み出す（ＳＡ５）こ
とにより、必要なデジタルデータを内部に取り込むこと
ができる。

【０００５】

【発明が解決しようとする課題】しかしながら、上記の
ように構成された従来の制御装置では、図５のようなマ
イコンのソフトウェア処理タイミングでＡ／Ｄ変換を行
なおうとした場合、割込み処理ルーチン１８ｃの割込み
タイミングにより、メイン処理ルーチン１７ｃで行なっ
ているＡ／Ｄ１の変換が割込み処理ルーチン１８ｃで行
なわれるＡ／Ｄ２の変換によって中止させられ、メイン
処理ルーチン１７ｃでは中止させられたことが判断でき
ないために誤った変換データを読み込み、このことが結
果的に制御装置の誤動作につながる。

【０００６】この対策として、まず根本要因であるＡ／
Ｄ変換回路を増やすことが考えられたが、その分コスト
高が問題として残る。次にＡ／Ｄ変換タイミングの変更
（例えば、メイン処理ルーチンまたは割込み処理ルーチ
ンだけでＡ／Ｄ変換を行なうこと）も考えられたが、こ
れは制御仕様との問題となり、マイコンのソフトウェア
処理も複雑になる。そこで、単にＡ／Ｄ変換を実行時は
他の割込みを禁止するということが最も手軽な方法と考
えられてきた。しかし、アナログ入力の増加等によるＡ
／Ｄ変換回数の増加に伴い他の割込みを禁止している時
間的割合が大きくなり、また、制御内容が複雑化し何重
にも割込み処理が実行され、その割込み処理ルーチン内
でＡ／Ｄ変換が実行されるようになると、割込みタイミ
ングのずれが制御に大きな影響を与えるようになるとい
う問題が発生する。

【０００７】本発明は上記問題を解決しようとするもの
で、制御の複雑化に伴って生じる割込み処理内でのＡ／
Ｄ変換の多重開始によっても、マイコンが誤ったデータ
を読み込み制御装置が異常状態となることがない制御装
置を提供することを目的とする。

【０００８】

【課題を解決するための手段】上記の目的を達成するた
めに本発明では、第１の手段としてＡ／Ｄ変換器におい
てＡ／Ｄ変換が実行中か否かを判断する手段と、Ａ／Ｄ
変換器の変換結果をデータレジスタの間で読み書きする
手段をマイコンのソフトウェア処理に設け、マイコンの
Ａ／Ｄ変換を必要とする割込み処理の先頭で、実行中を
判断する手段でＡ／Ｄ変換の終了を待ち、読み書きする
手段で前回のＡ／Ｄ変換結果をマイコン内に待避すると
ともに、割込み処理の最後に、再度読み書きする手段で
マイコン内に待避したＡ／Ｄ変換結果を元のデータレジ
スタに戻すようにソフトウェア処理を構成する。

【０００９】また、第２の手段としてＡ／Ｄ変換器にお
いてＡ／Ｄ変換が実行中か否かを判断する手段と、Ａ／
Ｄ変換器で前回Ａ／Ｄ変換されたチャネルの番号を読み
出す手段をマイコンのソフトウェア処理に設け、マイコ
ンのＡ／Ｄ変換を必要とする割込み処理の先頭で、読み
出し手段で前回Ａ／Ｄ変換されたチャネルの番号をマイ
コン内に記憶し、前記割込み処理の最後に、再度記憶さ
れたチャネル番号のＡ／Ｄ変換を開始し、実行中を判断
する手段でＡ／Ｄ変換の終了を待つようにソフトウェア
処理を構成する。

【００１０】

【作用】第１の手段によると、割込み直前に変換を開始
したＡ／Ｄ変換の結果であるデータレジスタのデータを
、割込み処理の先頭でマイコンへ待避し、割込み処理の
最後で再び元のデータレジスタへ戻すことができ、割込
み処理の中で実行される別のＡ／Ｄ変換によって、その
Ａ／Ｄ変換の結果が消失されることを防止できる。

【００１１】また第２の手段によると、割込み直前に変
換を開始したＡ／Ｄ変換のチャネル番号を、割込み処理
の先頭でマイコンへ記憶し、割込み処理の最後で前記チ
ャネル番号に対応するＡ／Ｄ変換を再び実行することが
でき、割込み処理の中で実行される別のＡ／Ｄ変換によ
って、前記Ａ／Ｄ変換が中止または変換結果が消失され
ることがなくマイコンが誤動作することを防止できる。

【００１２】

【実施例】以下、添付図面を参照して本発明の実施例に
ついて説明する。ただし、制御装置と変換制御回路の構
成は図３および図４に示す従来例と同じであるので、こ
こでの説明を省略する。なお、以下の説明に用いられる
図中の（ＳＡ１）〜（ＳＡ６）および（ＳＢ１）〜（Ｓ
Ｂ１２）は処理のステップを示す。

【００１３】まず、図１に本発明の第１の実施例のマイ
コンにおけるソフトウェア処理のフロー図を示す。メイ
ン処理ルーチン１７ａでは、まずイニシャル処理（ＳＡ
１）を行い制御装置１の初期化をする。その後具体的な
制御処理である処理１（ＳＡ２）や処理２（ＳＡ６）を
繰り返し行なう。この途中に、従来例と同じようにＡ／
Ｄ１の変換処理（ＳＡ３〜ＳＡ５）を行なっている。割
込み処理ルーチン１８ａでは、途中にＡ／Ｄ２の変換処
理を含む通常の割込み処理（ＳＢ３）が行なわれるが、
本発明では、この処理（ＳＢ３）の前（割込み処理ルー
チン１８ａの先頭）に、まず、Ａ／Ｄ変換器２において
Ａ／Ｄ変換が実行中か否かを終了フラグ１６で判断（Ｓ
Ｂ１）し、実行中ならばそのＡ／Ｄ変換の終了を待って
、Ａ／Ｄ変換器２のデータレジスタ７から変換データを
マイコン３に読み出し（ＳＢ２）記憶する。そして、前
記処理（ＳＢ３）の後（割込み処理ルーチン１８ａの最
後）に、この読み出された変換データを元のデータレジ
スタ７へ書き込む（ＳＢ４）。このような処理を割込み
処理ルーチン１８ａの前後に追加することにより、割込
み処理ルーチン１８ａのメイン処理ルーチン１７ａへの
割込みタイミングによって生じる前述の課題を解決でき
る。

【００１４】具体的にはこの実施例の場合、前記割込み
タイミングとして図中に示す４通りのタイミングが考え
られる。タイミング１（Ｔ１）はＡ／Ｄ１変換開始以前
であり、タイミング２（Ｔ２）はＡ／Ｄ１変換開始後か
つ変換終了前であり、タイミング３（Ｔ３）はＡ／Ｄ１
変換終了後かつマイコン３への変換データ読み出し前で
あり、タイミング４（Ｔ４）はマイコン３への変換デー
タ読み出し後である。タイミング１（Ｔ１）とタイミン
グ４（Ｔ４）の場合は、従来例においても前述の課題に
挙げた問題は生じないが、タイミング２（Ｔ２）とタイ
ミング３（Ｔ３）の場合に生じ得る前述の課題にあげた
問題を割込み処理に入ってからもこのＡ／Ｄ１の変換終
了を待つことと、変換結果をマイコン３に一時的（通常
割込み処理中）に待避することにより解決している。

【００１５】次に、図２に本発明の第２の実施例のマイ
コンにおけるソフトウェア処理のフロー図を示す。メイ
ン処理ルーチン１７ｂでは、まずイニシャル処理（ＳＡ
１）を行ない制御装置１の初期化をする。その後具体的
な制御処理である処理１（ＳＡ２）や処理２（ＳＡ６）
を繰り返し行なう。この途中に、従来例と同じようにＡ
／Ｄ１の変換処理（ＳＡ３〜ＳＡ５）を行なっている。 割込み処理ルーチン１８ｂでは、途中にＡ／Ｄ２の変換
処理を含む通常の割込み処理（ＳＢ３）が行なわれるが
、本発明では、この処理（ＳＢ３）の前（割込み処理ル
ーチン１８ｂの先頭）に、まず以前に最も遅くＡ／Ｄ変
換されたアナログ入力８に対応するチャネル番号をＡ／
Ｄ変換器２のチャネルレジスタ１５からマイコン３に読
み出し（ＳＢ５）記憶する。そして、前記処理（ＳＢ３
）の後（割込み処理ルーチン１８ｂの最後）に、記憶し
ておいたチャネル番号に対応するアナログ入力８のＡ／
Ｄ変換を再度開始（ＳＢ６）し、終了フラグ１６の判断
（ＳＢ７）によりそのＡ／Ｄ変換の終了を待って割込み
処理ルーチン１８ｂを終了する。このような処理を割込
み処理ルーチン１８ｂの前後に追加することにより、割
込み処理ルーチン１８ｂのメイン処理ルーチン１７ｂへ
の割込みタイミングによって生じる前述の課題を解決で
きる。

【００１６】具体的な割込みタイミングの問題は本発明
の第１の実施例と同じであるが、本発明の場合には、割
込み処理の先頭でＡ／Ｄ１の変換終了を待つ時間による
割込み処理のずれを少しでも低減するため、割込み処理
の先頭では前回行ったＡ／Ｄ変換のチャネル番号のみを
記憶し、割込み処理の最後にこのチャネル番号のＡ／Ｄ
変換を再度実行するようにしている。

【００１７】この実施例では、割込み処理１つに対しＡ
／Ｄ変換の数は２であるがこの数が増加し、制御が複雑
になっても、この実施例と同じ処理を行えば同様の効果
が得られる。

【００１８】

【発明の効果】以上のように本発明によれば、第１の手
段または第２の手段を用いれば、近年のＡ／Ｄ入力の増
加や制御内容の複雑化に伴う、割込み処理内でのＡ／Ｄ
変換の多重開始によってマイコンが誤ったデータを読み
込み制御装置が異常状態となる問題をマイコンの簡単な
ソフトウェア処理の追加により解決し、ソフトウェア処
理の複雑化による信頼性の低下を防ぎつつ、確実にＡ／
Ｄ変換を実行できる制御装置を実現できるという効果を
有する。

【００１９】さらに第２の手段を用いれば、上記とは別
に時間遅れ（Ａ／Ｄ変換待ち）による制御特性の低下を
改善できるという効果も有する。

【図面の簡単な説明】

【図１】本発明の第１の実施例におけるマイコンのソフ
トウェア処理フロー図

【図２】本発明の第２の実施例におけるマイコンのソフ
トウェア処理フロー図

【図３】マイコンとＡ／Ｄ変換器を用いた制御装置の構
成図

【図４】Ａ／Ｄ変換器内の変換制御回路の構成図

【図５
】問題が発生する従来のマイコンのソフトウェア処理フ
ロー図

【図６】従来の一般的マイコンのソフトウェア処理フロ
ー図

【符号の説明】

１　　制御装置 ２　　Ａ／Ｄ変換器 ３　　マイコン ４　　データレジスタ

Claims (2)

【特許請求の範囲】
1. 【請求項１】Ａ／Ｄ変換器およびマイクロコンピュータ
   を用いてアナログ信号をＡ／Ｄ変換してデジタルデータ
   としてマイクロコンピュータ内部に取り込む制御装置に
   おいて、マイクロコンピュータのＡ／Ｄ変換を必要とす
   る割込み処理毎に、その割込み処理の先頭でＡ／Ｄ変換
   が実行中か否かを判断して、実行中ならば実行が終了す
   るのを待って、以前に最も遅くＡ／Ｄ変換した変換結果
   をＡ／Ｄ変換器のレジスタから待避し、割込み処理の最
   後に変換結果をレジスタに戻すマイクロコンピュータの
   ソフトウェア処理を有することを特徴とするＡ／Ｄ変換
   器を有する制御装置。
2. 【請求項２】Ａ／Ｄ変換器およびマイクロコンピュータ
   を用いてアナログ信号をＡ／Ｄ変換してデジタルデータ
   としてマイクロコンピュータ内部に取り込む制御装置に
   おいて、マイクロコンピュータのＡ／Ｄ変換を必要とす
   る割込み処理毎に、その割込み処理の先頭で以前に最も
   遅くＡ／Ｄ変換を開始したチャネルを記憶し、割込み処
   理の最後に、記憶したチャネルのＡ／Ｄ変換を実行する
   マイクロコンピュータのソフトウェア処理を有すること
   を特徴とするＡ／Ｄ変換器を有する制御装置。