JPH03273422A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
- Publication number
- JPH03273422A JPH03273422A JP2074559A JP7455990A JPH03273422A JP H03273422 A JPH03273422 A JP H03273422A JP 2074559 A JP2074559 A JP 2074559A JP 7455990 A JP7455990 A JP 7455990A JP H03273422 A JPH03273422 A JP H03273422A
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- Japan
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- 238000006243 chemical reaction Methods 0.000 claims description 26
- 238000000034 method Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 4
- 230000004044 response Effects 0.000 description 3
- 239000013256 coordination polymer Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000010355 oscillation Effects 0.000 description 2
- 230000008676 import Effects 0.000 description 1
Landscapes
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、アナログデジタルコンバータ（ＡＤコンバー
タ）を有するマイクロコンピュータに関する。
タ）を有するマイクロコンピュータに関する。
本発明は、ＡＤコンバータを有するマイクロコンピュー
タにおいて、ＡＤコンバータのデジタル変換出力データ
をＦＩＦＯメモリを介してＣＰＵが読み込むことにより
、ＡＤ変換出力データを確実に読み込むことができるよ
うにしたものである。
タにおいて、ＡＤコンバータのデジタル変換出力データ
をＦＩＦＯメモリを介してＣＰＵが読み込むことにより
、ＡＤ変換出力データを確実に読み込むことができるよ
うにしたものである。
従来、ＡＤコンバータ内藏のマイクロコンピュータにお
いては、ＡＤ変換出力データをＣＰＵが読み込む方法と
して、ＡＤコンバータが変換を終了すると、−旦このデ
ータをバッファに移し、割り込み信号をＣＰＵに送り、
これを受けてＣＰＵが前記バッファからデータを読み込
むというのが一般的であった。
いては、ＡＤ変換出力データをＣＰＵが読み込む方法と
して、ＡＤコンバータが変換を終了すると、−旦このデ
ータをバッファに移し、割り込み信号をＣＰＵに送り、
これを受けてＣＰＵが前記バッファからデータを読み込
むというのが一般的であった。
しかし、通常ＡＤコンバータの変換時間に対してＣＰＵ
の命令実行時間が十分に短くないため、ＡＤコンバータ
の割り込み周期がＣＰＵの実行命令に対して頻繁なもの
となり、ＣＰＵは要求された処理をすべて実行できなく
なり、その結果、ＡＤ変換処理以外の処理を犠牲にする
ガスはＡＤ変換データの読み込みを放棄しなければなら
ないという欠点があった。
の命令実行時間が十分に短くないため、ＡＤコンバータ
の割り込み周期がＣＰＵの実行命令に対して頻繁なもの
となり、ＣＰＵは要求された処理をすべて実行できなく
なり、その結果、ＡＤ変換処理以外の処理を犠牲にする
ガスはＡＤ変換データの読み込みを放棄しなければなら
ないという欠点があった。
特に低ビツトマイコン（４ビ、トル８ピント）において
は、クロック発振周波数が数百ｋ）Ｉｚから数Ｍ詠程度
であり、近年電池駆動システムの増大による低消費電力
化のため発振周波数を高めることは難しいシステムが多
くなってきている。これに対し、ＡＤコンバータの特性
は、より高速高精度が要求されるものが増えており、ま
すまずＣＰＵの処理時間が問題になってきている。
は、クロック発振周波数が数百ｋ）Ｉｚから数Ｍ詠程度
であり、近年電池駆動システムの増大による低消費電力
化のため発振周波数を高めることは難しいシステムが多
くなってきている。これに対し、ＡＤコンバータの特性
は、より高速高精度が要求されるものが増えており、ま
すまずＣＰＵの処理時間が問題になってきている。
本発明は、従来のこのような欠点を解決し、ＣＰ ［Ｊ
が与えられた処理を実行し、かつＡＤコンバータの変換
データを確実に取り込むことができるシステムを提供す
ることを目的とする。
が与えられた処理を実行し、かつＡＤコンバータの変換
データを確実に取り込むことができるシステムを提供す
ることを目的とする。
上記謀塵を解決するために、本発明はＡＤコンバータの
変換出力データを一旦ＦＩＦＯメそりに蓄え、ＣＰＵは
必要な時にこのＦＩＦＯメモリからデータを読み込むよ
うにした。
変換出力データを一旦ＦＩＦＯメそりに蓄え、ＣＰＵは
必要な時にこのＦＩＦＯメモリからデータを読み込むよ
うにした。
第１図に本発明のマイクロコンピュータの一実施例を示
す。１はＡＤコンバータであり、入力はアナログ信号で
あり、ＡＤ変換データとライト信号を出力する。ＦＩＦ
Ｏメモリ２は、ＡＤコンバータ１のＡＤ変換データとラ
イト信号が入力される。またコントロール回路４からの
リード信号とりセン「信号も入力される。ＦＩＦＯメモ
リ２は出力が出力ハンファ５を介してＣＰＵ３のデータ
バスに接続されている。コントロール回路４はＣＰＵの
アドレスバス、データバス、コントロールバスが入力さ
れ、ＦＩＦＯメモリ２ヘリード信号とりセント信号を出
力し、ＡＤコンバータ１ヘリセット信号を出力する。
す。１はＡＤコンバータであり、入力はアナログ信号で
あり、ＡＤ変換データとライト信号を出力する。ＦＩＦ
Ｏメモリ２は、ＡＤコンバータ１のＡＤ変換データとラ
イト信号が入力される。またコントロール回路４からの
リード信号とりセン「信号も入力される。ＦＩＦＯメモ
リ２は出力が出力ハンファ５を介してＣＰＵ３のデータ
バスに接続されている。コントロール回路４はＣＰＵの
アドレスバス、データバス、コントロールバスが入力さ
れ、ＦＩＦＯメモリ２ヘリード信号とりセント信号を出
力し、ＡＤコンバータ１ヘリセット信号を出力する。
まず、第１ ニＣＰ Ｕ ３はＦＩＦＯ／−Ｅす２のメ
モリ内容をクリアするため、アドレスバス、データバス
、コントロールバスを介してコントロール回路４にリセ
ット処理を伝達する。コントロール回路４はこれを受け
てＡＤコンバータ１とＦＩＦＯメモリ２ヘリセント信号
を出力する。これによりＦＩＦＯメモリ２は初期化され
、ＦＩＦＯは空の状態になる。またＡＤコンバータ１は
リセット処理により変換を開始する。
モリ内容をクリアするため、アドレスバス、データバス
、コントロールバスを介してコントロール回路４にリセ
ット処理を伝達する。コントロール回路４はこれを受け
てＡＤコンバータ１とＦＩＦＯメモリ２ヘリセント信号
を出力する。これによりＦＩＦＯメモリ２は初期化され
、ＦＩＦＯは空の状態になる。またＡＤコンバータ１は
リセット処理により変換を開始する。
ＡＤコンバータ１はＡＤ変換を終了すると、ＡＤ変換デ
ータとライト信号をＦＩＦＯメモリ２へ出力した後、ア
ナログ信号を再びサンプリングし、ＡＤ変換を開始する
。これを繰り返すことによりＦＩＦＯメモリ２にば順次
ＡＤ変換データが蓄積されることになる。
ータとライト信号をＦＩＦＯメモリ２へ出力した後、ア
ナログ信号を再びサンプリングし、ＡＤ変換を開始する
。これを繰り返すことによりＦＩＦＯメモリ２にば順次
ＡＤ変換データが蓄積されることになる。
一方、ＣＰＵ３はＦＩＦＯメモリ２へのＡＤ変換データ
の書き込みとは独立に、アドレスバス、データバス、コ
ントロールバスヲ介してコントロール回路４にリード処
理を伝達する。コントロール回路４はこれを受けてＦＩ
ＦＯメモリ２にリード信号を出力する。これによりＦＩ
ＦＯメモリ２はリード信号が入力されるごとに、ＦＩＦ
ＯＩＪ−ドデータをデータバスに出力する。なお、ＦＩ
ＦＯリードデータの出力される順番は、ＦＩＦＯメモリ
２にＡＤ変換データが書き込まれた順番と同じになって
いる。
の書き込みとは独立に、アドレスバス、データバス、コ
ントロールバスヲ介してコントロール回路４にリード処
理を伝達する。コントロール回路４はこれを受けてＦＩ
ＦＯメモリ２にリード信号を出力する。これによりＦＩ
ＦＯメモリ２はリード信号が入力されるごとに、ＦＩＦ
ＯＩＪ−ドデータをデータバスに出力する。なお、ＦＩ
ＦＯリードデータの出力される順番は、ＦＩＦＯメモリ
２にＡＤ変換データが書き込まれた順番と同じになって
いる。
これらの一連の動作を第２図のタイミングチャートに示
す、ＡＤコンバータｌがサンプリングしたアナログ信号
を仮にＡ、Ｂ、Ｃ，Ｄという名称をつけることにする。
す、ＡＤコンバータｌがサンプリングしたアナログ信号
を仮にＡ、Ｂ、Ｃ，Ｄという名称をつけることにする。
ＡＤコンバータｌはＡＤ変換が終了するごとにＡ、Ｂ、
Ｃ，ＤのＡＤ変換データを出力し、ＩＩＦＯメモリ２へ
書き込まれる。
Ｃ，ＤのＡＤ変換データを出力し、ＩＩＦＯメモリ２へ
書き込まれる。
一方、リード信号が入力されるごとにＦＩＦＯメモリ２
はＡ、Ｂ、Ｃ，ＤのＦＩＦＯリードデータをデータバス
に出力する。
はＡ、Ｂ、Ｃ，ＤのＦＩＦＯリードデータをデータバス
に出力する。
なお、ＩＩＦＯメモリ２のステータスフラグ（エンプテ
ィ ハーフフル フル等）については、図示はしていな
いがコントロール回路４がらのステへタスリード信号に
よりＣＰＵ３がデータバスを介して読み込む方法や、ス
テータスフラグをＣＰＵ３の割り込み入力に接続するこ
とにより、ＣＰ［Ｊ３に伝達する方法等が可能である。
ィ ハーフフル フル等）については、図示はしていな
いがコントロール回路４がらのステへタスリード信号に
よりＣＰＵ３がデータバスを介して読み込む方法や、ス
テータスフラグをＣＰＵ３の割り込み入力に接続するこ
とにより、ＣＰ［Ｊ３に伝達する方法等が可能である。
次に、第３図は第１図の実施例において、ＣＰＵ３がＦ
ＩＦＯメモリ２を介さないで、ＡＤ変換データをリード
できるバスを追加したものである。
ＩＦＯメモリ２を介さないで、ＡＤ変換データをリード
できるバスを追加したものである。
ＦＩＦＯリードデータとラッチ回路７の出力のどちらを
リードするかＣＰ Ｕ ３が選択できるようになってい
る。第３図において、リード出力切換信号がローレベル
の場合に、リード信号が）ｚ４レベルになると、出力バ
ッファ５がイネーブル状態になってＦＩＦＯリードデー
タがデータバスに出力される。これに対し、リード出力
切換信号が／”ｔイレベルの場合にリード信号がノ＼イ
レベルになると、出力バッファ６がイネーブル状態にな
って、う。
リードするかＣＰ Ｕ ３が選択できるようになってい
る。第３図において、リード出力切換信号がローレベル
の場合に、リード信号が）ｚ４レベルになると、出力バ
ッファ５がイネーブル状態になってＦＩＦＯリードデー
タがデータバスに出力される。これに対し、リード出力
切換信号が／”ｔイレベルの場合にリード信号がノ＼イ
レベルになると、出力バッファ６がイネーブル状態にな
って、う。
子回路７の出力がデータバスに出力される。ここで、う
・２千回路７は最新のＡＤ変換データを保持しているも
のである。
・２千回路７は最新のＡＤ変換データを保持しているも
のである。
さらに、第４図のようにＡＤコンバータｌのアナログ入
力の前段にマルチプレクサを設けて複数のアナログ信号
をＡＤ変換する場合においても、前述の実施例にマルチ
プレクサ１１を追加することにより実現できる。
力の前段にマルチプレクサを設けて複数のアナログ信号
をＡＤ変換する場合においても、前述の実施例にマルチ
プレクサ１１を追加することにより実現できる。
以上説明したように、本発明はＡＤコンノ＜−タの変換
出力データをＦＩＦＯメモリで蓄え、ＣＰＵはＡＤ変換
サイクルとは独立にこのＰＩＦ○メモリから変換データ
を読みだすようにすることにより、ＣＰＵが要求された
処理を遅らせたり、ＡＤ変換データの読み込みが間に合
わなくなるという不具合から解放される。これにより、
ＣＰＵの要求される処理のピークを下げることができ、
また連続したＡＤ変換データを確実に収集できるため、
マイクロコンピュータとしてのバフオー？７スを大幅に
向上させる効果がある。
出力データをＦＩＦＯメモリで蓄え、ＣＰＵはＡＤ変換
サイクルとは独立にこのＰＩＦ○メモリから変換データ
を読みだすようにすることにより、ＣＰＵが要求された
処理を遅らせたり、ＡＤ変換データの読み込みが間に合
わなくなるという不具合から解放される。これにより、
ＣＰＵの要求される処理のピークを下げることができ、
また連続したＡＤ変換データを確実に収集できるため、
マイクロコンピュータとしてのバフオー？７スを大幅に
向上させる効果がある。
さらに、ＦＩＦＯメモリを介さないＡＤ変換データを読
み込むパスとＦＩＦＯメモリの出力を読み込むバスのど
ちらかを選択できるようにすることによって、最新のＡ
Ｄ変換データの読み込みと、連続したＡＤ変換データの
読み込みの両方が可能となり、ＡＤ変換対象の特性や仕
様に合わせて対応できるＡＤコンバータ内蔵マイクロコ
ンピュータを提供することができる。
み込むパスとＦＩＦＯメモリの出力を読み込むバスのど
ちらかを選択できるようにすることによって、最新のＡ
Ｄ変換データの読み込みと、連続したＡＤ変換データの
読み込みの両方が可能となり、ＡＤ変換対象の特性や仕
様に合わせて対応できるＡＤコンバータ内蔵マイクロコ
ンピュータを提供することができる。
第１図は本発明のマイクロコンピュータの一実施例を示
す回路ブロック図、第２図は第１図の動作を説明したタ
イミングチャート、第３図は本発明のマイクロコンピュ
ータの他の実施例を示す回路ブロック図、第４図は本発
明の実施例にマルチプレクサを追加した回路ブロック図
である。 ・・ＡＤコンバータ ・・ＦＩＦＯメモリ ・・ＣＰＵ ・・コントロール回路 ６・・・出カバソファ ・・ランチ回路 ・・インバータ回路 １０・・・ＮＡＮＤ回路 ・・マルチプレクサ回路 以上
す回路ブロック図、第２図は第１図の動作を説明したタ
イミングチャート、第３図は本発明のマイクロコンピュ
ータの他の実施例を示す回路ブロック図、第４図は本発
明の実施例にマルチプレクサを追加した回路ブロック図
である。 ・・ＡＤコンバータ ・・ＦＩＦＯメモリ ・・ＣＰＵ ・・コントロール回路 ６・・・出カバソファ ・・ランチ回路 ・・インバータ回路 １０・・・ＮＡＮＤ回路 ・・マルチプレクサ回路 以上
Claims (2)
- （１）少なくともアナログデジタルコンバータと、この
ＡＤコンバータからのデジタル変換データを逐次記憶す
るＦＩＦＯメモリと、ＣＰＵからの制御によって前記Ｆ
ＩＦＯメモリを制御するコントロール回路より成ること
を特徴とするマイクロコンピュータ。 - （２）前記ＣＰＵは、前記ＡＤコンバータのデジタル変
換出力データを前記ＦＩＦＯメモリを介さないで読み込
むことを特徴とする特許請求の範囲第１項記載のマイク
ロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2074559A JPH03273422A (ja) | 1990-03-23 | 1990-03-23 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2074559A JPH03273422A (ja) | 1990-03-23 | 1990-03-23 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03273422A true JPH03273422A (ja) | 1991-12-04 |
Family
ID=13550708
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2074559A Pending JPH03273422A (ja) | 1990-03-23 | 1990-03-23 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03273422A (ja) |
-
1990
- 1990-03-23 JP JP2074559A patent/JPH03273422A/ja active Pending
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