JPH0460749A - デジタルマイクロコンピュータ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ この発明はデジタルマイクロコンピュータに関し、特に
並列動作可能な複数のＣＰＵを有するデジタルマイクロ
コンピュータに関する。

［発明の背景］ 複数のＣＰＵを有するデジタルマイクロコンピュータは
既知である。一般に、ＣＰＵの複数化はコンピュータシ
ステムの性能を上げることをねらいとしている。残念な
がら、ＣＰＵの個数をＮｌｌにしたからといって、シス
テムの性能をＣＰＵが１（１１の場合のＮ倍に上げるこ
とはできない。

複数のＣＰＵのデジタルマイクロコンピュータの性能を
低下させる原因の１つとして、ＣＰＵ間のアクセスの問
題がある。

従来においてＣＰＵ間のアクセスは次のようにして行わ
れる。まず、アクセスを要求するＣＰＵが要求されるＣ
ＰＵに対し、アクセス要求信号を送る。これに対し、ア
クセス要求信号を受けたＣＰＵは実行中のオペレーショ
ンを完了し、しかる後、内部のメモリを外部の装Ｒ（こ
の場合、アクセスを要求したＣＰＵ）がアクセス可能な
状況に開放するとともに、アクセスを要求したＣＰＵに
対し承認信号を送って停止状態に移行する。アクセスを
要求したＣＰＵはこの承認信号を受けた後、相手のＣＰ
Ｕの内部メモリに対する実際のアクセスオペレーション
を実行する。

したがって、従来のＣＰＵ間のアクセス方式はアクセス
の手続に時間がかかる問題がある。特に、ＣＰＵ間で高
い頻度のアクセスが要求されるような環境では、アクセ
ス処理がネックとなってＣＰＵの動作効率が著しく低下
してしまう。

［発明の目的］ したがってこの発明の目的はＣＰＵ間のアクセスが高速
に行えるようにした複数のＣＰＵを有するデジタルマイ
クロコンピュータを提供することである。

［発明の構成、作用Ｊ この発明によれば、第１のＣＰＵと第２のＣＰＵとを有
するデジタルマイクロコンピュータにおいて、前記第１
のＣＰＵは前記第２のＣＰＵの内部メモリをアクセスす
る命令を実行するときにアクセス要求信号を発生するア
クセス要求信号発生手段を有し、前記第２のＣＰＵは前
記アクセス要求信号に応答して前記第２のＣＰＵで実行
中のオペレーションを中断させ、前記ｗ４２のＣＰＵの
前記内部メモリを前記第１のＣＰＵのために開放するオ
ペレーション中断手段を有し、前記第１のＣＰＵは前記
オペレーション中断手段により前記内部メモリが前記第
１のＣＰＵのために開放されているときに前記内部メモ
リに対するアクセスのオペレーションを実行するアクセ
ス実行手段を有し、前記第１のＣＰＵは前記アクセス実
行手段による前記アクセスのオペレーションが終了した
ときにアクセス終了信号を発生するアクセス終了信号発
生手段を有し、前記第２のＣＰＵは前記アクセス終了信
号に応答して中断されたオペレーションを再開するオペ
レーション再開手段を有することを特徴とするデジタル
マイクロコンピュータが提供される。

この構成によれば、ＣＰＵ間のアクセスは、アクセスを
要求するＣＰＵがアクセスが要求されるＣＰＵの内部メ
モリをアクセスする命令を実行するだけで達成される。

したがって、ＣＰＵ間のアクセス処理が高速化され、ア
クセスを要求するＣＰＵにおける高い動作効率を保証で
きる。また、アクセスされるＣＰＵも、実際にアクセス
が行われている間だけ動作を中断すればよいので動作効
率の低下を最小限に抑えることができる。

好ましい構成例において、第１のＣＰＵと第２のＣＰＵ
とを有するデジタルマイクロコンピュータにおいて、前
記第１のＣＰＵを動作させるクロ７り信号を発生する第
１のクロック発生手段と、前記第２のＣＰＵを動作させ
るクロック信号を発生する第２のクロック発生手段と、
前記第１のＣＰＵが前記第２のＣＰＵの内部メモリをア
クセスする命令を実行するときに前記第１のＣＰＵから
出力されるアクセス要求信号に応答して前記ｗＪ２のク
ロック発生手段の動作を停止することにより、前記第２
のＣＰＵで実行中のオペレーションを中断させるクロッ
ク停止手段と、前記アクセス要求信号に応答して前記第
２のＣＰＵの前記内部メモリに対するアクセス径路を前
記第２のＣＰＵが使用する第１のアクセス径路から前記
第１のＣＰＵが使用する第２のアクセス径路に切り換え
るアクセス径路切換手段と、前記アクセス径路切換手段
によって切り換えられた前記第２のアクセス径路を介し
て前記第１のＣＰＵからの前記内部メモリに対するアク
セスのオペレーションを実行するアクセス実行手段と、
前記第１のＣＰＵから出力される前記アクセスのオペレ
ーションの終了を表わすアクセス終了信号に応答して、
前記内部メモリに対するアクセス径路を前記第２のＣＰ
Ｕが使用する前記第１のアクセス径路に復帰させるアク
セス径路復帰手段と、前記アクセス終了信号に応答して
前記第２のクロー２り発生手段の動作を再起動すること
により前記第２のＣＰＵで中断されたオペレーションを
再開させるクロック再起動手段とを有することを特徴す
るデジタルマイクロコンピュータが提供される。

［実施例］ 以下、図面を参照してこの発明の詳細な説明する。

く概　要〉 本実施例はこの発明を電子楽器に適用したものである０
本実施例（第１〜第３４図）は種々の特徴を含んでいる
。第１の特徴は、楽音信号を生成する音源としてプログ
ラムで動作する複数のマイクロコンピュータ処理装置ｔ
（ＣＰＵ）を使用することであり、従来のような専用構
造のハードウェア音源は不要である。１つのＣＰＵがメ
インＣＰＵあるいはマスターＣＰＵ（１０）として働き
、音源処理のみでなくアプリケーション（この場合、楽
器）に従う入力装置ｆ（１！盤、機能キー等）、出力装
置（ＤＡＣ等）を取り扱う（第４図、第５図）、他のＣ
ＰＵはマスターＣＰＵに対してサブＣＰＵないしスレー
ブＣＰＵ（２０）として働き、音源処理を実行する（第
６図）、シたがって、音源処理について各ＣＰＵの負担
が分担される構成である。

第２の特徴はサブＣＰＵが動作を開始し、終了するメカ
ニズムに関係しており、本実施例によれば、サブＣＰＵ
の動作は、マスターＣＰＨに対して音源処理を要求する
タイマインタラブドを合図として開始し、その結果、マ
スターＣＰＵとサブＣＰＵにおいて音源処理が並行に実
行される。サブＣＰＵの動作（音源処理）が終了すると
その終了信号によってサブＣＰＵはリセット状態（停止
状ＷＡ）に移行するとともにその終了信号がマスク−Ｃ
ＰＵに伝えられる（第８図、第１６図）、この特徴によ
り、マスターＣＰＵはサブＣＰＵの動作期間を有効に管
理、把握できる。更に、この特徴により、高速処理が要
求される音源処理タスク（楽音信号のデジタルサンプル
を生成する仕事）を効率よく実行できる。

本実施例の第３の特徴はメインプログラムからタイマイ
ンタラブド処理ルーチンに渡すデータの更新（転送）問
題に関係する。インタラブド処理ルーチンの実行の結果
、インタラブド処理ルーチンにおいて参照すべき複数の
データ（例えばエンベロープ目標値、エンベロープレー
トのようなエンベロープパラメータ）を更新する必要が
生じる。この複数のデータの更新の実行命令はメインプ
ログラム中に含まれる。即ち、この複数のデータはメイ
ンプログラムが更新し、タイマインタラブド処理ルーチ
ンが参照するデータである。このような複数のデータは
、全体として意味ある情報を構成するので、メインプロ
グラムにおいて複数のデータのすべてが更新されないう
ちにインタラブド処理ルーチンに制御が移ってはならな
い、これを防止するため、第１の方式としてデータ更新
が完了するまでインタラブドをマスクしてインタラブド
処理ルーチンへの移行を禁止する方式が開示され（第１
６図、第１７図）、第２の方式として、複数のデータの
更新（転送）をメインプログラム中の単一命令で実行す
る方式が開示される（第１８図〜第２１図）、この結果
、インタラブド処理ルーチンの処理結果（楽音信号のサ
ンプル）が正しい値を示し、正しい動作が保証される。

本実施例の第４の特徴はマスターＣＰＵからスレーブＣ
ＰＵに対するデータアクセス問題に関する。従来の複数
ＣＰＵマイクロコンピュータシステムでは、一般に、Ｃ
ＰＵ間のデータ転送は一連のシーケンスを通して行われ
、相当の時間を要する０代表的には、データのアクセス
を要求するＣＰＵかもアクセスが要求されるＣＰＵに対
し、アクセス要求信号を送る。このアクセス要求信号に
対しアクセスが要求されるＣＰＵは実行中のオペレーシ
ョンを完了した後に承認（アクノリッジ）信号をＣＰＵ
に渡して停止状態となる。アクセス要求信号送＠後、承
認信号が受信されるまでの間、要求側のＣＰＵは待ち状
態になる。承認信号を受けて要求側のＣＰＵは被要求側
のＣＰＵの内部メモリに対し、実際のデータアクセスを
実行する。このように従来のＣＰＵ間データアクセス方
式は時間を要するので高速処理が望まれる電子楽器のよ
うなアプリケージ璽ンには適さない、これを解決するた
め、本実施例では、第１のデータアクセス方式として、
上記第２の特徴を利用してサブＣＰＵが停止状態にある
ときにマスターＣＰＵがサブＣＰＵの内部メモリ（２０
６）に対しデータをリード／ライト（アクセス）する停
止モード制御方式が開示され（第２２図）、第２のデー
タアクセス方式として待ち状態なしにマスターＣＰＵが
サブＣＰＵをデータアクセスする（サブＣＰＵはデータ
アクセス中のみ強制的に停止状態にされる）瞬時データ
アクセス方式とが開示される（第２３図〜第２５図）。

本実施例の第５の特徴はデータ源としてのＣＰＵ外部メ
モリを複数のＣＰＵで共用する場合における複数ＣＰＵ
からのアクセスの競合（衝突）問題に関する０本実施例
によれば後述するメモリ装置競合回避回路（５０）を設
けることにより、共用メモリに対するアクセスの競合を
解消し、一定の待ち時間の後、共用メモリからのデータ
を得られるようにしている。

本実施例の第６の特徴はデータ変換処理（シフト、反転
、一部取り出し等）の高速化に関する。

従来においては、上述したＣＰＵ外部メモリのようなデ
ータメモリ内のデータから、ＣＰＵ内部メモリ（演算用
メモリ）上に変換されたデータを得るために、転送（リ
ードアクセス）命令により、データメモリのデータを演
算用メモリに移し、しかる後、変換命令により、演算用
メモリのデータをＡＬＵを介して変換する。所望のデー
タ変換を行うために複数の変換命令を実行する必要もし
ばしば生じる。このように、従来においてはデータ変換
の処理に時間がかかるという問題があり、特に音源処理
のように高速処理が要求されるアプリケーションにおい
ては大きな問題となる。これを解決するため、この実施
例によれば、データ・アドレス変換ハードウェア（６０
，７０）を設け、特殊な転送命令（変換付転送命令）を
実行することにより、その命令に応答するデータ・アド
レス変換ハードウェアを介して所望のデータ変換が施さ
れたデータが演算用メモリ（１０６，２０６）に取り込
まれるようにしている。したがって、所望の変換データ
を得るのに、複数の命令を実行するのではなく単一の命
令を実行すればよく処理の高速化が図れる。

く全体構成（第１図）〉 第１図は電子楽器の処理装置として構成した本実施例の
全体構成を示すブロック図である０本システムは２つの
中央演算処理装置（一方をＭＣＰＵＩＯ，他方を５ＣＰ
Ｕ２０で示す）を有する。

各ＣＰＵｌ０１２０はプログラムを内蔵しており、それ
ぞれのプログラムに従って動作する０ＭＣＰＵｌ０は音
源処理（第５図）以外にシステム全体の制御、例えば入
力ポート１１ｇ、出力ボート１２０に接続される入力装
Ｗ（例えば鍵盤１機能キー等）からの入力情報の処理、
デジタル楽音信号をアナログ楽音信号に変換するＤＡＣ
１００の制御等を行う（第４図）、これに対し、５ＣＰ
Ｕ２０は音源処理に専用される（１４６図）。

９０は音源制御データ、波形データ等のデータ源として
のメモリである。データメモリ９０はここでは、ＬＳＩ
チップ（第１図の残りのデバイスを搭載している）に外
付けされたＲＯＭで構成されている。集積度が高ければ
、単一のＬＳＩチップ上にデータメモリ９０を内部メモ
リとして形成可能である。外部メモリ９０はＭＣＰＵＩ
Ｏと５ＣＰＵ２０に共用される。ＭＣＰＵｌｏからのア
ドレス情報はＭＣＰＵ　１０に結合するアドレスバスＭ
Ａ、外部メモリアドレスラッチ３０のＭＣＰＵ外部メモ
リアドレスラッチ３０Ｍ、アドレス切り換え回路４０、
アドレス変換回路６０を介して外部データメモリ９０の
アドレス入力に加えられる。一方、５ＣＰＵ２０からの
アドレス情報は５ＣＰＵ２０に結合するアドレスバスＳ
Ａ、５ＣＰＵ外部メモリアドレスチッチ３０３、アドレ
ス切り換え回路４０、アドレス変換回路６０を通して外
部データメモリ９０のアドレス入力に加えられる。外部
データメモリ９０からＭＣＰＵＩＯへのデータ伝送径路
は外部データメモリ９０のデータ出力、データ変換回路
７０．外部メモリデータラッチ８０のＭＣＰＵ外部メモ
リデータラッチ８０Ｍ、ＭＣＰＵｌｏに結合するデータ
バスＭＤによって構成される。これに対し、外部データ
メモリ９０から５ＣＰＵ２０へのデータ伝送径路は外部
データメモリ９０のデータ出力、データ変換回路７０．
５ＣＰＵ外部メモリデータラッチ８０Ｓ、５ＣＰＵ２０
に結合するデータバスＳＤによって構成される。

メモリ装置競合回避回路５０はＭＣＰＵＩＯと５ＣＰＵ
２０の両ＣＰＵによる外部メモリ９０のアクセスを制御
し、その競合を回避するものである。メモリ装置競合回
避回路５０はＭＣＰＵＩＯからの外部メモリアクセスを
要求する信号ｒｏｍａ、：５ＣＰＵからの外部メモリア
クセスを要求する信号ｒ　ｏ　ｍ　ａの各々に応答して
アドレス切り換え回路４０を制御してアドレス切り換え
回路４０にＭＣＰＵＩＯからのアドレスと５ＣＰＵ２０
からのアドレスのいずれかを外部メモリ９０へのアドレ
スとして選択させる。このためにメモリ装置競合回避回
路５０からの選択信号ＭＳＥＬによりアドレス切り換え
回路４０は選択動作を行う、外部メモリ９０へのアドレ
スが確定するとメモリ装置競合回避回路５０は外部メモ
リ９０に対するチップ選択信号ＣＥと出力イネーブル信
号ＯＥをアクティブにする。これにより外部メモリ９０
からデータが出力され、データ変換回路７０を通してそ
のデータが外部メモリラッチ８０の入力バスに現われる
。ここで、メモリ装置競合回避回路５０はデータアクセ
スを要求したＣＰＵにデータを送るためにＭＣＰＵ外部
メモリデータラッチ８０Ｍ、５ＣＰＵ外部メモリデータ
ラッチ８０Ｓのいずれかを作動してデータをラッチさせ
る。このためにＭＣＰＵ外部メモリデータラッチ８０Ｍ
はメモリ装置競合回避回路５０からのラッチ信号ＭＤＬ
によりラッチ動作し、５ＣＰＵ外部メモリデータラッチ
８０Ｓはメモリ装置競合回避回路５０からのラッチ信号
ＳＤＬによりラッチ動作するようになっている。

アドレス変換回路６０とデータ変換回路７０は外部デー
タメモリ９０のデータを変換したデータがＣＰＵｌ０１
２０に取り込まれるようにするための変換デバイスであ
る。アドレス変換回路６０はアドレス切り換え回路４０
を通ったアドレス。

即ち、ＣＰＵ（ＭＣＰＵＩＯか５ＣＰＵ２０）から出力
されたアドレス（論理アドレス）を選択的に変更して外
部データメモリ９０に実際に入力されるアドレスを形成
するものであり、データ変換回路７０は外部データメモ
リ９０から出力されたデータを選択的に変更してＣＰＵ
（ＭＣＰＵＩＯか５ＣＰＵ２０）に実際に入力されるデ
ータを形成するものである。各変換回路６０．７０にお
ける変換の態様を指定するために、制御信号が使用され
る。各ＣＰＵｌ０１２０において、外部データメモリ９
０に対するデータアクセスは転送命令を実行することで
行われる。転送命令に基づいてＣＰＵで生成される制御
信号をＭＲｌ、ＭＲ２、ＭＲ３（ＭＣＰＵＩＯの場合）
、ＳＲ１，ＳＲ２、ＳＲ３（ＳＣＰＵ２０の場合）で示
しである。これらの信号は外部メモリアドレスラッチ３
０、アドレス切り換え回路４０を通った後、信号Ｒ１、
Ｒ２、Ｒ３と呼ばれる（ＭＲｉ　４ＬＭＲｉ→Ｒｉまた
は５Ｒｉ−＋ＬＳＲｉ→Ｒｊ）、変換の態様を指定する
ため、制御信号Ｒ１、Ｒ２がアドレス変換回路６０に入
力される。更に、データ変換回路７０における変換の態
様を特定するため、制御信号Ｒ１，Ｒ２、Ｒ３とアドレ
ス変換回路６０からのアドレスビット１２の信号Ａ１２
とアドレスピッ（１５の信号Ａ１５がデータ変換回路７
０に加えられる。アドレス変換回路６０とデータ変換回
路７０の詳細については後述する。

ＭＣＰＵＩＯと５ＣＰＵ２０との間のインタフェースを
定めるため１両ＣＰＵ間で複数の信号が伝送される。＠
号ＡはＭＣＰＵＩＯから５ＣＰＵ２０に送られる５ＣＰ
Ｕ２０の処理開始を表わす信号、信号Ｂは５ＣＰＵ２０
からＭＣＰＵ　１０に送られる５ＣＰＵ２０の処理終了
を表わす信号、ＭａはＭＣＰＵＩＯから５ＣＰＵ２０に
送られる５ＣＰＵ２０の内部メモリ（第３図の２０６）
のアドレス情報、信号ＣはＭＣＰＵＩＯから５ＣＰＵ２
０に送られる５ＣＰＵ２０の内部メモリの読み書き制御
信号、Ｄｉｎは５ＣＰＵ２０からＭＣＰＵＩＯに送られ
る５ＣＰＵ２０の内部メモリからの読出しデータ、Ｄｏ
＋＋＋　はＭＣＰＵＩＯから５ＣＰＵ２０に送られる５
ＣＰＵ２０の内部メモリへの書き込みデータを表わす、
ＣＰＵ間イフィンタフエース細については後述する。

上述したように音源処理によりＭＣＰＵ　１０と５ＣＰ
Ｕ２０とでデジタル楽音信号が生成される。生成結果は
ＭＣＰＵＩＯから、右ＤＡＣ１００Ｒと左ＤＡＣ１００
Ｌとから成るデジタルアナログ変換器ＣＤＡＣ）Ｚｏｏ
に送られ、アナログ楽音信号に変換ぎれて外部に出力さ
れる。

＜ＭＣＰＵと５ＣＰＵの構成（第２、第３図）〉１１４
２図にＭＣＰＵＩＯの内部構造を示し、第３図に５ＣＰ
Ｕ２０の内部構造を示す。

第２図において制御用ＲＯＭ１０２には楽器の各種制御
入力を処理するメインプログラムと楽音を生成するイン
タラブド処理プログラムが記憶されており、ＲＯＭアド
レス制御部１１４からＲＯＭアドレスデコーダ１０４を
介して指定されたアドレスにあるプログラム語（命令）
をインストラクシ、ン出力ラッチ１０２ｍを介して順次
出力していく、なお、具体的実施例では、プログラム語
長は２８ビツトであり、プログラム語の一部が次に読み
出されるべきプログラム語を記憶するアドレスの下位部
（ページ内アドレス）としてＲＯＭアドレス制御部１１
４に入力されるネクストアドレス方式となっているが１
代りにプログラムカウンタ方式を使用してもよい、ＲＡ
Ｍアドレス制御部１１４は制御用ＲＯＭ１０２からの命
令のオペランドがレジスタを指定している場合に、ＲＡ
Ｍｌ０６内の対応するレジスタのアドレスを指定する、
ＲＡＭ１０６は演算用メモリを構成するレジスタ群であ
り、汎用演算、フラグ演算、楽音の演算等に使用される
。ＡＬＵ部（加減算器及び論理演算部）１０８と乗算器
１１０は制御用ＲＯＭＩＯ２からの命令が演算命令のと
きに用いられる。

特に乗算器１１０は楽音波形の演算に使用しており、そ
のための最適化として第１と第２のデータ入力（例えば
１６ビツトデータ）を乗算して入力と同じ長さ（１６ビ
ツト）のデータを出力するようになっている。上記ＲＡ
Ｍ１０６．加減算器１０８、乗算器１１０により、演算
回路が構成される。オペレーション制御回路１１２は制
御用ＲＯＭ１０２からの命令のオペコードを解読し、指
示されるオペレーションを実行するために、回路の各部
に制御信号（全体をＣＮＴＲで示す）を送る。また条件
付分岐命令の実行の際にオペレージ１ン制御回路１１２
はＡＬＵ部１０８からのステータス信号Ｓ（例えばオー
バーフロー信号、ゼロフラグ信号等）により分岐条件成
立を検出してＲＯＭアドレス制御部１１４を介してアド
レスを分岐先のアドレスにジャンプさせる。

所定時間ごとに制御用ＲＯＭ１０２の楽音生成プログラ
ムを実行するため、この実施例ではタイマインタラブド
を採用している。すなわち、タイマ（ハードウェアカウ
ンタ）を有するインタラブド発生部１１６により、一定
時間ごとにＲＯＭアドレス制御部１１４に制御信号ＩＮ
Ｔ（割込要求信号）を送り、この信号により、ＲＯＭア
ドレス制御部１１４は次に行うメインプログラムの命令
のアドレスを退避（保持）し、楽音の生成が行われるイ
ンタラブド処理プログラム（サブルーチン）の先頭アド
レスを代りにセットする。これにより、インタラブド処
理プログラムが開始される。インタラブド処理プログラ
ムの最後にはリターン命令があるので、このリターン命
令がオペレーション制御回路１１２で解読された時点で
、ＲＯＭアドレス制御部１１４は退避してあったアドレ
スを再度セットし、メインプログラムに復帰する。更に
、インタラブド発生部１１６からの制御ｌ＠号ＩＮＴは
ＤＡＣ１００における楽音信号のデジタル／アナログ変
換サンプリング速度を定めるためにＤＡＣ１００に供給
される。なお、インタラブド発生部１１６は図の上では
ＭＣＰＵＩＯの内部要素として描いであるが、ＭＣＰＵ
ＩＯに対して現在行っている仕事を停止させ特別の処理
を要求するものであり、論理的にはＭＣＰＵＩＯの外部
要素（周辺装置）である。

クロック発生回路１３６はマスタークロック発生回路（
図示せず）からの２相のマスタークロックＣＫＩとＣＫ
２を受け、オペレーション制御回路１１２を初めとする
回路の各部に加える種々のタイミング信号（Ｔ１．Ｔ２
．Ｔ３、ＴｌＣＫ１、Ｔ２ＣＫ２、Ｔ３ＣＫ３等）を発
生する。

第２図の残りの要素はＭＣＰＵ２０の外部装置とのイン
タフェースに係っている。１２２は外部メモリアクセス
用アドレスバスＭＡ（第１図）にＭＣＰＵ内部バスを接
続するためのバスインタフェースとしてのゲートを表わ
し、１２４は外部メモリデータバスＭＤにＭＣＰＵ内部
バスを接続するためのゲートを表わし、１２６はＤＡＣ
データ転送バスにＭＣＰＵ内部バスを接続するためのゲ
ートを表わす、また、入カポ−）１１８と出力ポート１
２０はＭＣＰＵ内部バスを外部の入力装置に結合するた
めのインタフェースである。１２８は５ＣＰＵ内部ＲＡ
Ｍアドレス指定バスにＭＣＰＵ内部バスを接続するため
のゲート、１３０は５ＣＰＵ内部ＲＡＭ書込データバス
にＭＣＰＵ内部バスを接続するためのゲート、１３２は
５ＣＰＵ内部ＲＡＭ読出データバスをＭＣＰＵ内部バス
に接続するためのゲートを表わす。

５ＣＰＵリセー、ト制御部１３４は５ＣＰＵ２０の動作
期間を管理するためのデバイスである。この実施例に従
い５ＣＰＵリセット制御部１３４はインタラブド発生部
１１６からのインタラブド信号ＩＮＴに応答して、５Ｃ
ＰＵ２０の処理開始を示す信号Ａを発生する。この信号
Ａは５ＣＰＵ２０のＲＯＭアドレス制御部２１４（第３
図）に送られ、これによりＲＯＭアドレス制御部２１４
のアドレス更新動作が開始し、５ＣＰＵ２０の動作（音
源処理を含む）が開始する。５ＣＰＵ２０の動作が終了
すると５ＣＰＵ２０のオペレーション制御回路２１２か
ら処理終了を示す信号Ｂが発生し、コノｔ　号Ｂ　カＳ
　ＣＰ　Ｕ　ｊ）　（’　−／　トＭ　１１部！３４に
送られる。これに対し、５ＣＰＵリセット制御部１３４
は５ＣＰＵ２０の動作を停止するために信号Ａを反転し
、これにより５ＣＰＵ２０のＲＯＭアドレス制御部２１
４の動作を停止させる、とともに、５ＣＰＵ２０が停止
中であることを表わす５ＣＰＵ状態フラグ信号をオペレ
ーション制御回路１１２に送る。オペレーション制＃ｉ
回路１１２は制御用ＲＯＭ１０２からの５ＣＰＵ状態の
検査命令の実行時に、この５ＣＰＵ状態フラグ信号を読
むことにより、５ＣＰＵ２０の状態を検出できる。

第３図の５ＣＰＵ２０のブロー、り図において、要素２
０２．２０２ａ、２０４．２０５．２０６．２０８．２
１２．２１４．２２２．２２４゜２３６はそれぞれ、第
２図のＭＣＰＵＩＯのブロック図における要素１０２．
１０２ａ、１０４．１０５．１０６．１０８，１１０，
１１２．１１４．１２２．１２４，１３６に対応する要
素である。ただし、５ＣＰＵ２０の制御用ＲＯＭ２０２
には基本的に音源処理のためのプログラムのみが記憶さ
れており、５ＣＰＵ２０を音源処理専用の処理装置とし
て機能させている。

２４０は５ＣＰＵ２０の演算用メモリとしてのＲＡＭ２
０６へ入力するデータをＭＣＰＵＩＯからのデータ（Ｍ
ＣＰＵＩＯからゲート１３０、データバスＤｏυＴを通
ったデータ）と５ＣＰＵ２０の生成（演算）したデータ
（ＡＬＵ部２０８または乗算器２１０からのデータバス
ＤＢ上のデータ）とから選択するＲＡＭデータイン切り
換え部である。ＲＡＭデータイン切り換え部２４０は信
号Ａによってその選択モードが制御され、＠号Ａが“５
ＣＰＵ２０動作中”を表わしているときには５ＣＰＵ２
０で演算したデータを選択し、＠号Ａが“５ＣＰＵ２０
停止中”を表わしているときにはＭＣＰＵＩＯからのデ
ータを選択する。

また、ＲＡＭアドレス制御部２０５も、信号Ａによって
そのモードが制御され、信号Ａが″５ＣＰＵ２０動作中
”を表わしているときには制御用ＲＯＭのインストラク
シ、ン出力ラッチ２０２ａからのバスＳＡ上の情報をＲ
ＡＭ２０６のアドレスとして選択し、信号Ａが″５ＣＰ
Ｕ２０停止中”を表わしているときにはＭＣＰＵＩＯか
らバスゲー）１２８（＠号Ａにより開いている）を経て
バスＭａ上にあるＭＣＰＵ　１０からの情報をＲＡＭ２
０６のアドレスとして選択する。同様に、ライト信号切
り換え部２４２も信号Ａによってそのモードが制御され
、信号Ａが“５ＣＰＵ２０動作中”を表わしているとき
には５ＣＰＵ２０のオペレーション制御回路２１２から
のＲＡＭリードライト信号を選択してＲＡＭ２０６のリ
ードライト入力Ｒ／Ｗに結合し、信号Ａが″５ＣＰＵ２
０停止中”を表わしているときには５ＣＰＵ２０ではな
くＭＣＰＵＩＯのオペレーション制御回路１１２からの
ＳＣＰＵＲＡＭリードライト信号を選択してＲＡＭ２０
６のリードライト人力Ｒ／Ｗに結合する。

以下、本実施例の諸特徴を更に詳細に説明する。

く複数ＣＰＵ音源機能（第１〜第７図、第９〜Ｍ４１１
図）〉 第４ｒＩ！ＪはＭＣＰＵＩＯのメインプログラム（バッ
クグランドプログラム）によるＭＣＰＵＩＯの動作を示
すフローチャート、第５図はタイマインタラブド信号Ｉ
ＮＴによって起動されるＭＣＰＵｌｏのインタラブドＳ
理ルーチンによるＭＣＰＵｌｏの動作を示すフローチャ
ート、第６図はタイマインタラブド信号ＩＮＴによって
起動される５ＣＰＵ２０のプログラムによる５ＣＰＵ２
０の動作を示す７０−チ＋−）、Ｉ！８７図４ｆＭＣＰ
ＵＩＯと５ＣＰＵ２０のそれぞれが実行する音源処理の
フローチャートである。

第１−第３図に関して述べたように、本実施例の電子楽
器処理システムはＭＣＰＵＩＯと５ＣＰＵ２０とから成
る複数のＣＰＵを備えており、両ＣＰＵが協働して電子
楽器のための処理を実行すル、特にＭＣＰＵＩＯは、第
５図に示すようなインタラプト処理ルーチンにより音源
処理を行い、５ＣＰＵ２０は第６図に示すようなプログ
ラムにより音源処理を行う、更にＭＣＰＵＩＯは第４図
に示すメインプログラムにより、システム全体の制御の
ための種々のタスクを実行する。

第４図のメインプログラムのフローにおいて、４−１は
電源投入時にシステムを初期化する処理であり、ＭＣＰ
ＵＩＯはＲＡＭ１０６、ＲＡＭ２０６のクリアや、リズ
ムテンポ等の初期値の設定等を行う、４−２でＭＣＰＵ
　１０は出力ポート１２０からキー走査のための信号を
出力し、鍵盤、機能スイッチ等の入力装置の状態を入カ
ポ−）１１８から取り込むことにより、機能キー、鍵盤
キーの状態をＲＡＭ１０６のキーバッファエリアに記憶
する。４−３では４−２で得た機能キーの新しい状態と
前回の状態とから、状態の変化した機能キーを識別し、
指示される機能の実行を行う（例えば、楽音番号のセッ
ト、エンベロープ番号のセー２ト、リズム番号のセット
等）、４−４では４−２で得たＷｌｌの最新の状態と前
回の状態とから、変化した鍵（押鍵、離鍵）を識別する
０次の４−５で４−４の処理結果から、発音処理４−９
のためのキーアサイン処理を行う、４−６では機能キー
でデモ演奏キーが押鍵されたとき外部メモリ９０から、
デモ演奏データ（シーケンサデータ）を順次読み出し、
処理することにより、発音処理４−９のためのキーアサ
イン処理等を行う。

４−７ではリズムスタートキーが押鍵されたとき外部メ
モリ９０からリズムデータを順次読み出し１発音処理４
−９のためのキーアサイン処理を行う、フロー−周タイ
マ処理４−８では、メインフローで必要なイベントのタ
イミングを知るために、フロー−周時間（これは、フロ
ーを一周する間に実行されたタイマインタラブドの回数
を計数することで得られる。この計数処理は後述のイン
タラブドタイマ処理５−２で行われる。）を基に演算を
行い、エンベロープ用タイマ（エンベロープの演算周期
）やリズム用の基準値を得る０発音処理４−９では４−
５．４−６．４−７でセットされたデータから、実際に
楽音を発音させるための各種演算を行い、結果をＲＡＭ
１０６．ＲＡＭ２０６内の音源処理レジスタ（第１１図
）にセットする。４−１０は次のメインフローのパスの
ための準備処理であり、今回のパスで得た押鍵状態への
変化を示すＮＥＷ　　ＯＮ状態をＯＮ中にしたり、離鍵
状態への変化を示すＮＥＷ　　ＯＦＦ状態をＯＦＦ中に
変える等の処理を行う。

イジタラプト発生部１１６からインタラブド信号ＩＮＴ
が発生すると、ＭＣＰＵＩＯは実行中のメインプログラ
ムを中断し、第５図に示すインタラブド処理ルーチンを
実行し、５ＣＰＵ２０は第６図に示すプログラムを実行
する。ここにＭＣＰＵＩＯは第５図のフローにおいて楽
音信号を生成し、５ＣＰＵ２０は第６図のフローにおい
て楽音信号を生成するようになっている。

詳細に述べるとＭＣＰＵＩＯは５−１で各チャンネルに
対する楽音波形データを生成し、累算し、記憶する。従
来はこの処理を音源回路ハードウェアで行っていた０次
のインタラブド処理タイマ処理５−２でＭＣＰＵＩＯは
インタラブドが一定時間ごとにかかることを利用して、
フロー−周計時用のタイマレジスタ（ＲＡＭＩ　Ｏ６内
）Ｉ通過の都度、プラス１する。５−３でＭＣＰＵｌｏ
は５ＣＰＵ２０の音源処理６−１が終了しているかどう
かを検査し、終了していれば、５−４に進んで、５ＣＰ
Ｕ２０で生成されたＲＡＭ２０６上の楽音波形データを
ＲＡＭ１０６内に読み込む。

そして５−５でＭｃＰＵｌｏはＭＣＰＵ１０１７）生成
した楽音波形データと５ＣＰＵ２０で生成した楽音波形
データをＤＡＣ１００に出力する。

音源処理５−１．６−１の詳細を第７図に示す、本例で
は、各ＣＰＵ　（ＭＣＰＵＩ　Ｏ，５ＣＰＵ２０）はそ
れぞれ８チャンネル分の楽音波形データを生成可能であ
り、システム全体として！６６チヤンネルの楽音波形デ
ータを生成可能としている。７−１で波形加算用ＲＡＭ
領域（ＲＡＭ１０６内、ＲＡＭ２０６内）をクリアし、
７−２〜７−９で第１チヤンネルから第８チヤンネルま
での各チャンネル音源処理を順次実行する。各チャンネ
ル音源処理の最後で、チャンネルの楽音波形値が波形加
算用ＲＡＭ領域のデータに加算される。

次にチャンネル音源処理の例について第９図〜第１１図
を参照して説明する。この例では、波形読み出しくＰＣ
Ｍ）方式の楽音合成を採用している（他の楽音合成方式
、例えばＦＭ合成も実現可能であり、この発明は特定の
楽音合成方式には制限されない）、チャンネル音源処理
は大きくわけて、エンベロープ処理（９−１〜９−７）
と、エンベロープ付加を含む波形処理（９−８〜９−２
１）とから成る。各ＣＰＵ（ＭＣＰＵＩＯ１ＳＣＰＵ２
０）はチャンネル音源処理を実行する際に、そのチャン
ネルに対する音源処理レジスタ群、即ちｗ４１１図に示
すように、エンベロープΔｘ用タイマー、目標エンベロ
ーフ、エンベロープΔＸ、加減フラグ付エンベロープΔ
ｙ、現在エンベロープ、アドレス加算値、ループアドレ
ス、エンドアドレス、スタートアドレス兼現在アドレス
を参照し、所望のレジスタを更新する。エンベロープは
振幅変調のために基本波形に付加すべきもので、全体と
していくつかのセグメント（ステップ）から成っている
。エンベロープΔＸ用タイマーと目標エンベロープとエ
ンベロープΔＸと加減フラグ付エンベロープΔｙは現在
進行中のエンベロープセグメントを定義するエンベロー
プパラメータであり、このエンベロープパラメータは、
ＭＣＰＵＩＯのメインプログラム（第４ＦＩＩＪ）の発
音処理４−９内において、エンベロープ値がセグメント
の目標値に到達の都度、更新される情報であり、インタ
ラブド処理ルーチン（第５図、第６図）ではこれらのエ
ンベロープパラメータはエンベロープΔχ用タイマーを
除いて単に参照されるだけである。エンベロープΔＸは
エンベロープの演算周期を表わし、目標エンベロープは
現セグメントにおけるエンベロープの目標値を表わし、
加減フラグ付エンベロープΔｙは演算周期ごとのエンベ
ロープの変化分を表わし、現在エンベロープは現在のエ
ンベロープ値を表わす、アドレス加算値、ループアドレ
ス、エンドアドレス及びスタートアドレス兼現在アドレ
スは外部メモリ９０に置かれる基本波形に対するアドレ
ス情報であり、スタートアドレスは基本波形メモリ（外
部メモリ９０内）のスタートアドレス、ループアドレス
は基本波形を繰り返し読み出す場合の戻り先のアドレス
（第１０図ではスタートアドレスと同一）、エンドアド
レスは基本波形のエンドアドレスを表わし、現在アドレ
スは基本波形の現在の位相を表わすアドレスであり、そ
の整数部が、基本波形メモリに現実に存在する記憶場所
を表わし、その小数部が、この記憶場所からのずれを表
わし、アドレス加算値はタイマインタラブド処理ルーチ
ンの時間間隔ごとに現在アドレスに加算されるべき値で
あり、生成する楽音のピッチに正比例する。

詳細に述べると、９−１でエンベロープノ演算周期ΔＸ
と比較するためのタイマレジスタをインタラブドごとに
インクリメントし、９−２でΔＸと一致したとき９−３
でエンベロープ変位分のデータΔｙの加減算フラグ（符
号ビット）をテストしてエンベロープが上昇中か下降中
かを判別し、９−４．９−５でそれぞれ現在エンベロー
プの減算または加算を行う、９−６で現在エンベロープ
が目標エンベロープ値に達したかどうかをチエツクし、
達しておれば、現在エンベロープに目標レベルをセット
する。これによりメインプログラムの発音処理４−９で
次のエンベロープステップのデータがセットされること
になる。また発音処理４−９でゼロの現在エンベロープ
を読んだときには発音の終了として処理される。

次に、波形処理９−８〜９−２１について述べる。波形
処理では、現在アドレスの整数部を使って基本波形メモ
リから隣り合う２つアドレスの波形データを読み出し、
（整数部子小数部）で示される現在アドレスに対して想
定される波形値を補間で求めている。補間が必要な理由
は、タイマインタラブドによる波形サンプリング周期が
一定であり、アドレスの加算値（ピッチデータ）が楽器
への応用上、ある音域にわたるためである（音階音しか
出力しない楽器で音階音ごとに波形データを用意すれば
補間の必要はないが許容できない記憶容量の増大となる
）、補間による音色の劣化、歪みは高音域の方が著しい
ため、原音の記録サンプリング周期より高速の周期で原
音を再生するのが好ましい、この実施例では原音（４−
４）再生の周期を２倍にしている（第１θ図）、シたが
って、アドレス加算値が０．５のとき、Ａ４の音が得ら
れるようになっている。この場合、Ａ＃４ではアドレス
加算値は０．５２９となり、Ａ３のとき、１となる。こ
れらのアドレス加算値はピッチデータとして制御データ
兼波形外部メモリ９０内に記憶されており、押鍵時には
発音処理４−９において、鍵に対応するピッチデータと
選択されている音色の波形スタートアドレス、波形エン
ドアドレス及び波形ループアドレスがＲＡＭ１０６また
はＲＡＭ２０６（７）対応するレジスタ、すなわち、ア
ドレス加算値レジスタ、スタートアドレス兼現在アドレ
スレジスタ、エンドアドレスレジスタ、ループアドレス
レジスタにセットされる。

参考までに、第１Ｏ図に時間に対する補間波形データを
示す０図中、白丸は基本波形メモリの記憶場所にある波
形データ値、ｘ印は補間値を含む出力サンプルを示して
いる。

補間の方式はいろいろあるが、ここでは直線補間を採用
している。詳細に述べると、まず、９８で現在アドレス
にアドレス加算値を加算して新しい現在アドレスを得る
。９−９で現在アドレスとエンドアドレスを比較し、現
在アドレス〉エンドアドレスならば、９−１０．９−１
１により、現在アドレスくエンドアドレスのときは９−
１２により、物理上（番地上）または論理上（動作上）
の次のアドレスを計算し、９−１４でその整数部により
基本波形メモリをアクセスして次回波形データを得る。

ループアドレスは動作上エンドアドレスの次のアドレス
である。すなわち、第１０図の場合、図示の波形は繰り
返し読み出される。したがって、現在アドレス−エンド
アドレスのときは次のアドレスとしてループアドレスの
波形データを読み出す（９−１３）、９−１５．９１６
により、現在アドレスの整数部で基本波形をアクセスし
て今回の波形データを読み出す０次に、９−１７で次回
波形値から今回波形値を減算し、９−１８でその差に現
在アドレスの小数部を乗算し、その結果を９−１９で今
回の波形値に加えることにより、波形の直線補間値を求
める。この直線補間したデータに現在エンベロープ値を
乗算してチャンネルの楽音データ値を得（９−２０）、
それを波形加算用レジスタの内容に加えて楽音データを
累算する（９−２１）、このレジスタに累算されたデジ
タル楽音データがタイマインタラブド処理ルーチン（第
５図）の５−５でＤＡＣｌｏｏに送出される。これに関
連し、第１図ではＤＡＣ１００はステレオ出力を得るべ
く右ＤＡＣ１００Ｒと左ＤＡＣ１００Ｌから成っている
。

この場合、ＭＣＰＵＩＯ１ＳＣＰＵ２０の処理する音源
チャンネルの夫々を左右のＤＡＣのいずれに割り当てる
かを決めるようにするとよい、具体的には、各チャンネ
ル用の音源データとして内部ＲＡＭ’１０６．２０６上
に、選択ＤＡＣ指示データをもたせ、また、２つの波形
加算用領域、即ち、左ＤＡＣ用波形加算用領域と左ＤＡ
Ｃ用波形加算用領域を設ける。また、７−１に対応する
ステップで左右のＤＡＣ用の各波形加算用領域をクリア
し、９−２０の処理の後、処理チャンネルに割り当てて
いるＤＡＣを選択ＤＡＣ指示データから判別し、対応す
る波形加算用領域に処理チャンネルの楽音波形データを
加算する。そして、ＭＣＰＵＩＯのインタラブド処理ル
ーチン（第５図）のステップ５−４に対応するステップ
で、５ＣＰＵ２０の生成した左ＤＡＣ用楽音波形データ
と右ＤＡＣ用楽音波形データとをそれぞれＭＣＰＵＩＯ
で生成した左ＤＡＣ用楽音波形データと右ＤＡＣ用楽音
波形データに加算し、加算結果である左ＤＡＣ用と右Ｄ
ＡＣ用の楽音波形データを５−５に相当するステップで
、それぞれ左ＤＡＣ１００Ｌと右ＤＡＣ１００Ｒに送出
する。

このように、本実施例の電子楽器用処理装置はＭＣＰＵ
　１０と５ＣＰＵ２０という複数のＣＰＵを有し、各Ｃ
ＰＵにおいて、内蔵されるプログラムに従って音源処理
を実行することができる。なお実施例では１つの５ＣＰ
Ｕを使用しているが、音源処理を行う複数の５ＣＰＵを
設けるようにしでもよい。

（ＳＣＰＵ動作開始・終了機能（第１２〜第１５図、第
２〜第６図、１４８図）〉 本実施例によればＭＣＰＵＩＯは５ＣＰＵ２０の動作期
間を管理、把握する機能を有している。

この目的のため、 （イ）ＭＣＰＵＩＯはタイマ・インタラブド発生部１１
６かもインタラブド信号が発生したときに、これを合図
として５ＣＰＵ２０の動作を開始させ、ＭＣＰＵＩＯの
オペレーション制御回路１１２が参照する５ＣＰＵ状態
フラグを″５ＣＰＵ動作中”にセットする。

（ロ）ＳＣＰＵ２０は動作（音源処理）を完了したとき
に、これに応答して停止状態に移行し１ＭＣＰＵｌ０に
動作完了信号を送り、ＭＣＰＵＩＯのオペレーション制
御回路１１２が参照する５ＣＰＵ状態フラグを“５ＣＰ
Ｕ停止中”に七−２トする。

第２図〜第６図を参照すると、ＭＣＰＵＩＯはメインプ
ログラム（第４図）の実行中に、インタラブド発生部１
１６（第２図）からインタラブド信号を受けると、ＲＯ
Ｍアドレス制御部１１４を介してメインプログラムを中
断し、楽音生成のために第５図に示すタイマインタラブ
ド処理ルーチンを実行する。更に１ＭＣＰＵｌ０はイン
タラブド信号に対し、５ＣＰＵリセット制御部１３４を
介して５ＣＰＵ２０に５ＣＰＵ動作開始信号Ａを送り、
これを受けて５ＣＰＵ２０はＲＯＭアドレス制御部２１
４を介して第６図に示す楽音生成のためのプログラムを
実行する（なお信号Ａにより、バスゲート１２８、ＲＡ
Ｍアドレス制御部２０４、ＲＡＭデータイン切り換え部
２４０、ライト信号切り換え部２４２も、５ＣＰＵ２０
自身の動作のためにセットされる）、このプログラムの
終了に伴い、５ＣＰＵ２０はオペレーション制御回ｊｇ
２１２から動作終了信号Ｂを発生する。この信号Ｂは５
ＣＰＵリセット制御部１３４に送られ、これを受けて５
ＣＰＵリセット制御部１３４は５ＣＰＵ２０の動作を停
止するために信号ＡとＢを反転する９反転された信号Ａ
を受けて５ＣＰＵ２０のＲＯＭアドレス制御部２１４の
アドレス更新動作が停止し、５ＣＰＵ２０は停止する。

また信号Ｂは“５ＣＰＵ停止中”を示す信号としてＭＣ
ＰＵＩＯのオペレーション制御回路１１２に与えられる
。ＭＣＰＵｌＯのインタラブド処理ルーチン（第５図）
の５−３に示す５ＣＰＵ状態検査命令を実行する際、Ｍ
ＣＰＵＩＯのオペレージ璽ン制御回路１１２は５ＣＰＵ
状態フラグＢを読む、７ラグＢが“５ＣＰＵ停止中”を
示し、したがって、５ＣＰＵ２０での音源処理（第６図
）が完了しているときにＭＣＰＵＩＯは５−４に進んで
５ＣＰＵ２０の生成した楽音波形データを読み込む、Ｍ
ＣＰＵｌｏは第５図のインタラブド処理ルーチン終了時
にオペレーション制御回路１１２からＲＯＭアドレス制
御部１１４にメインプログラムへの復帰コマンド信号を
与えて、中断していたメインプログラムに制御を戻す。

第８図に、時間の流れに沿う本実施例の動作の流れを示
す、Ａ−Ｆはメインプログラムの断片である。５Ａ〜５
Ｆは第５図のＭＣＰＵインタラブド処理ルーチンを表わ
し、６Ａ〜６Ｆは第６図の５ＣＰＵインタラブド処理ル
ーチンを表わす、５！Ｊ示のように、インタラブド信号
ＩＮＴが発生すると、ＭＣＰＵＩＯは実行中のプログラ
ムを中断し、インタラブド処理が各ＣＰＵｌ０１２０に
おいて開始し、音源の並行処理が実行される。

第１２図に上述した５ＣＰＵの動作開始・終了機能を実
現する構成を詳細に示し、第１３図〜第１５図にその動
作のタイムチャートを示す、第１３図のタイムチャート
において、ＣＫ１．ＣＫ２はＭＣＰＵＩＯと５ＣＰＵ２
０におけるクロック発生回路１３６．２３６に入力され
る２相のマスタークロックであり、このマスタークロッ
クＣＫ１、ＣＫ２からクロック発生回路１３６はＭＣＰ
ＵＩＯ動作のための基本タイミングを与える３相のクロ
ックＴ１．Ｔ２、Ｔ３を生成する。この３相クロツクの
繰り返し周期がマシンサイクル（最短の命令実行時間）
を定める。クロックＴｌＣＫ１、Ｔ２ＣＫ２、Ｔ３ＣＫ
３はそれぞれ、ＴＩとＣＫ１．Ｔ２とＣＫ２、Ｔ３とＣ
Ｋ３の論理積信号である。オペレーションラッチ信号は
ＭＣＰＵｌｏの制御用ＲＯＭ１０２のインストラクショ
ン出力ラッチ１０２ａにＲＯＭ１０２からのインストラ
クションをラッチさせるための信号である。

第１３図には図示しないが、５ＣＰＵ２０のクロック回
路２３６も同様のクロック信号を生成する（第３図、第
２５図参ＩＩ！＠）、なお、ＭＣＰＵＩＯと５ＣＰＵ２
０に共通のクロック発生回路を使用してもよい。

第１２図において、点線１６の右側は５ＣＰＵ２０であ
り左側はＭＣＰＵＩＯである。左側の要素のうち、ラッ
チＬｌ、ラッチＬ２、ゲー）１１４２〜１１５４はＭＣ
ＰＵＩＯ（第２図）のＲＯＭアドレス制御部１１４に含
まれる回路要素である。ラッチＬｌにはＭＣＰＵＩＯの
実行すべき次の命令のＲＯＭ１０２アドレス情報ＡＮ　
（ＲＯＭ１０２からの現命令に含まれる情報）がクロッ
クＴＩＣＫＩでラッチされる。メインプログラム（第４
図）の実行中、ラッチＬｌの出力は次アドレスＢＮとし
てＭＣＰＵＩＯのＲＯＭアドレスデコーダ１０４に入力
される。即ち、ラッチＬｌの出力はインバータ１１４４
．３状態インバータゲ−）１１４６（イネーブルされて
いる）を通ってＲＯＭアドレスデコーダ１０４へのアド
レス入力ＢＮとなる。ここでインタラブド発生部１１６
からインタラブド信号ＩＮＴが発生すると、この信号Ｉ
ＮＴを受けるＯＲゲート１１５４かも、インバータ１１
４８を介してラッチＬｌの出力側にある３状態インバー
タゲート１１４６をオフ（ハイインピーダンス）にする
信号が加えられ、代りに、ＯＲゲー）１１５４からの信
号により、割込入ロ／戻先アドレス選択ゲート１１５０
の出力側にある３状態インバータゲート１１５２がゲー
ト１１５０の出力をＲＯＭアドレスデコーダ１０４のア
ドレス入力ＢＮに通す０割込入ロ／戻先アドレス選択ゲ
ート１１５０はインタラブド信号ＩＮＴとラッチＬ２か
らの出力信号を受けるＮＯＲゲート群で構成され、′Ｈ
”のインタテブト信号ＩＮＴ発生時に、インタラブド処
理ルーチン（第５図）の入口（エントリポイント）を表
わすオール“０”の信号を出力し、この信号は３状態イ
ンバータゲート１１５２で反転されて、オール“ｌ”の
信号ＢＮとしてＭＣＰＵのＲＯＭアドレスデコーダ１０
４に入力される。そして次のオペレージ璽ンラッチ信号
により、制御用ＲＯＭ１０２からインストラクション出
力ラッチ１０２ａにインタラブド処理ルーチンの最初の
命令がフェッチされる０以上により、ＭＣＰＵＩＯの制
御がインタラブド処理ルーチンに移る。

更に、インタラブド発生部１１６からのインタラブド信
号ＩＮＴはクロックＴ２ＣＫ２のタイミングでＡＮＤゲ
ー）１１４２を通り、ラッチ信号としてラッチＬ２を動
作させる。これにより、ラッチＬ２はバスＡＮ上にある
メインプログラムの次命令のアドレスをラッチ（退避）
してメインプログラムを中断させる。

更にインタラブド発生部１１６からのインタラブド信号
ＩＮＴは５ＣＰＵリセット制御部１３４に供給される。

５ＣＰＵリセ−７ト制御部１３４は図示のように結合さ
れたＤフリップフロップ１３４２、ＮＡＮＤゲート１３
４４、Ｒ−Ｓフリップフロップ１３４６から成る。メイ
ンプログラムの実行中、Ｒ−Ｓフリップ７０ツブ１３４
６はリセット状態にある（Ｑ＝“Ｌ”）、なお、図示し
ないがＲ−Ｓフリップフロップ１３４６はシステムのパ
ワーオン時にリヤー２ト状態に初期化される。

インタラブド信号ＩＮＴは、クロックＴ２ＣＫ１のタイ
ミングでＤフリップフロップ１３４２に取り込まれ、次
のクロックＴＩＣＫＩのタイミングでＮＡＮＤゲー）１
３４４から反転されて出力され、Ｒ−Ｓクリップフロッ
プ１３４６をセットする。この結果、Ｒ−Ｓフリップフ
ロップ１３４６のＱ出力、即ち信号Ａが“Ｈ”から“Ｌ
”に切り換え、Ｑ出力、即ち５ＣＰＵ状態フラグが“Ｌ
”　（ＳＣＰＵ停止中を示す）から“Ｈ”　　（ＳＣＰ
Ｕ動作中を示す）に変化する。信号Ａは、５ＣＰＵ２０
における次命令のアドレスＳＡＮをラッチするためのラ
ッチＬ３にリセット解除信号（ラッチＬ３のイネーブル
信号）として入力される、この結果、ラッチＬ３は次の
クロックＴｌＣＫ１のタイミングで７ヘスＳＡＮに乗っ
ている５ＣＰＵプログラム（第６図）の最初の命令のア
ドレスをＳＢＮとしてＳＣＰＬＪ２０（７）ＲＯＭ７ド
レスデコーダ２０４に入力する。このようにして、イン
タラブド発生部１１６からのインタラブド信号ＩＮＴに
応答して５ＣＰＵ２０の動作が開始し、第６図に示す音
源処理が実行される。

５ＣＰＵ２０が音源処理の最後の命令を実行する際、５
ＣＰＵ２０のオペレーション制御回路１１２の内部で動
作終了信号（復帰コマンド信号）ＳＲＴが発生する。こ
の信号ＳＲＴはＤフリップフロップ２１２２にクロック
Ｔ２ＣＫ１のタイミングで取り込まれた後、次のＴＩＣ
ＫＩのタイミング（次のダミー命令のラッチタイミング
）で動作するＮＡＮＤゲー）２１２４で反転され、ロー
パルスの動作終了信号Ｂとして５ＣＰＵリセット制御部
１３４のＲ−Ｓフリップフロップ１３４６をリセットす
る。この結果、Ｒ−Ｓフリップフロップ１３４６のＱ出
力、即ち、信号Ａは“Ｌ”から“Ｈ”に切り換り、Ｑ出
力、即ち、５ｃｐｕ状態フラグは５ＣＰＵ動作中を示す
“Ｈ”から５ＣＰＵ２０停止中を示す“Ｌ″に切り換る
。“Ｈ”レベルの信号Ａ（リセー、ト信号）により、ラ
ッチＬ３の動作は禁止され、ラッチＬ３出力、つまり、
アドレスデコーダ２０４の入力はダミー命令の（ＮＯＰ
命令）のアドレスに固定される。このときラッチＬ３の
入力バスＳＡＮには５ＣＰＵ音源処理プログラム（第６
図）の最初の命令のアドレス情報（Ｎｏｒ命令語に含ま
れる）が乗っている。

ＭＣＰＵＩＯはインタラブド処理ルーチン（第５図）の
５ＣＰＵ状態検査命令５−３の実行時にオペレーション
制御回路１１２を介して５ＣＰＵ状態フラグのレベルを
検査し、５ＣＰＵの停止中、即ち５ＣＰＵ２０の音源処
理の完了を確認してから、５ＣＰＵ２０の処理結果であ
る楽音波形データをＲＡＭ２０６からＲＡＭ１０６に読
み取る（５−４）、これによりＭＣＰＵＩＯは５ＣＰＵ
２０の正しい処理結果を効率よく得ることができる。

ＭＣＰＵＩＯはインタラブド処理ルーチンの最後の命令
の実行時に、オペレーション制御回路ｌ１２から復帰コ
マンド信号ＲＴのパルスを発生する。この信号パルスＲ
ＴはＯＲゲート１６５４、インバータ１１４８を通って
、ラッチＬｌの出力側のアドレスゲー）１１４６を一時
的にオフし、代りに、ラッチＬ２に結合する割込人ロ／
戻先アドレス選択ゲー）１１５０の出力側にあるアドレ
スゲー）１１５２を一時的に開く、この時点で、割込入
ロ／戻先アドレス選択ゲート１１５０はラッチＬ２に逼
避してあった中断されたメインプログラムの命令のアド
レスを反転して通すインバータとして働き、このゲート
１１５０の反転出力が信号パルスＲＴによりインバータ
として働く３状態ゲー）１１５２において再度反転され
る。この結果、ＭＣＰＵＩＯのＲＯＭアドレスデコーダ
１０４には中断されていたメインプログラムの命令のア
ドレスが入力され、次のオペレーションラッチ信号によ
り、制御用ＲＯＭ１０２からインストラクション出力ラ
ッチ１０２ａを介してその命令が取り出される。このよ
うにして１ＭＣＰＵｌ０の制御はメインプログラムに復
帰する。

以上のように、本実施例の電子楽器処理装置は、ＭＣＰ
ＵＩＯによる５ＣＰＵ２０の動作期間の管理を５ＣＰＵ
リセット制御部１３４のような簡単な管理インターフェ
ース構成を設けることで効率よく、確実に行うことがで
きる。

く複数データ転送〉 ＣＰＵを用いたある種のアプリケーションでは、ＣＰＵ
はメインプログラム（第１のプログラム）の実行におい
て複数のデータを更新し、インタラブド処理ルーチン（
第２のプログラム）の実行において、その処理の目的の
ためにこれら複数のデータを参照する。これはメインプ
ログラムからインタラブド処理ルーチンへデータを渡す
問題である。このような複数のデータは、インタラブド
処理ルーチンによってメインプログラムが中断される前
に、メインプログラムにおいて全てのデ−タを更新しな
ければならない、メインプログラムが複数のデータの一
部だけを更新した時点で中断されてインタラブド処理ル
ーチンにＣＰＵの制御が移ってしまうとインタラブド処
理ルーチンの処理結果は誤ったものになる。

本実施例の電子楽器処理装置の場合も、ＭＣＰＵＩＯの
メインプログラム（第４図）からＭＣＰＵＩＯのタイマ
インタラブド処理ルーチン（第５図）（及び第６図に示
す５ＣＰＵ２０のタイマインタラブド処理ルーチン）に
渡す複数のデータがある。エンベロープΔＸ（エンベロ
ープ演算周期）　、　加減フラグ付エンベロープΔｙ（
エンベローフ変化分）目標エンベロープから成るエンベ
ローフハラメータはその例である。データ源である外部
データメモリ９０はエンベロープのセグメント（例えば
アタックセグメント、デイケイセグメント、サスティン
セグメント等）ごとにエンベロープパラメータを記憶し
ている０ＭＣＰＵｌ０のメインプログラムは発音処理４
−９において、押鍵（ノートオン）あるいはインタラブ
ド処理ルーチンのチャンネル音源処理（第９図）内で検
出されたエンベロープの目標値への到達（９−６，９−
７参照）に応答して所定のセグメントについてのエンベ
ローフハラメータ（新しい目標エンベロープ、エンベロ
ープΔＸ、加減フラグ付エンベロープ△ｙ）を外部デー
タメモリ９０から取り出してＭＣＰＵ内部ＲＡＭ１０６
（または５ＣＰＵ内部ＲＡＭ２０６）の対応するチャン
ネル音源処理レジスタにセットすることによって複数の
データから成るエンベロープパラメータを更新する必要
がある。このような複数のデータはインタラブド発生部
１１６からのインタラブド信号ＩＮＴによってメインプ
ログラムが中断される前に、メインプログラムにおいて
更新を完了させておかなければならない。

このようなｓＩ数のデータ転送（更新）の問題を解決す
るために１本実施例では２つの解決手段を開示する。第
１の解決手段はデータ更新の間、インタラブドをマスク
してメインプログラムのデータ更新命令群の実行が中断
されないようにするインタラブドマスク方式であり、第
２の解決手段は複数のデータ転送を一命令で実行する機
能を利用した一命令方式である。

インタラブドマスク方式（第１６、第１７．第２〜第７
図） この方式によれば、インタラブド発生部１１６からのイ
ンタラブドはメインプログラム、特に発音処理４−９に
おけるデータ更新命令群によって内部ＲＡＭのチャンネ
ル音源レジスタ群にデータをセットする間、マスクされ
て、ＭＣＰＵＩＯの制御がメインプログラム（第４図）
からインタラブド処理ルーチン（第５図）に移るのが禁
止される。

第１７図に複数のデータ転送を含むエンベロープ処理（
メインプログラムの発音処理４−９内にある）の７０−
を示し、Ｍ１６１ｉＵにインタラブドマスクに関連する
ハードウェアを示す。

第１７図においてＭＣＰＵＩＯは１７−１で指定音源チ
ャンネルの現在エンベロープが目標エンベロープに到達
しているかどうかを調べる。到達すればＭＣＰＵＩＯは
１７−２に進み、外部データメモリ９０（第１図）から
、次のエンベロープセグメントに関するエンベロープパ
ラメータ、即ち、新しい目標エンベロープ、加減フラグ
付エンベロープΔｙ、エンベロープΔＸを取り出し、内
ｌＲＡＭ１０６内の転送バッファにセー２トする。

ここに転送バッフγはデータ源とデータ目的地との間の
中間的な記憶部でありインタラブド処理ルーチン（第９
図）によって参照されないＲＡＭ領域であるので、この
時点でのインタラブドマスクは不要である。転送バッフ
ァを設けた理由はデータ源であるメモリ９０がＭＣＰＵ
ＩＯと５ＣＰＵ２０によって共用される外部メモリであ
り、そのデータアクセス時間が内部ＲＡＭ相互のデータ
転送時間より長くなること等による。ブロック１７−２
の機能は外部データメモリ９０から内部ＲＡＭ１００へ
の複数のデータ転送命令を順次実行することで処理され
る。

転送バッファからチャンネル音源用レジスタ群（インタ
ラブド処理ルーチンにおいて参照される）へのデータ転
送はブロック１７−４で実行される。このデータ転送中
にＭＣＰＵＩＯの制御がタイマインタラブド処理ルーチ
ン（第５図）に移行しないようにするため（あるいは５
ＣＰＵ２０の制御が第６図のプログラムに移行しないよ
うにするため）、ＭＣＰＵｌｏはブロック１７−４に先
立ってブロック１７−３でインタラブドをマスクする命
令を実行する。このインタラブドマスク命令の実行中に
、ＭＣＰＵｌｏのオペレーション制御回路１１２からロ
ーアクティブのマスク信号ＭＡＳＫが発生する。このマ
スク信号ＭＡＳＫはインタラブド発生部１１６からのイ
ンタラブド信号ＩＮＴをマスクして、インタラブド処理
ルーチン（第５図、第６図）への制御の移行を禁止する
ように作用する。この目的のため、第１６図において、
インタラブド発生部１１６に結合するマスク解除特機部
１５０が設けられる。マスク解除特機部１５０は図示の
ように結合したＲ−Ｓフリップフロップ１５０２．ＡＮ
Ｄゲー）１５０４、及びＤフリップフロップ■５０６を
含む。

マスク信号ＭＡＳＫがマスク解除を示す“Ｈ”レベルの
とき、インタラブド発生部１１６からのインタラブド信
号ＩＮＴにより、Ｒ−Ｓフリップフロップ１５０２がセ
ットされ、その出力がＨ″のＭＡＳＫによりイネーブル
されているＡＮＤゲートを通って、Ｄフリップフロップ
１５０６にＴＩＣＫＩのタイミングで取り込まれ、この
Ｄフリップフロップ１５０６の出力が、実際のインタラ
ブド信号Ａ−Ｉ　ＮＴとしてＭＣＰＵＩＯのＲＯＭアド
レス制御部１１４に入力される。その結果、５ＣＰＵ動
作開始会終了機能のところで述べたように、ＲＯＭアド
レス制御部１１４のゲー）１１５２からＲＯＭアドレス
デコーダ１０４にインタラブド処理ルーチン（＃　５ｒ
ＩＩＪ）のエントリポイントのアドレスが入力されると
ともに、次のメインプログラム命令のアドレスがバスＡ
ＮからラッチＬ２に退避されて、ＭＣＰＵＩＯの制御が
インタラブド処理ルーチンに移行し、メインプログラム
は中断される。また、信号Ａ−ＩＮＴは５ＣＰＵリセッ
ト制御部１３４に入力され、その結果、５ＣＰＵ動作開
始・終了機能のところで述べたように５ＣＰＵ２０のプ
ログラム（第７図）動作が開始する。Ｄフリップフロッ
プ１５ｏ６がらのＨレベルの出力はＲ−Ｓフリップフロ
ップ１５０２をリセットし、その結果、次のＴＩＣＫＩ
のタイミングでＤフリップフロップ１５０６の出力（マ
スク解除特機部１５０の出力）はＬレベルに切り換る。

これに対し、第１７５！Ｊの１７−３に示すようにイン
タラブドマスク命令の実行により、オペレーション制御
回路１１２からローアクティブのマスク信号ＭＡＳＫが
マスク解除待機ｍ１５０に入力される場合には、インタ
ラブド発生部１１６からのインタラブド信号はＡＮＤゲ
ート１５０４によってマスクされる。その結果、マスク
解除特機部１５０４はマスク信号ＭＡＳＫがローアクテ
ィブの間、その出力Ａ−ＩＮＴを“Ｌ”の割込禁止レベ
ルにし、ＲＯＭアドレス制御回路１１４の通常動作を継
続させ、ＭＣＰＵＩＯに対するメインプログラムの制御
を続行させる。

したがって、ブロック１７−４に示す転送命令群（及び
エンベロープΔχ用タイマーのクリア命令）の実行は、
実行の途中で、インタラブド発生部１１６からインタラ
ブド信号ＩＮＴが発生した場合にも中断されない、これ
により、インタラブド処理ルーチン（第５図、第６図）
は正しく更新されたエンベロープパラメータを参照でき
、正しい演算結果（楽音波形データ）を得ることができ
る。

しかる後、ＭＣＰＵｌｏはブロック１７−５に示すイン
タラブドマスク解除命令を実行する。この結果、オペレ
ーション制御回路１１２からマスク解除特機部１５０に
供給される信号ＭＡＳＫはマスク解除を示す“Ｈ″レベ
ル切り換る。複数のデータ転送を含むブロック１７−４
の実行中に、インタラブド発生部１１６からインタラブ
ド信号が発生したような場合には、マスク解除特機部１
５０のＲ−Ｓフリップフロップ１５０２の出力によって
、このマスク解除命令の実行後にインタラブトの要求が
受は付けられ、上述したようにしてメインプログラムが
中断され、インタラブド処理ルーチンに制御が移行する
。

一命令方式（第１８〜第２１図） この方式はメインプログラム（第４図）において複数の
データをインタラブド処理ルーチンの参照する内部ＲＡ
Ｍ領域にセットするために、ロング命令と呼ばれる複数
データー括転送のための単一命令を利用し、ロング命令
の実行が終了するまでインタラブド処理ルーチンにＭＣ
ＰＵＩＯの制御が移行しないようにしたものである。

単一の命令（ロング命令）で複数のデータ転送が可能な
ＣＰＵは例えば特公昭６０−４７６１２号に開示されて
おり、本実施例にこの技術が適用できる。特公昭６０−
４７６１２号によれば、ロング命令は連続するアドレス
にある複数のレジスタ間（例えばレジスタＡＯ〜Ａ３を
レジスタＢＯ〜Ｂ３）の転送に適用可能である（ここに
レジスタとはＲＡＭの１記憶場所を意味し、Ａ、ＢはＲ
ＡＭのアドレス上位、即ち行アドレスを表わし、０．３
はＲＡＭのアドレス下位、即ち列アドレスを表わす）、
制御用ＲＯＭ（本実施例の要素１０２に対応する）から
のロング命令語にはソースレジスタの行アドレス（上の
例でいえばＡ）、ディスティネーションレジスタの行ア
ドレス（Ｅ）、最初のデータ転送に係るレジスタの列ア
ドレス（０）、最後のデータ転送に係るレジスタの列ア
ドレス（３）の情報が含まれる。ＲＡＭアドレス制御部
（本実施例の要素１０５に対応する）はロング命令の実
行に適するように構成され、列アドレスを最初の転送の
列アドレスから最後の転送の列アドレスまでデータ転送
の都度、１ずつ更新するカウンタ（その出力がＲＡＭの
列アドレス入力に順次加えられる）と、すべてのデータ
転送が完了したことを検出するためカウンタ出力と最後
のデータ転送の列アドレス値とを比較し、一致したとき
にロング命令実行完了信号を発生する一致回路とを含ん
でいる。

以下の説明において、本実施例の制御用ＲＯＭ１０２の
メインプログラム内には上述したようなロング命令が含
まれるものとし、ＲＡＭアドレス制御部１０５，２０５
は上述したようにロング命令の実行を適用できるように
構成されているものとする。

第１８図にロング命令の実行中、インタラブド信号ＩＮ
Ｔによるメインプログラムの中断を禁止する回路を含む
ハードウェアのブロック図を示し、第１９図にロング命
令をエンベロープパラメータの転送に適用した場合のＲ
ＡＭのメモリマツプを示し、＄２０図にロング命令（ｊ
ｌ−転送命令）と複数の転送命令との動作の比較を示し
、第２１図にロング命令を使用したエンベロープパラメ
ータの転送に関連するフローチャートを示す。

第１８図において、インタラブド発生部１１６に転送終
了特機部１５２が結合している。この回路１５２はロン
グ命令の実行中、インタラブド信号によるメインプログ
ラムの中断を禁止する。転送終了特機部１５２は図示の
ように結合されたＲ−Ｓフリップフロ、プ１５２２．Ａ
ＮＤゲート１５２４、Ｄフリップフロップ１５２６から
成り、Ｄフリップフロップ１５２６の出力（転送終了特
機部１５２の出力）が実際に作用するインタラブド信号
Ａ−ＩＮＴとしてＲＯＭアドレス制御部２１４と５ＣＰ
Ｕリセット制御部１３４に結合している。ＡＮＤゲー）
１５２４に入力される信号〜ＬＯＮＧが“Ｌ”の間は、
インタラブド発生部１１６からインタラブド信号ＩＮＴ
が発生しても。

Ｄフリー２プフロップ１５２６の出力は“Ｌ″のままで
あり、ＲＯＭアドレス制御部２１４と５ＣＰＵリセ−２
ト制御部１３４はインタラブド信号ＩＮＴの作用を受け
ない、ここに、信号〜ＬＯＮＧはロング命令の実行中に
“Ｌ”となる信号であり、ロング命令の実行完了に伴っ
てＲＡＭアドレス制御部１０４の一致回路から発生する
ロング命令実行完了信号に応答して“Ｈ”に復帰する。

信号〜ＬＯＮＧのレベルが“Ｈ″のときには、インタラ
ブド発生部１１６からのインタラブド信号ＩＮＴは転送
終了特機部１５２を通ってＲＯＭアドレス制御部２１４
と５ＣＰＵリセット制御部１３４に作用し、ＭＣＰＵＩ
Ｏの制御をメインプログラム（第４１）からインタラブ
ド処理ルーチン（第５図）に移行させ、５ＣＰＵ２０の
プログラム（第６図）動作を開始させる。

エンベａ−プバテメータの更新に一命令方式を適用する
場合において、インタラブド処理ルーチン（第５図、第
６図）のチャンネル音源処理サブルーチン（第９図）が
参照し、メインプログラムのエンベロープ処理サブルー
チン（第２１図）が設定（更新）するエンベロープパラ
メータはエンベロープΔχ用タイマー、　新註ｓｔエン
ベロープ、新エンベロープΔＸ、新加減フラク付エンベ
ロープΔｙである０本実施例において、これらのエンベ
ロープパラメータのデータ源は外部メモリ９０（第１１
ｇ）にある、エンベロープパラメータの更新の際に（２
１−１）、外部データメモリ９０から内部ＲＡＭ１０６
．２０６のチャンネル音源データ領域へのｉ１！接の転
送は望ましくないので、外部データメモリ９０からのエ
ンベロープパラメータはいったん内部ＲＡＭ１０６内の
転送用バッファ領域に移しく２ｌ−２）、次に、転送用
バッファ領域からチャンネル音源データ領域に移す（２
１−３）。

この転送用バッフγ領域からチャンネル音源データ領域
へのデータ転送処理２１−３に上述したロング命令が使
用される。ロング命令を適用するために、転送用バッフ
ァ領域はＲＡＭ上の連続した領域であることを必要とし
、同様にエンベロープパラメータのチャンネル音源デー
タ領域も連続した領域であることを必要とする。この例
を第１９図に示ス、ここでは、エンベロープパラメータ
の転送用バッファ領域は、レジスタｘ４〜ｘ７の連続領
域にマツピングされエンベロープパラメータについての
１チヤンネル音源データ領域はレジスタＡ４〜Ａ７の連
続領域にマツピングされている。したがって、１チヤン
ネルでエンベロープパラメータを更新する必要のあると
ぎには、２１−３で、レジスタｘ４〜ｘ７をレジスタＡ
４〜Ａ７に転送するロング命令を実行すればよい、この
命令が実行されている間は、上述したようにインタラブ
ド信号ＩＮＴがインタラブド発生部１１６から発生して
も、転送終了特機部１５２のロング命令完了待機機能に
より、ロング命令が終了するまではインタラブド信号の
作用がＲＯＭアドレス制御部１１４．５ＣＰＵリセット
制御部１３４に波及しない（第２０図（Ｂ）参照）、こ
の結果、チャンネル音源データ領域のエンベロープパラ
メータが全て正しい更新値に変更された後にインタラブ
ド処理ルーチンが開始するので、その演算結果（楽音波
形データ）が正しい値を示し、誤りのない動作が保証さ
れる。

これに対しもし、２１−３に示す転送第理機能ヲ複数の
転送命令（−命令ごとに１つのエンベロープパラメータ
を転送する）の実行によって果たそうとした場合には、
転送の途中で、例えば、第２０図（Ａ）に示すように転
送命令１の実行中にインタラブ）Ｉ号ＩＮＴが発生する
と次のマシンサイクルで転送命令２の代りにインタラブ
ド処理ルーチンの最初の命令が実行されてエンベロープ
転送処理は途中で中断されてしまう、この結果インタラ
ブド処理ルーチンの処理結果（楽音波形データ）は誤っ
た値となってしまう。

−命令方式による複数データの転送（更新）処理では１
７−３．１７−５に示すようなインタラブドマスク命令
、インタラブド解除命令を実行する必要がなく、オーバ
ーヘッドなしの最短時間で、転送処理を実行することが
できる利点もある。

変形例として、第１８図に示すような転送終了特機部１
５２の代りに、ロング命令の実行中、制御用ＲＯＭ１０
２．２０２からの命令をフェッチするインストラクシ、
ン出力ラッチ１０２ａの動作を禁止する手段を使用して
もよい、即ち、制御用ＲＯＭ１０２からラッチ１０２ａ
を介して与えられるロング命令語に含まれるモード信号
（命令がロングであることを示している）によって、イ
ンストラクション出力ラッチ１０２ａ、２０２ａに加え
るオペレーションラッチ信号の発生を禁止し、ロング命
令の実行完了信号に応答して次のマシンサイクルでオペ
レーションラッチ信号を発生する回路をオペレーション
制御回路１１２内に設ければ、インタラブド信号ＩＮＴ
がロング命令の実行中に発生しても制御用ＲＯＭ１０２
．２０２からインタラブド処理ルーチンの最初の命令語
はロング命令の実行が終了するまではインストラクショ
ン出力ラッチ１０２ａ、２０２ａにフェッチされない（
したがって実行もされない）ので実施例と同様の効果が
得られる。

＜ＭＣＰＵからの５ＣＰＵアクセス機能〉本実施例の装
置はＭＣＰＵＩＯから５ＣＰＵ２０の内部ＲＡＭ２０６
にデータを高速にアクセス（リードまたはライト）する
機能を有している。

この課題は一般に複数のＣＰＵ間のデータアクセス問題
として把えられている。従来技術ではこの種のインター
ＣＰＵデータアクセスに時間がかかる問題がある。従来
技術ではアクセスを要求するＣＰＵからアクセスを要求
されるＣＰＵに対し、要求信号を与える。アクセスを要
求されるＣＰＵはこの要求信号に対し、ただちに要求側
ＣＰＵからのデータアクセスを許可する承Ｗ！、＠号を
発生することはできず、実行中のオペレーションが完了
するまで承認信号の発生を遅延させる。したがって、従
来のインターＣＰＵデータアクセス方式は高速処理が要
求されるアプリケーションにおける障害の１つとなって
いる。

本実施例では高速のインターＣＰＵデータアクセスのた
めに２つの解決手段、即ち、５ＣＰＵ停止モ一ド利用方
式と瞬時強制アクセス方式を開示する。

５ＣＰＵ停　モード利用　式（第２２図、第２、第３図
） この方式は上述した５ＣＰＵ動作開始・終了機能を利用
したものである。この機能により５ＣＰＵ２０のプログ
ラム（第６図）動作はＭＣＰＵ　１０におけるインタラ
ブド処理ルーチン（第５図）の開始と同時に開始し、Ｍ
ＣＰＵＩＯのインタラブド処理ルーチンが終了する前に
終了する。したがっ−ｒ、ＭｃＰＵｌｏにおいてメイン
プログラム（第４図）が動作している間は５ＣＰＵ２０
は停止モード（リセット状Ｊ！りにある。第２図に示す
ように停止モード中では、リセット制御部１３４からの
信号Ａが“５ＣＰＵ停止中”を示す“Ｈ”レベルになる
。この信号Ａにより、５ＣＰＵ２０（第３図）ではＲＯ
Ｍアドレス制御部２１４の動作が停止し、ＲＡＭアドレ
ス制御部２０４は５ＣＰＵ２０の制御用ＲＯＭ２０２か
らのＲＡＭアドレスバスＳＡではなく、ＭＣＰＵＩＯか
らパスゲ−）１２８を介してＲＡＭアドレスバスＭａに
結合してＭＣＰＵＩＯからの５ＣＰＵ内部ＲＡＭ２０６
の指定アドレスを受けるように動作モートが設定され、
ＲＡＭデータに切り換え部２４０は５ＣＰＵ２０のオペ
レーション結果（ＡＬＵ部２０８出力または乗算器２１
０出力）を運ぶデータバスＤＢではなくＭＣＰＵＩＯか
らのデータを運ぶデータバスＤ　０ＬＩＴ　にＲＡＭ２
０６のデータインを結合する動作モードに設定され、ラ
イト信号切り換え部２４２は５ＣＰＵオペレーション制
御回路２１２からのり一ド／ライト制御信号ではなくオ
ペレーション制御回路１１２からのり一ド／ライト制御
信号ＣをＲＡＭ２０６のリード／ライト制御入力に結合
する動作モードに設定される。このように停止状態のと
き、５ＣＰＵ２０はＭＣＰＵｌｏによってデータアクセ
スが可能な状態に置かれている。

したがって、本実施例によれば、ＭＣＰＵＩＯはメイン
プログラムにおいて５ＣＰＵ２０の内部ＲＡＭ２０６を
自由にアクセスすることができる。この様子を第２２図
に示す、５ＣＰＵ２０の停止状Ｓ（音源処理完了）の確
認、即ちＭＣＰＵオペレーション制御回路１１２におけ
る５ＣＰＵリセット制御部１３４からの５ＣＰＵ状態フ
ラグの検査はＭＣＰＵＩＯのインタラブド処理ルーチン
（第５図）のなかで１回だけ行えばよい（５−３参照）
、いったん停止状態が確認されれば、次のインタラブド
信号ＩＮＴが発生するまで、再度の確認をする必要なし
に、−命令の実行で１ＭＣＰＵｌ０は５ＣＰＵ２０の内
部ＲＡＭ２０６をアクセスできる。したがって、従来に
比べ、５ＣＰＵ２０へのデータアクセスに要する時間が
大幅に短縮される。

瞬時強制アクセス方式（第２３〜第２５図）この方式は
データアクセスのためにＭＣＰＵＩＯと５ＣＰＵ２０と
の間で従来のようなアクセスの要求と承認という手続を
踏むことなく、ＭＣＰＵＩＯからの５ＣＰＵデ一タアク
セス時に５ＣＰＵ２０の動作を強制的に一時停止させ、
その間にＭＣＰＵＩＯが５ＣＰＵ２０の内部ＲＡＭ２０
６にアクセスするものである。この方式によれば、ＭＣ
ＰＵＩＯは任意のときに５ＣＰＵ２０の状態を調べる必
要なしに５ＣＰＵ２０を高速に（−命令実行で）アクセ
スできる。

このような特徴を備えたＭＣＰＵＩＯのブロック図と５
ＣＰＵ２０のブロック図をそれぞれ第２３図と第２４図
に示す、なお、このＭＣＰＵと５ＣＰＵは上述した５Ｃ
ＰＵ動作開始終了機能に関する要素（第２図の５ＣＰＵ
リセット制御回路１３４その他）を含むが第２３図と第
２４図では簡略化のため図示を省略しである。この場合
、リセット制御回路１３４からの５ＣＰＵ動作起動／停
止信号Ａは５ＣＰＵ２０　（第２４図）のＲＯＭアドレ
ス制御部２１４にのみ供給すれば十分である。第２３図
と第２４図のＭＣＰＵＩＯと５ＣＰＵ２０の瞬時強制ア
クセスに関する動作のタイムチャートを第２５図に示す
。

瞬時強制アクセス方式を使用する場合、ＭＣＰＵＩＯと
５ＣＰＵ２０は別個のクロック発生回路１３６．２３６
Ｍを必要とする。５ＣＰＵ２０のクロック発生回路２３
６Ｍは、５ＣＰＵ２０へのデータアクセス命令実行時に
ＭＣＰ（ＪＩＯのオペレーション制御回路１１２Ｍから
出力されるｌ＼イアクチイブの５ＣＰＵアクセス七号り
に応答してその動作を停止する。これに関連し、ＭＣＰ
ＵＩＯのクロック発生回路１３６と５ＣＰＵ２０のクロ
ック発生回路２３６Ｍは共通の２相マスタ一クロツク信
号ＣＫＩ、ＣＫ２を受けるが、出力するクロックのタイ
ミングは独立である。ＭＣＰＵＩｏではクロック発生回
路１３６からの３相のクロック信号ＴＩ、Ｔ２、Ｔ３の
一周期でマシンサイクル（最短の一命令実行時間）が規
定され。

方、５ＣＰＵ２０ではクロック発生回路２３６Ｍからの
３相のクロック信号ＳＴＩ、ＳＴ２．ＳＴ３の一周期で
そのマシンサイクルが規定される。

ｗ４２５図において、５ＣＰＵアクセス信号りが発生す
る前において、ＭＣＰＵＩＯに関するクロックＴＩのタ
イミングは５ＣＰＵ２０に関するクロックＳＴＩではな
くクロックＳＴ２のタイミングに一致している０両ＣＰ
Ｕ間で取り得る他のタイミング関係はＴＩがＳＴＩに一
致する関係とＴ１がＳｒ１に一致する関係である。

ＭＣＰＵＩＯにおける５ＣＰＵアクセス命令実行中にオ
ペレーション制御回路１１２から出力される５ＣＰＵア
クセス信号りは、５ＣＰＵ２０のクロック発生回路２３
６Ｍを停止させて５ＣＰＵ２０で実行中のオペレーショ
ンを停止させるとともに、その停止中にＭＣＰＵＩＯが
５ＣＰＵ２０の内ｌｌＲＡＭ２０６をアクセスできるよ
うに１ＭＣＰＵｌ０からの内部ＲＡＭ２０６の指定アド
レスに係るバスゲート１２８．５ＣＰＵ内部ＲＡＭ２０
６に対するアドレス制御部２０４、データイン切り換え
部２４０、及びライト信号切り換え部２４２の各動作モ
ードを“５ＣＰＵ側”から“ＭＣＰＵ側”に切り換える
機能を有する。このために、５ＣＰＵアクセス信号はこ
れらの要素１２８．２０４．２４０，２４２の動作モー
ドを選択する制御入力にＤフリップフロップ２５０とＡ
ＮＤゲート２５２とから成る遅延回路を介して結合して
いる。このようなアクセス可能状態の下で、ＭＣＰＵＩ
Ｏはバスゲート１２８、ＲＡＭアドレス制御部２０４を
介して５ＣＰＵ内部ＲＡＭ２０６を７ドレツシングし、
リードアクセスの場合には５ＣＰＵ内部ＲＡＭ２０６か
ら出力されるデータをバスゲート１３２を介してＭＣＰ
Ｕ内部ＲＡＭ１０６に読み込み、ライトアクセスの場合
には、バスゲー）１３０を介して書き込みデータをデー
タバスＤ　ｏｕｒに乗せ、５ＣＰＵ内部ＲＡＭ２０６に
ライト信号Ｃを与えてデータを書き込む。

ＭＣＰＵＩＯからの５ＣＰＵアクセス信号りによって５
ＣＰＵ２０のオペレーションを中断する場合に、オペレ
ーションの中間結果が失われないようにする必要があり
、５ＣＰＵアクセス信号りの解除後に、予め保持した中
間結果を用いて５ＣＰＵ２０がオペレーションの残りの
部分を実行できるようにする必要がある。このために、
５ＣＰＵ内部ＲＡＭ２０６のデータ出力を一時的に記憶
するう、チ２０６ａ、２０６ｂを設けている。ラッチ２
０６ａはＲＡＭ２０６からの演算数（第１オペランド）
を５ＴＩＣＫＩのタイミングでラッチし、う、チ２０６
ｂはＲＡＭ２０６からの被演算数（第２オペランド）を
５Ｔ２ＣＫ１のタイミングでラッチする。

第２５図を参照して動作例を述べると、この例では、’
ＭＣＰＵＩＯは５ＣＰＵアクセス信号りがハイアクティ
ブレベルの間に５ＣＰＵ２０の内部ＲＡＭ２０６に対す
るライトアクセスを実行している。ＭＣＰＵＩＯではこ
のデータ書込オペレーションの最初のタイムスロッ）Ｔ
Ｉの間に、ＭＣＰＵ内＠ＲＡＭ１０６から転送データ（
ＲＡＭ２０６に書き込むべきデータ）を取り出す０次の
タイムスロットＴ２でＭＣＰＵＩＯは５ＣＰＵ内部ＲＡ
Ｍ２０６をアドレッシングする。最後のタイムスロット
Ｔ３でＭＣＰＵＩＯは５ＣＰＵ内部ＲＡＭ２０６にライ
ト信号Ｃを与えてＲＡＭ２０６にデータを書き込む、５
ＣＰ０２０側にとってＭＣＰＵＩＯからの５ＣＰＵアク
セス信号りは５ＣＰＵ２０のオペレーション２がタイム
スロットＳＴ２に移るときはアクティブに変化している
。このオペレーション２は５ＣＰＵ２０のＲＡＭ２０６
にある被演算数と演算数をＡＬＵ部２０８または乗算器
２１０で演算するような命令のオペレーションであり得
る。ＭＣＰＵＩＯからの５ＣＰＵアクセスタイムの直前
のタイムスロットであるオペレーション２の最初のタイ
ムスロットＳＴＩで５ＣＰＵ２０はＲＡＭ１０６から演
算数のデータを取り出し、そのデータをクロックＴＩＣ
ＫＩにより演算数ラッチ１ｏｔａにラッチしている０Ｍ
ＣＰＵｌ０からの５ＣＰＵアクセス信号りが発生しなけ
れば、５ＣＰＵ２０は次のタイムスロットＳＴ２でＲＡ
Ｍ１０６から被演算数を取り出して被演算数ラッチ１０
ｂにラッチし、最後のタイムスロットＳＴ３でＡＬＵ部
１０８または乗算器１１０で演算を実行してＲＡＭ１０
６の被演算数レジスタに書き込む、実際には図示のよう
にオペレーション２の最初のタイムスロットＳＴｌに続
いてＭＣＰＵＩＯからの５ＣＰＵアクセス信号りが発生
している。この場合、１つの対策はオペレーション２の
残り２つのタイムスロッ）ＳＴ２とＳＴ３で実行すべき
処理を５ＣＰＵアクセス信号りが除去されるまで、即ち
ＭＣＰＵＩＯの５ＣＰＵアクセスオペレージ璽ンが終了
するまで中断することである。この方式でもＭＣＰＵＩ
Ｏは５ＣＰＵ２０をアクセスするオペレーションを最短
時間（ＭＣＰＵＩＯの内部ＲＡＭ１０６をアクセスする
のと同じ時間）内に実行できるが、５ＣＰＵ２０にとっ
ては最適ではなくＭＣＰＵＩＯからの５ＣＰＵアクセス
オペレーシヨンの都度、５ＣＰＵ２０のオペレーション
がタイムスロット３つ分遅延されることになる。都合の
よいことに、ＭＣＰＵＩＯの５ＣＰＵアクセスオペレー
シ、ンの最初のタイムスロットＴＩで実行される処理は
５ＣＰＵ２０に影響を与えない処理である。この特徴を
利用し、実施例ではＭＣＰＵＩＯから５ＣＰＵアクセス
信号りが与えられても、ＭＣＰＵＩＯのタイムスロット
Ｔ１の間は、５ＣＰＵ２０自身のオペレーションが粛続
できるようにして、５ＣＰＵ２０の動作遅れをできるだ
け短かくしている。第２５図の例でいえば、５ＣＰＵ２
０はＭＣＰＵＩＯの５ｃｐｕデータ書込オペレーション
の最初のタイムスロットＴＩの間に、ＲＡＭ２０６から
被演算数のデータを取り出し、ラッチ２０６ｂにクロッ
ク５Ｔ２ＣＫ１を与えて被演算数をラッチさせている。

その後、５ＣＰＵクロック発生回路２３６の動作は５Ｃ
ＰＵアクセス信号りが除去されるまで停止し、５ＣＰＵ
２０は待ち状態に置かれる。そしてこの待ち状態の間、
５ＣＰＵ２０の要素１２８．２６４．２４０．２４２は
５ＣＰＵアクセス信号りにより“ＭＣＰＵＩＩ″に切り
換えられ、ＭＣＰＵＩＯの５ＣＰＵデータ書込オペレー
ションにおけるタイムスロッ）Ｔ２、Ｔ３に関する処理
が実行されて５ＣＰＵ内部ＲＡＭ２０６にＭＣＰＵＩＯ
からのデータが書き込まれる。

ＭＣＰＵＩＯからの５ＣＰＵアクセス信号りが除去され
ると、５ＣＰＵクロック発生回路２３６は動作を再開し
、クロックＳＴ３を“Ｈ”に変化させる、更に、５ＣＰ
Ｕアクセス信号りの除去により、５ＣＰＵ２０の要素１
２ｇ、２０４．２４０．２４２が“５ＣＰＵ側”に戻さ
れ、５ＣＰＵ２０自身の動作が可能な状態になる。そこ
で５ＣＰＵ２０はこのタイムスロットＳＴ３において。

ＡＬＵ部２０８または乗算器２１０の演算出力をＲＡＭ
２０６に書き込んでオペレージ璽ン２の残りの部分を実
行する。

第２５図のタイムチャートに示すように、５ＣＰＵ２０
の動作がＭＣＰＵＩＯからの５ＣＰＵアクセスオペレ一
ジ重ンの都度、中断される時間はタイムスロー２ト２つ
分だけである。

なお、ＭＣＰＵＩＯが５ＣＰＵ２０の内ｍＲＡＭ２０６
からデータを読み出すリードアクセスオペレージ冒ンの
場合、そのタイムスロッ）Ｔ２でＭＣＰＵＩＯは５ＣＰ
Ｕ内部ＲＡＭ２０６をアドレッシングし、タイムスロッ
トＴ３でＭＣＰＵ内部ＲＡＭ１０６を７ドレツシングし
て５ＣＰＵ内部ＲＡＭ２０６からのデータをパスゲート
１３２を介してＭＣＰＵ内部ＲＡＭ１０６に取り込む。

以上のように、瞬時強制アクセス方式によればＭＣＰＵ
ＩＯは５ＣＰＵ２０の内部ＲＡＭ２０６に対するアクセ
スをＭＣＰＵ自身のＲＡＭ１０６に対するアクセスと同
様に最短時間内で実行でき、待ち時間命令を実行する必
要がない、更に、瞬時強制アクセス方式によれば、５Ｃ
ＰＵ２０のオペレーションを途中で中断し、ＭＣＰＵＩ
Ｏの５ＣＰＵアクセスオペレーション後に、中断された
ところからオペレーションを再開できる。したがって、
ＭＣＰＵＩＯは５ＣＰＵ２０に対するアクセスに先立っ
て５ＣＰＵ２０の状態を検査する必要はなく、任意のと
きに、例えば、インタラブド処理ルーチン（第５図）中
でも自由に５ＣＰＵ２０をアクセスすることができる。

く共用メモリアクセス競合解消機能（第２６、第２７図
、第１図）〉 １４１図において外部メモリ９０は複数のＣＰＵ、即ｔ
、ＭＣＰＵ１０と５ＣＰＵ２０に共用されるデータメモ
リである。したがって外部データメモリ９０に対する複
数のアクセス、即ち、ＭＣＰＵＩＯからの外部データメ
モリ９ｏアクセスと、５ＣＰＵ２０からの外部データメ
モリ９ｏアクセスをサポートする手段が必要である。更
に、外部データメモリ９０を共用化する場合においてＭ
ＣＰＵＩＯと５ＣＰＵ２０とが外部データメモリ９０を
同ｊｌＩにアクセスを試みることを許容するのが望まれ
る。ＭＣＰＵＩ　Ｏと５ＣＰＵ２０と（７）間で外部デ
ータメモリ９０に対する使用権（トークン）を交換する
機能を設けることにより、ＭＣＰＵＩＯと５ＣＰＵ２０
が同時には外部データメモリ９０をアクセスしないよう
にすることもでざるが、トークンの手続は外部データメ
モリアクセスのための準備時間を占めるので、外部デー
タメモリアクセスに饗するトータルの時間が長くなり、
効率的でない、一方、ＭＣＰＵＩＯと５ＣＰＵ２０によ
る外部データメモリ９０の同時アクセスを許容する場合
、メモリ９０自体は物理的に同時アクセス不能であるの
で、同時アクセスによるアクセス競合を解消する手段が
必要となる。

これらの手段を実現するため、第１図に示すようにＭＣ
ＰＵＩＯからの外部メモリアドレス情報はアドレスバス
ＭＡ、ＭＣＰＵ外部メモリアドレスラッチ３０Ｍ、アド
レス切り換え回路４０、アドレス変換回路６０を介して
外部メモリ９０のアドレス入力に結合されており、外部
メモリ９０からのデータ出力はデータ変換回路７０、Ｍ
ＣＰＵ外部メモリデータラッチ８０Ｍ、データバスＭＤ
を介してＭＣＰＵＩＯに結合されている。一方、５ＣＰ
Ｕ２０からの外部メモリアドレス情報はアドレスバスＳ
Ａ、５ＣＰＵ外部メモリアドレスラッチ３０Ｓ、アドレ
ス切り換え回路４０、アドレス変換回路６０を介して外
部メモリ９０のアドレス入力に結合されており、外部メ
モリ９０からのデータ出力はデータ変換回路７０、ＳＣ
ＰＵ外部メモリデータラー２千８０Ｓ、データバスＳＤ
を介して５ＣＰＵ２０に結合されている。そして、ＭＣ
ＰＵＩＯと５ＣＰＵ２０からの外部データメモリアクセ
ス要求を表わす信号ＭＣＰＵ−ｒｏｍａとＳＣＰＵ−ｒ
ｏｍａを受けるメモリ装置競合回避回路５０により、上
記ＭＣＰＵ外部メモリアドレスラッチ３０Ｍは、ＳＣＰ
Ｕ外部メモリアドレスチッチ３０Ｓ、アドレス切り換え
回路４０、ＭＣＰＵ外部メモリデータラッチ８０Ｍ、Ｓ
ＣＰＵ外部メモリデータラー、チ８０Ｓが制御されるよ
うになっている。このメモリ装置競合回避回路５０に上
述したアクセスの競合を回避する機能が含まれている。

第２６図にメモリ装置競合回避回路５０のブロック図を
示し、第２７図にアクセスの競合に対する動作のタイム
チャートを示す。

第２６図において、メモリ装置競合回避回路５０には入
力としてＭＣＰＵＩＯからのアクセス要求信号ＭＣＰＵ
−ｒｏｍａ、５ＣＰＵ２０からのアクセス要求信号ＳＣ
ＰＵ−ｒｏｍａ、更に、ＭＣＰＵリセット信号ＭＲＥＳ
及び５ＣＰＵリセット信号５ＲＥＳ　（第１図において
図示省略）が結合する。ＭＣＰＵリセット信号ＭＲＥＳ
はセットリセット回路（Ｒ−Ｓフリップフロップ）５０
２とその出力に結合するセットリセット回路５０６をリ
セットし、信号ＭＣＰＵ−ｒｏｍａは、セ。

トリセット回路５０２をセットする。セットリセット回
路５０２はＭＣＰＵＩＯからのアクセス要求を一時記憶
し、出力側セットリセット回路５０６はセット状態にお
いて、ＭＣＰＵＩＯからのアクセス要求が受は付けられ
て外部メモリデータアクセス制御信号発生回路５１０を
介してアクセスのオペレーションが実行中であることを
示す、同様に５ＣＰＵリセー、ト信号５ＲＥＳはセット
リセット回路５０４とその出力に結合するセットリセッ
ト回路５０８をリセットし、＠号５ＣＰＵ−ｒ　ｏｍａ
はセットリセット回路５０４をセットする。セットリセ
ット回路５０４は５ＣＰＵ２０からのアクセス要求を一
時記憶し、出力側セットリセット回路５０８はセット状
態において５ＣＰＵ２０からのアクセス要求が受は付け
られアクセスのオペレーションが実行中であることを示
す。

詳細に述べると、ＭＣＰＵアクセス要求セットリセット
回路５０２のセット状態の出力“Ｈ”は５ＣＰＵアクセ
ス実行セットリセット回路５０８がセット状態でないこ
とを条件として、即ち、５ＣＰＵ２０のアクセスオペレ
ーションが実行中でないことを条件として（値入力が５
０８からのインバータ５２２を介した反転入力に結合す
るＡＮＤゲート５２４を介して）ＭＣＰＵアクセス実行
セットリセット回路５０６をＭＣＰＵアクセス実行状態
にセットし、このＭＣＰＵアクセス実行セットリセット
回路５０６をセットする信号により、ＯＲゲー）５１２
　（値入力がリセット信号ＭＲＥＳに結合する）を介し
てＭＣＰＵアクセス要求セットリセット回路５０２をリ
セットする。同様に、５ＣＰＵアクセス要求セットリセ
ット回路５０４のセット状態の出力“Ｈ″はＭＣＰＵア
クセス実行セットリセット回路５０６がセット状態でな
いことを条件として、即ちＭＣＰＵＩＯのアクセスオペ
レーションが実行中でないことを条件として（値入力の
１つが５０６からのインバータ５２０を介した反転入力
に結合するＡＮＤゲート５２６）を介して５ＣＰＵアク
セス実行セットリセット回路５０８を５ＣＰＵアクセス
実行状態にセットし、この５ＣＰＵアクセス実行セット
リセット回路５０Ｂをセットする信号により、ＯＲゲー
）５１６　（値入力がリセット信号５ＲＥＳに結合する
）を介して５ＣＰＵアクセス要求セットリセット回路５
０４をリセー、トする０以上の構成により、片方のＣＰ
Ｕ（例えばＳ　ＣＰＵ　２０）からアクセス要求があっ
ても、他方のＣＰＵ（ＭＣＰＵＩＯ）に関するアクセス
オペレーションが実行中のときは、その実行が完了する
まではアクセスを要求したＣＰＵ　（ＳＣＰＵ２０）に
関するアクセスオペレーションは実行されない、これに
よリ、アクセスの競合が基本的に回避される。

更に、ＭＣＰＵＩＯと５ＣＰＵ２０とが完全に同時にア
クセスを要求する場合がある。このアクセス競合に対し
、実施例では、ＭＣＰＵＩＯからのアクセス要求を優先
させ、ＭＣＰＵＩＯのアクセスオペレーションを実行し
てから、５ＣＰＵ２０のアクセスオペレーションを実行
している。このために、ＭＣＰＵアクセス要求セットリ
セット回路５０２がセット状態のときはその出力信号″
Ｈ”によりインバータ５２５を介してＡＮＤゲー）５２
６を禁止しており、セットリセ−／　）回路５０２がセ
ー２ト中のときは５ＣＰＵアクセス要求セットリセット
回路５０４がセット状態でも５ＣＰＵアクセス実行セッ
トリセット回路５０Ｂがセットされないようにしている
。

外部メモリデータアクセス制御信号発生回路５１Ｏは、
セットリセット回路５０６と５０８からの出力に結合し
、いずれかのセットリセット回路の出力がセー、ト状態
“Ｈ″に変化すると、そのセット状態が示すＣＰＵアク
セスのオペレージ菫ンを一連のシーケンスで実行する。

外部メモリデータアクセス制御信号発生回路５１０から
出力される信号ＣＥとＯＥは外部メモリ７かもデータを
出力するための制御信号であり、信号ＭＤＬはＭＣＰＵ
外部メモリデータラッチ８０Ｍに外部メモリ９０からの
データをラッチするための制御信号であり、信号ＳＤＬ
はＳＣＰＵ外部メモリデータラッチ８０Ｓに外部メモリ
９０からのデータをラッチするための制御信号である。

外部メモリデータアクセス制御信号発生回路５１０はア
クセスオペレージ璽ンの実行を終了するとＥＨ１１号を
発生する。このＥＮＤ信号により、セット状態にあった
アクセス実行セットリセット回路はリセットされる。即
ち、ＥＮＤ信号は値入力がセットリセット回路５０６の
出力に結合するＡＮＤゲート５２８と値入力がＭＣＰＵ
リセ−２ト信号ＭＲＥＳに結合するＯＲゲート５１４を
介してセットリセット回路５０６のリセット入力に結合
し、また値入力がセットリセット回路５０８の出力に結
合するＡＮＤゲート５３０と値入力が５ＣＰＵリセット
信号５ＲＥＳに結合するＯＫゲート５１８を介してセッ
トリセット回路５０８のリセット入力に結合する。

５ＣＰＵアクセス実行セットリセット回路５０８の出力
はインバータ５３２を介してアドレス切り換え回路４０
に対するアドレス選択信号ＭＳＥＬを発生する。したが
って、アドレス切り換え回路４０は、５ＣＰＵ２０のア
クセスオペレージ。

ンが実行中のときに、ＳＣＰＵ外部メモリアクセス用ア
ドレスラッチ３０５からの５ＣＰＵアドレスを選択し、
その他の場合はＭＣＰＵ外部メモリアクセス用アドレス
ラッチ３０ＭからのＭＣＰＵアドレスを選択する。

第２７ｖ！Ｊの場合、ＭＣＰＵＩ　Ｏと５ＣＰＵ２０は
“ＭＣＰＵオペレージ１ンのｒ　ｏｍａ”５ＣＰＵオペ
レーシヨンのｒｏｍａ”に示すように同時に外部メモリ
９０に対するアクセスを要求している。このｒ　ｏ　ｍ
　ａ命令のオペレーションにおいて、ＭＣＰＵＩＯはア
ドレスバスＭＡにアドレス情報を送出し、信号ＭＣＰＵ
−ｒｏｍａを出力してＭＣＰＵ外部メモリアクセス用ア
ドレスラッチ３０Ｍにアドレス情報をラッチさせ、同様
に５ＣＰＵ２０はアドレスバスＳＡにアドレス情報を送
出し、信号ＳＣＰＵ−ｒｏｍａを出力しテ５ＣＰＵ外部
メモリアクセス用アドレスラッチ３０Ｓにアドレス情報
をラッチさせる。同時に発生するＭＣＰＵ−ｒｏｍａ信
号とＳＣＰＵ−ｒｏｍａ信号により、メモリ装置競合回
避回路５０のＭＣＰＵアクセス要求セットリセット回路
５０２と５ＣＰＵアクセス要求セットリセット回路５０
４１士同時にセットされる。これに対し、上述したＭＣ
ＰＵアクセス優先論理に従い、ＭＣＰＵアクセス実行セ
ットリセット回路５０６がただちにセット状態に変化し
、それにより外部メモリデータアクセス制御信号発生回
路５１０が外部メモリ９０に対するＭＣＰＵＩＯのアク
セスオペレーションを実行する。この時点でアドレス切
り換え回路４０はＭＣＰＵＩＯからのアドレス情報を選
択してい６０ＭＣＰＵｌ０のアクセスオペレーションの
期間を＃Ｉ２７図の左方の期間ｌで示す（なお、回路５
１０は２相のマスタークロックＣＫＩ、ＣＮ３で動作す
るが、第２６図では図示を省略しである）、外部メモリ
データアクセス制御信号発生回路５１０は期Ｍｕでチッ
プイネーブル信号ＣＥをローアクティブにし１期１１１
ｎの後半の期ｊｌ１ｍで出力イネーブル信号ＯＥをロー
アクティブする。したがって、この期Ｆｌｌ１ｍにおい
て外部メモリ９０からＭＣＰＵＩＯが要求したデータが
出力され、この期間ｍ内に外部メモリデータアクセス要
求信号発生回路５１０から発生する信号ＭＤＬにより。

この出力データがＭＣＰＵ外部メモリデータラッチ８０
Ｍにラッチされる。これにより、外部メモリデータアク
セス要求信号発生回路５１０のＭＣＰＵＩＯのためのア
クセスオペレーションは完了するので５回路５１０はエ
ンド信号ＥＮＤを出力する。これにより、ＭＣＰＵアク
セス実行セットリセット回路５０６はリセットされ１代
りに５ＣＰＵアクセス実行セットリセット回路５０８が
セットされる。これにより信号ＭＳＥＬは５ＣＰＵアド
レス選択を示すＬ”レベルに変化し、アドレス切り換え
回路４０は５ＣＰＵ２０からのアドレスを選択して外部
メモリ９０を７ドレツシングする。更に、５ＣＰＵアク
セス実行セットリセット回路５０８からのセット信号に
応答して外部メモリデータアクセス制御信号発生回路５
１０が５ＣＰＵ２０のためのアクセスオペレーションを
実行するにの期間を第２７図の右側の期間見で示す、こ
のオペレーションにおいて外部メモリデータアクセス制
御信号発生回路５１０は信号ＣＥをローアクティブにし
、その後半の期間ｐで信号ＯＥをローアクティブにして
５ＣＰＵ２０の要求したデータを外部メモリ９０から出
力させ、その出力中に信号ＳＤＬを発生して５ＣＰＵ外
部メモリデータラッチ８０５に５ＣＰＵ２０の要求した
データをラッチさせる。これにより、外部メモリデータ
アクセス制御信号発生回路５１０の５ＣＰ０２０のため
のアクセスオペレージ璽ンは完了するので同回路５１０
はエンド信号ＥＮＤを出力して５ＣＰＵアクセス実行セ
ットリセット回路５０８をリセット状態に戻す。

これ以降、ＭＣＰＵＩＯと５ＣＰＵ２０はツレぞれデー
タバスＭＤ、ＳＤに乗っている外部メモリデータラッチ
８０Ｍ、８０Ｓの出方データを読むことにより、要求し
たデータを得ることができる。

このようにして各ＣＰＵｌ０１２０はｒｏｍａ命令（外
部メモリアクセス要求命令）を実行後。

メモリ装置競合回避回路５０が両ＣＰＵのためのアクセ
スオペレージ璽ンを実行する所定の期間２皇だけ待てば
要求したデータを得ることができ、アクセス競合の問題
が解消される。更に、待機時間が一定（２見）なノテ、
各ＣＰＵｌＯ１２゜はこの期間を他の命令の実行に使用
することができ、プログラム命令の実行効率が最適化さ
れる。

なお、ＭＣＰＵ−ｒｏｍａ信号とＳ　ＣＰＵ−ｒｏｍａ
信号のタイミング関係がその他のタイミング関係となる
場合については図示を省略しているが、いかなる場合で
も、各ＣＰＵｌ０１２ｏはｒｏｍａ命令を実行後、所定
の期間２皇待てばその時点で既に各ＣＰＵの外部データ
ラッチには要求したデータがラッチされているので、そ
のデータの入手が可能である。

くアドレス・データ変換ハードウェア（第２８〜第３２
図、第１図）〉 一般に、ＣＰＵを含むマイクロコンピュータシステムに
おいて、データメモリにある原データから演算用メモリ
上に原データを変換したデータ（原データから抽出され
る所望の情報）を作成することがしばしば望まれる。特
にこの種のデータは変換はデータメモリの記憶容量を効
率的に使用したような場合にその補償として必要になる
。この目的のため、従来では、データメモリから演算用
メモリへの転送命令を実行して、データメモリの原デー
タを演算用メモリに移し、次に１以上の変換命令を実行
して、＠算用メモリにあるデータをＡＬＵを介して変換
する。したがって、従来の場合、演算用メモリ上に所望
のデータを得るためのデータ変換手続に時間がかかり、
高速処理が要求されるアプリケーションにおける障害の
１つとなっている。

本実施例ではＣＰＵｌ０１２０がデータメモリである外
部メモリ９０から演算用メモリである内部ＲＡＭ１０６
または２０６にデータを転送する命令（ｒ　ｏｍａ命令
）を実行するだけで、所望の変換が施されたデータが内
部ＲＡＭ１０８．２０６に読み込まれるようにして、デ
ータ変換処理の高速化を図っている。この目的を実現す
るため。

ＣＰＵｌ０１２０と外部メモリ９０との間のアドレス径
路上にアドレス変換回路６０が設けられ、また外部メモ
リ９０とＣＰＵｌ０１２０との間のデータ径路上にデー
タ変ＩＩ！回路７０が設けられ、各変＃回路６０．７０
はｒ　ｏｍａ命令の実行時にＣＰＵｌ０１２０から与え
られる制御信号に応答して所望の変換を実行する。

第２８図に外部メモリアクセス命令ｒ　ｏ　ｍ　ａのリ
ストを示す、第１の命令ｒｏｍａｏは変換なしの転送命
令であり、これに対し、アドレス変換回路６０はＣＰＵ
ｌ０１２０から与えられる入力アドレスをそのまま出力
アドレスとして外部データメモリ９０に通し、データ変
換回路７０も外部データメモリ９０からのデータ（１６
ビツトデータ）を無変換で通してＣＰＵｌ０．２０に渡
す。

この無変換転送命令ｒｏｍａｏではＣＰＵｌ０１２０か
ら変換回路６０．７０に与えられる変換制御用の信号Ｒ
１、Ｒ２、Ｒ３はいずれも“Ｌ”レベルとなる。

第２の命令ｒｏｍａｌは特殊波形の読み出しに適した命
令である。この命令に対し、アドレス変換回路６０はＣ
ＰＵｌ０１２０から送られてきた入力アドレスの第１３
ビツトＡ１２が“０″のときは下位１２ビツトを無変換
で通すが第１３ビツトＡ１２が“１”のときは下位１２
ビツトを反転させる。なお、アドレス変換回路６０の出
力アドレスのｗ４１３ビットは入力アドレスの第１３ピ
ツ）Ａ１２の値にかかわらず０″に固定される。

また、この命令に対し、データ変換回路７０はＣＰＵｌ
０１２０から送られてきた入力アドレスの第１３ビツト
Ａ１２をＣＰＵｌ０１２０に送るデータの第１３ビツト
Ｄ１２とするとともにＡ１２が“１″のとき下位の１２
ピントデータを反転する形式で外部メモリ９０からのデ
ータを変換する。したがって、外部メモリ９０のアドレ
ス領域００００−ＯＦＦＦに！２８図に示すような有効
データビット数１２の特殊波形データ（ｏｏｏ。

〜０ＦＦＦ）があるとすると、ＣＰＵｌ０１２０がこの
命令を指定アドレス００００〜Ｉ　ＦＦＦの範囲につい
て繰り返し実行した場合に、アドレス変換回路６０から
出力される外部メモリアドレスはいったん００００から
０ＦＦＦに進み、この間、データ変換回路７０は外部メ
モリ９ｏからのデータをそのまま通し、その後、アドレ
ス変換回路６０の反転動作により、外部メモリ９０への
アドレスは０ＦＦＦから００００に後進し、この間、デ
ータ変換回路７０は外部メモリ９０から出力されるデー
タの下位１２ビツトを反転し、ｌ５１３データビツトＤ
１２を１”にして変換されたデータを出力する。結局、
ＣＰＵ１０．２０がアドレスを００００〜Ｉ　ＦＦＦに
動かして命令ｒ。

ｍａｔを繰り返し実行した場合に、ＣＰＵｌ０１２０が
実際に受は取る波形は第２８図のｒｏｍａｌの欄の右方
に示すような波形となる。この変換波形は左方に示す外
部メモリ９０内の原波形を所定の態様で延長した繰り返
し波形（アドレス０ＦＦＦ、データ０ＦＦＦの点につい
て対称な波形）である、この結果、記憶容量の点につい
ていうと、変換波形のデータ自体を予め外部データメモ
リ９０に記憶させる方式に比べ、波形データ記憶容量が
半分になる利点がある。この命令ｒ　ｏｍａｌの場合、
制御信号Ｒ１，Ｒ２、Ｒ３のうちＲ１のみが“Ｈ”レベ
ルになる。

第３の命令ＲＯＭＡ２は外部メモリデータの一部（半語
）の読み出しを指示する命令である。この命令の場合、
Ｒ２のみが“Ｈ″レベルなる。

外部データメモリ９０の１アドレス（１語）当りの記憶
容量は１６ビフトである。この命令ｒｏｍａ２に対し、
データ変換回路７０は、ＣＰＵｌ０１２０からのアドレ
スの第１６ビツトＡ１５が“θ″′のときは、外部デー
タメモリ９０からの１６ビツトデータのうち、下位の８
ビツトを残し、上位の８ビツトを“０”にマスクする変
換を実行し、Ａ１５が“１″のときは外部データメモリ
９０から１６ビツトデータのうち、上位の８ビツトを下
位８ビツトにシフトする（残った上位８ビツトはマスク
）変換を実行する。また、データ変換回路７０において
入力アドレスの第１６ビツトＡ１５を制御信号として使
用しているので、アドレス変換回路６０ではＡ１５の値
にかかわらず出力アドレスの＃！１６ビツトを所定値“
Ｏ″にマスクする。なお、この場合において外部データ
メモリ９０からの１６ビツト情報の上位８ビツトと下位
ビットとの関係は、１つのデータ（例えば位相データ）
における上位データ部分（例えば整数部）と下位データ
部分（例えば小数部）のような関係であってもよいし、
異なる２１１類の８ビツトデータ（例えばレートデータ
とレベルデータ）の各々であるような独立な関係であっ
てもよい。

第４の命令ＲＯＭＡ３は外部メモリデータをシフトして
一部を読み出す命令である。この命令の場合、Ｒ３のみ
が“Ｈ″レベルなる。この命令に対し、データ変換回路
７０は外部メモリ９０からの１６どットデータのうち、
ｂｉｔ１５はそのままにして上位１２ビツトのｂｉｔ１
５〜ｂｉｔ４をｂｉｔ１４〜ｂｉｔ３にシフトし、下位
の３ピツ）ｂｉｔ２〜ｂｉｔｏを０にマスクする変換を
行う、ここに、外部メモリ９０の１６ビツトデータのう
ち上位１２ビツトは例えばｂｉｔ１５を符号ビットとす
る波形データであり、下位４ビツトは別のデータを表わ
す、この場合、上記の変換により、ＣＰＵｌ０１２０は
内部ＲＡＭ１０６．２０６上で使用するのに適したフォ
ーマットの波形データを高速に読み取ることができる。

第２９図にアドレス変換回路６０のブロック図を示す、
このアドレス変換回路６０にはＭＣＰＵｌＯまたは５Ｃ
ＰＵ２０からアドレスラッチ３０Ｍ、３０Ｓ、アドレス
切り換え回路４０を介して入力される１６ビツトのアド
レスのうち、下位１２ビツト（ｂｉｔｏ−ｂｉｔｌｌ）
が詳細を第３０図に示す反転回路６１０に入力される。

この反転回路６１０は信号Ｒ１が命令ｒ　ｏｍａ　１を
表わす“１″でアドレスのＡ１２が１”のときＡＮＤゲ
ート６１２からの信号により動作して入力されるアドレ
スの下位１２ビツトを反転させる。また、命令ｒｏｍａ
ｌの実行時に“ｌ”となる信号Ｒ１はインバータ６０２
を介して、ＡＮＤゲート６０４を禁止し、入力アドレス
のＡ１２の値にかかわらず出力アドレスの対応ビット（
ｂｉｔ１２）を“θ″′にする。入力アドレスのＡ１３
とＡ１４はそのまま出力アドレスの対応ビット（ｂｉｔ
１３、ｂＪｔ１４）として出力される。入力アドレスの
Ａ１５（ＭＳＢ）はＡＮＤゲート６０８を介して出力ア
ドレスの対応ピッ）（ｂｉｔ１５）となる、命令ｒｏｍ
ａ２の実行中を表わす”１″の信号Ｒ２が発生している
とき、この信号Ｒ２がインバータ６０６を介してＡＮＤ
ゲート６０８を禁止して出力アドレスのｂｉｔ１５（Ｍ
ＳＢ）を“０″にマスクする。

したがってアドレス変換回路６０は、無変換命令ｒｏｍ
ａｏとシフト読み出し命令ｒｏｍａ３に対してはＲ１＝
“Ｏ″、Ｒ２＝“θ″なので入力アドレスを出力アドレ
スとしてそのまま通し、特殊波形読出し命令ｒｏｍａｌ
に対してはＲ１＝“１″′なので出力アドレスのｂｊｔ
１２を“θ″にマスクし、Ａ１２＝″１″の間尺転回路
６１０により入力アドレスの下位１２ビツト（ｂｉｔ。

〜ｂｉｔｌｌ）を反転して出力アドレスとする。

更に、一部読み出し命令ｒｏｍａ２に対してはＲ２＝“
１″なので出力アドレスのｂｉｔ１５を“Ｏ”にマスク
する。このようにして、第２８図に関して述べたアドレ
ス変換回路の機能が実現される。

第３１図にデータ変換回路７０のプロー２り図を示し、
第３２Ｆｉｌにその詳細を示す、これらの図においてデ
ータ入力は第１図の外部メモリ９０から供給されるデー
タである。第３２図において、入力データの上位８ビツ
トに結合する３状態ゲ一ト回路７０２と入力データの下
位８ビツトに結合する３状態ゲ一ト回路７０４は出力す
るデータの下位８ビツトとして入力データの上位８ビツ
トを選択するが、入力データの下位８ビツトを選択する
かを決めるためのものである。Ｒ２＝“１″（ｒｏｍａ
２命令）でＡ１５＝１のとき、ＡＮＤゲート７０６のｌ
”出力信号とその反転信号であるインバータ７０８の出
力信号“０”により、ゲート回路７０２が導通し、ゲー
ト回路７０４がオフして入力データの上位８ビツトが出
力データの下位８ビツトとして選択される。その他の場
合は、ゲート回路７０２がオフし、ゲート回路７０４が
導通するので入力データの下位８ビツトがそのまま出力
データの下位８ビツトとして出力される。更にＲ２＝“
ｌ”　（ｒ　ｏｍａ２命令）のときは、入力データの上
位８ビツトに結合するＡＮＤゲート回路７１０が禁止さ
れて出力データの上位８ビー２トを“０″にマスクする
。即ち、Ｒ２＝″１″のときはインバータ７１２とＮＯ
Ｒゲート７１４を介して禁止信号がＡＮＤゲート回路７
１０に加わってＡＮＤゲート回路７１０における入力デ
ータ上位８ビツトの通過が阻止される。また、ＡＮＤゲ
ート回路７１０における入力データの上位３ビツトと結
合するＡＮＤゲート素子はＲ１＝“１”　（ｒｏｍａｌ
命令）のときにＮＯＲゲート７１４を介して禁止され、
出力データの上位３ビツトを“０″にマスクする。

ＥＸ−ＯＲゲート回路７１６は入力データの下位１２ビ
ツトを選択的に反転するための回路である。ＥＸ−ＯＲ
ゲート回路７１６ｔｔＲ１＝″ｌ″（ｒｏｍａｌ命令）
−ｔ’Ａ１２＝１のとき、ＡＮＤゲー）７１８からの反
転信号″ｌ”により、下位１２とットデータを反転し、
その他の場合は下位１２ビツトデータをそのまま通す０
回路７１０内のＡＮＤゲート素子を介して入力データの
ｂｉｔ１２に結合する状態ゲート７２２はＲ１＝“ｌ”
（ｒｏｍａ１命令）のときに、＠号Ｒ１に結合するイン
バータ７２０を介して与えられる信号″０″によりオフ
し、代りに、Ａ１２に結合する３状態ゲート７２４が信
号Ｒ１によって導通して出力データのｂｉ　ｔ　１２を
発生する。シフトマスク回路７２６は選択的に入力され
たデータのｂｉｔ１５〜ｂｉｔ４を出力データのｂｉｔ
１４〜ｂｉｔ３にシフトし、出力データのｂｉｔ２〜ｂ
ｉｔＯを０″にマスクするための回路であり、Ｒ３：“
１”　　（ｒｏｍａ３命令）のとき信号Ｒ３に結合する
インバータ７２８からの信号“１″によってこの変換を
実行する。

したがって、データ変換回路７０は、無変換命令ｒｏｍ
ａｏ　（Ｒ１＝Ｒ２＝Ｒ３＝″ｏ″）ノときは、入力さ
れる１６ビツトデータをそのまま通し、特殊波形読み出
し命令ｒｏｍａｌ　（Ｒ１＝″１′″）のときは入力ア
ドレスの上位４ビツト（ｂｉｔ１５〜ｂｉｔ１２）がｏ
ｏｏｏ″（Ａ１２＝０のとき）か”０００１’″（Ａ１
２＝１のとき）かによって、出力データの下位１２ビツ
トをそのまま入力データの下位１２ビツトとする（Ａ１
２＝Ｏのとき）か、或は、出力データの下位１２ビツト
を入力データの下位１２ビツトが反転されたデータとな
る（Ａ１２＝１）ようにデータ変換を行い、一部読み出
し命令ｒｏｍａ２（Ｒ２＝“１”）のときは出力データ
の上位８ビツトがオールゼロで、出力データの下位８ビ
ツトが入力データの下位８ビツトとなるように（Ａ１５
＝０のとＳ）、或は、出力データの上位８ビツトがオー
ルゼロで、出力データの下位８ビツトが入力データの上
位８ビツトとなる（Ａ１５＝１のとき）ようにデータ変
換を行い、シフト読み出し命令ｒ　ｏｍａ３　（Ｒ３＝
　１）のときは出力データの下位３ビツト（ｂｉｔｏ〜
ｂ　ｉ　ｔ　２）がオールゼロで、出力データのｂｉｔ
３〜ｂｆｔ１４が入力データのｂｉｔ４〜ｂｉｔ１５で
、出力データのｂ　ｉ　ｔ　１５　（ＭＳＢ）が入力デ
ータのｂｉｔ１５（ＭＳＢ）となるようにデータ変換を
行う、このようにして第２８図で述べたデータ変換機能
が達成されている。

以上により、アドレス変換回路６０とデータ変換回路７
０とを設けたことによる利点は明らかである。即ち、Ｃ
ＰＵｌ０．２０にとって、データメモリである外部メモ
リ９０に対するアクセス命令ｒｏｍａを実行するだけで
、回路６０と７０の変換機能により、所望の変換が施さ
れたデータをただちに得ることができ、従来のように、
外部メモリ９０のデータを演算用メモリである内部ＲＡ
Ｍ１０６．２０６にいったん取り込んだ後に、ＡＬＵ部
１０８．２０８のようなＡＬＵを介して変換を実行する
必要がなく、処理が高速化される利点がある。

なお、第２８図に示したアクセス命令ｒｏｍａのリスト
は例示にすぎず、拡張、変更は容易である。

（ＤＡＣサンプリング（第３３、第３４図）〉本実施例
においてＤＡＣ１００はＭＣＰＵＩＯと５ＣＰＵ２０が
生成したデジタル楽音信号をアナログ楽音信号に変換す
るものである。第５図の５−５に示すように、ＭＣＰＵ
ＩＯはタイマインタラブド処理ルーチンのなかで、ＭＣ
ＰＵＩＯと５ＣＰＵ２０が生成したデジタル楽音信号の
サンプルをＤＡＣｌｏｏにセットする。この処理５−５
の実行間隔は平均としてはタイマインタラブド発生部１
１６の発生するインタラブド信号ＩＮＴの発生間隔に等
しいが、実際の実行間隔はプログラム動作のために変動
する。したがって、処理５−５の実行間隔をＤ／Ａ変換
の変換周期としてＤ／Ａ変換を行ったとするとアナログ
楽音信号に大きな歪みが生じてしまう。

第３３図に右ＤＡＣ１００Ｒまたは左ＤＡＣ１００Ｌの
構成例を示す、第３３図の（Ａ）に示す構成では、処理
５−５の実行時に、ＭＣＰＵ　１０のオペレーション制
御回路１１２の制御の下に、内部ＲＡＭ１０６内の波形
加算用レジスタが指定され、そこに記憶されている最新
のデジタル楽音データが取り出され、データバスに乗せ
られる。

そして、データバスにデジタル楽音データが乗っている
タイミングでラッチ１００４のクロック入力にストロー
ブ用のプログラム制御信号がオペレーション制御回路１
１２から与えられデータバス上のデータがセットされ、
ラッチ１００４から新しいデジタル楽音データがＤ／Ａ
変換器１００２に入力される。したがって、第３４図（
Ａ）に示すように、Ｄ／Ａ変換器１００２に入力される
デジタル楽音データはプログラム制御のために不安定な
周期で切り換わることになる。Ｄ／Ａ変換器１００２の
変換周期（サンプリング周期）は非常に安定していなけ
れば、その変換において大きな歪みが発生する。

この問題は第３３図（Ｂ）に示すような構成をとること
により解決される。すなわち、オペレーション制御回路
１１２からのプログラム制御信号によって制御されるソ
フト制御ラー、チ１００４と、デジタル楽音信号をアナ
ログ楽音信号に変換するＤ／Ａ変換器１００２との間に
、インタラブド発生部１１６からの正確なタイミング信
号であるインタラブド信号ＩＮＴで制御されるインタラ
ブド制御ラッチ１００６を設ける。インタラブド信号の
発生周期はクロック発振器の安定度に従うので極めて安
定である。ラッチ１００６の出力はインタラブド信号の
タイミングに同期して切り換わる。すなわち、インタラ
ブド信号の発生周期がＤ／Ａ変換器１００２の変換（サ
ンプリング）周期となる。＄３３図（Ｂ）の構成に対す
るタイムチャートを第３４図（Ｂ）に示す０図示のよう
に、ラッチ１００４の出力が切り換わるタイミングはイ
ンタラブド処理に移行するタイミングのずれや、該イン
タラブド処理に要する時間（斜線部の長さ）によって変
動するがインタラブド信号で動作するラッチ１００６が
あるのでＤ／Ａ変換器１００２の入力データが切り換る
タイミングはインタラブド信号と同期する。これにより
、第３３図（Ａ）の構成における歪み問題が解決される
。

［変形例］ 以上で実施例の説明を終えるがこの発明の範囲内で種々
の変形、変更が可能である。

この発明は複数のＣＰＵを有するデジタルマイクロコン
ピュータにおけるＣＰＵ間のアクセス技術に関する。し
たがって、この発明はＣＰＵ間でアクセスが行われる任
意のデジタルマイクロコンピュータに適用し得、特定の
アプリケージ、ン（実施例では電子楽器）には制限され
ない。

実施例ではＣＰＵ間のアクセスが１つのＣＰＵ（ＭＣＰ
Ｕ）により一方向でのみ行われる環境（ＭＣＰＵＩＯは
５ＣＰＵ２０をアクセスするが５ＣＰＵ２０はＭＣＰＵ
ＩＯをアクセスしない）を想定しているが、ＣＰＵ間の
アクセスが両方向で行われる環境や複数のＣＰＵが同じ
ＣＰＵをアクセスする環境にもこの発明を適用し得る０
例えば、デュアルＣＰＵマイクロコンピュータにおいて
これを実現するためには、！＠１とＩｓ２のＣＰＵの各
々を独自のクロック発生回路で動作するようにし、各ク
ロック発生回路に実施例で述べたような停止／再開機能
を設ける。また各ＣＰＵの内部ＲＡＭに対するアクセス
径路として自身のＣＰＵからのアクセス径路と外部のＣ
ＰＵからのアクセス径路とを設け、外部のＣＰＵかもの
制御信号（下記のアクセス調停回路を通した信号）によ
ってアクセス径路の選択を行うようにする。第１と第２
のＣＰＵが同時に相手のＣＰＵに対してアクセスを試み
る場合を想定して、各ＣＰＵ（第１のＣＰＵ、第２のＣ
ＰＵ）からのアクセス要求信号に応答するアクセス調停
回路を設ける。アクセス調停回路は、第１のＣＰＵが第
２のＣＰＵをアクセスしている間は、第２のＣＰＵが第
１のＣＰＵをアクセスしないようにし、逆に第２のＣＰ
Ｕが第１のＣＰＵをアクセスしている間は第１のＣＰＵ
が第２のＣＰＵをアクセスしないように両ＣＰＵのアク
セスを制御する。このために例えば、アクセス調停回路
は第１と第２のＣＰＵから同時にアクセス要求信号を受
けた場合に、優先ロジックに従い例えば第１のＣＰＵを
硬先させ、出力信号として第１のＣＰＵからのアクセス
要求信号（Ｈ”）は第２のＣＰＵに送る（とともに、第
１のＣＰＵからのアクセスが可能なことを第１のＣＰＵ
のオペレーション制御回路に知らせる）が、第２のＣＰ
Ｕからのアクセス要求信号は禁止レベル（Ｌ”）にして
第１のＣＰＵに送る（とともに第２のＣＰＵからのアク
セスができないことを第２のＣＰＵのオペレーション制
御回路に知らせる）、更に、アクセス調停回路は片方の
ＣＰＵからのアクセス要求信号を受信し、その信号を他
方のＣＰＵのクロック発生回路と内部メモリのアクセス
径路の選択回路、及び片方のＣＰＨのオペレーション回
路に送っている間に、他方のＣＰＵからアクセス要求信
号を受信したような場合（アクセスオペレーションがオ
ーバーラツプするような場合）他方のＣＰＵからのアク
セス要求信号は禁止レベルにして各ＣＰＵに出力する。

各ＣＰＵにおいてアクセスが実行できるかどうかを検出
するために、アクセス調停回路からの出力信号を各ＣＰ
Ｕのオペレーション制御回路で受ける。各ＣＰＵのオペ
レージ璽ン制御回路は相手のＣＰＵＴ）アクセスする命
令を実行するオペレーションの最初のステップで、アク
セス調停回路からの出力信号を読み、出力信号がアクセ
ス許可レベル（“Ｈ″）の場合にはそのままアクセスオ
ペレーションを実行するが、出力信号がアクセス禁止レ
ベル（“Ｌ”）の場合には、今回の相手のＣＰＵへのア
クセスオペレージ璽ンを取り止め、次のマシンサイクル
で再び相手のＣＰＵへのアクセスを試みるために、ＲＯ
Ｍアドレス制御部を制御して、次のマシンサイクルで再
び制御用ＲＯＭから相手のＣＰＵをアクセスするための
命令語が取り出されるようにする。

結果として両ＣＰＵが同時にアクセスを試みる場合を除
いて、各ＣＰＵはアクセス命令を１同突行するだけで、
相手のＣＰＵをアクセスすることができる。また、同時
アクセスのために、アクセスの要求が受は付けられなか
ったＣＰＵも、再度、アクセス命令を実行することで相
手のＣＰＵをアクセスできる。したがって、ＣＰＵ間で
両方向のアクセスを必要とする環境や複数のＣＰＵが同
じＣＰＵをアクセスするような環境でも、ＣＰＵ間のア
クセスを最適化することができる。

［発明の効果］ 以上、詳細に説明したように、この発明によれば、複数
のＣＰＵを有するデジタルマイクロコンピュータにおけ
るＣＰＵ間のアクセスを、アクセスが要求されるＣＰＵ
が動作中のときでもアクセスを要求するＣＰＵがアクセ
ス命令を実行するだけで高速に達成することができ、従
来のように、時間のかかるアクセス手続を踏む必要がな
い、したがって、システムとしてのデジタルマイクロコ
ンピュータの動作効率が上り、その性能の向上が図られ
る。

【図面の簡単な説明】

第１図はこの発明を適用した電子楽器用処理装置の全体
構成図、 第２図は第１図のＭＣＰＵのブロック図、第３図は第１
図の５ＣＰＵのブロック図、第４図はＭＣＰＵの実行す
るメインプログラムのフローチャート ｗ４５図はＭＣＰＵの実行するインタラブド処理ルーチ
ンのフローチャート、 第６図は５ＣＰＵの実行するプログラムのフローチャー
ト、 ！＄７図は音源処理のフローチャート、＠８図は時間の
経過に沿う実施例の動作のフローチャート。 第９図はチャンネル音源処理のフローチャー第１０図は
波形データを示す図。 第１１図は音源処理用ＲＡＭテーブルを示す図、 第１２図は５ＣＰＵ動作開始終了機能に関係する回路の
ブロック図、 第１３図、第１４図、第１５図は第１２図の回路の動作
のタイムチャート、 第１６図はインタラブドマスク機能を有する回路のブロ
ック図、 第１７図はインタラブドマスク方式によるエンベロープ
設定処理のフローチャート。 ｗ４１８図は単一命令で複数のデータを転送する間イン
タラブド信号によるメインプログラムの中断を禁止する
機能を有する回路のブロック図、第１９ｒｌ！Ｊは複数
のデータを単一命令で転送するのに適したＲＡＭのメモ
リマツプ例を示す図、第２０図は複数の転送命令による
動作と単一の転送命令による動作とを比較して示す図、
第２１図は単一転送命令方式によるエンベロープ設定処
理のフローチャート、 第２２図は５ＣＰＵの停止モード利用によるＭＣＰＵか
らの５ＣＰＵアクセス機能を説明するのに用いたフロー
チャート、 ！＄２３図は５ＣＰＵに対する瞬時強制アクセス機能を
有するＭＣＰＵのブロック図、 第２４図は５ＣＰＵに対する瞬時強制アクセス機能に適
合する５ＣＰＵのブロック図、第２５図はＭＣＰＵから
５ＣＰＵの内部ＲＡＭにデータを書き込む場合の動作の
タイムチャート、 第２６図は第１図のメモリ装置競合回避回路のブロック
図、 ！＄２７図は第２６図の回路の動作のタイムチャート。 第２８図は外部メモリからのデータを変換して取り込む
命令を含む外部メモリアクセス命令のリストを示す図、 第２９図は第１図のアドレス変換回路のブロック図。 第３０図は第２９図の反転回路の回路図、第３１図は第
１図のデータ変換回路のブロック図、 第３２図はデータ変換回路の回路図、 第３３図は第１図のＤＡＣのサンプリング周期が不安定
になる構成とサンプリング周期を安定化した構成とを比
較して示す図、 第３４図はＤＡＣのサンプリング周期が不安定な場合の
タイムチャートと安定な場合のタイムチャートとを比較
して示す図である。 ｌＯ・・・・・・ＭＣＰＵ（第１のＣＰＵ）２０・・・
・・・５ＣＰＵ　（第２のＣＰＵ）１１２Ｍ・・・・・
・オペレーション制御回路（アクセス要求信号発生手段
、アクセス実行 手段、アクセス終了信号発生手段） Ｄ・・・・・・（ハイレベルの変化がアクセス要求信号
を表わし、ローレベルへの変化がア クセス終了信号を表わす） １３６・・・・・・クロック発生回路（第１のクロック
発生手段） ２３６・・・・・・クロック発生回路（オペレーション
中断手段、オペレーション再開手 段、第２のクロック発生手段、クロ ック停止手段、クロック再起動子 段） １２８・・・・・・アドレスバスゲート２０４・・・・
・・ＲＡＭアドレス制御部２４０・・・・・・ＲＡＭデ
ータ切り換え部２４２・・・・・・ライト信号切り換え
部１２８．２０４．２４０，２４２・・・・・・（オペ
レーション中断手段、アクセス径路切 換手段、アクセス径路復帰手段） 特 許出願人　　カシオ計算機株式会社

Claims (2)

【特許請求の範囲】
1. （１）第１のＣＰＵと第２のＣＰＵとを有するデジタル
   マイクロコンピュータにおいて、 前記第１のＣＰＵは前記第２のＣＰＵの内部メモリをア
   クセスする命令を実行するときにアクセス要求信号を発
   生するアクセス要求信号発生手段を有し、 前記第２のＣＰＵは前記アクセス要求信号に応答して前
   記第２のＣＰＵで実行中のオペレーションを中断させ、
   前記第２のＣＰＵの前記内部メモリを前記第１のＣＰＵ
   のために開放するオペレーション中断手段を有し、 前記第１のＣＰＵは前記オペレーション中断手段により
   前記内部メモリが前記第１のＣＰＵのために開放されて
   いるときに前記内部メモリに対するアクセスのオペレー
   ションを実行するアクセス実行手段を有し、 前記第１のＣＰＵは前記アクセス実行手段による前記ア
   クセスのオペレーションが終了したときにアクセス終了
   信号を発生するアクセス終了信号発生手段を有し、 前記第２のＣＰＵは前記アクセス終了信号に応答して中
   断されたオペレーションを再開するオペレーション再開
   手段を有する ことを特徴とするデジタルマイクロコンピュータ。
2. （２）第１のＣＰＵと第２のＣＰＵとを有するデジタル
   マイクロコンピュータにおいて、 前記第１のＣＰＵを動作させるクロック信号を発生する
   第１のクロック発生手段と、 前記第２のＣＰＵを動作させるクロック信号を発生する
   第２のクロック発生手段と、 前記第１のＣＰＵが前記第２のＣＰＵの内部メモリをア
   クセスする命令を実行するときに前記第１のＣＰＵから
   出力されるアクセス要求信号に応答して前記第２のクロ
   ック発生手段の動作を停止することにより、前記第２の
   ＣＰＵで実行中のオペレーションを中断させるクロック
   停止手段と、前記アクセス要求信号に応答して前記第２
   のＣＰＵの前記内部メモリに対するアクセス径路を前記
   第２のＣＰＵが使用する第１のアクセス径路から前記第
   １のＣＰＵが使用する第２のアクセス径路に切り換える
   アクセス径路切換手段と、 前記アクセス径路切換手段によって切り換えられた前記
   第２のアクセス径路を介して前記第１のＣＰＵからの前
   記内部メモリに対するアクセスのオペレーションを実行
   するアクセス実行手段と、前記第１のＣＰＵから出力さ
   れる前記アクセスのオペレーションの終了を表わすアク
   セス終了信号に応答して、前記内部メモリに対するアク
   セス径路を前記第２のＣＰＵが使用する前記第１のアク
   セス径路に復帰させるアクセス径路復帰手段と、 前記アクセス終了信号に応答して前記第２のクロック発
   生手段の動作を再起動することにより前記第２のＣＰＵ
   で中断されたオペレーションを再開させるクロック再起
   動手段と、 を有することを特徴するデジタルマイクロコンピュータ
   。