JPH0460725A - デジタルマイクロコンピュータ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ この発明はデジタルマイクロコンピュータに関し、特に
高速処理が要求されるマイクロコンピュータに有効な技
術に関する。

［発明の背景］ マイクロコンピュータでデータメモリを使用する場合、
データメモリの記憶容量を効率よく使用することがしば
しば望まれる０例えば、記憶すべきデータの有効サイズ
（情報ビット数）がデータの種類によって異なるような
場合に１デ一タ語ごとに１つのメモリ語領域を割り当て
る代りに１つのメモリ語領域に複数のデータを記憶させ
るようにすれば、メモリ語領域のすべであるいは大部分
が意味ある情報によって使用され、使用効率が向上する
。また、データメモリからのデータを使用するＣＰＵの
方でも、プログラム命令の要求する処理に応じであると
きはメモリ語領域に記憶されるデータの全部を使用する
が別の処理のときＩま同じデータの一部を使用すること
があり得る。

この種の環境で動作するマイクロコンピュータでは、デ
ータメモリからのデータをプロセスの要求するフォーマ
ットに変換する機能が必要である。このために、従来技
術では、データメモリ上のデータ（メモリ語）を転送命
令によっていったん演算用メモリに転送し、しかる後、
１以上のデータ変換命令を実行して、ＡＬＵを介して所
望の変換が施されたデータを演算用メモリ上に得ていた
。

しかし、この従来方式では所望の変換データを得るまで
に時間がかかるので高速処理が要求される用途には向か
ないという問題があった。

［発明の目的］ したがってこの発明の目的はデータメモリのデータから
所望の変換が施されたデータを高速に得ることのできる
デジタルマイクロコンピュータを提供することである。

［発明の構成、作用］ この発明によれば、プログラムで動作するＣＰＵと、デ
ータ源としてデータを記憶するデータメモリと、前記Ｃ
ＰＵの演算のために使用される演算用メモリと、前記Ｃ
ＰＵが前記データメモリをリードアクセスする際に前記
データメモリから出力されるデータを前記ＣＰＵかもの
制御信号に従って選択的に変更して前記＠算用メモリに
書き込むデータを生成するデータ変更回路手段とを有す
ることを特徴とするデジタルマイクロコンピュータが提
供される。

この構成によれば、ＣＰＵはデータメモリに対するり一
トアクセス命令を実行するだけで、データ変換回路手段
の作用により、所望の変換が施されたデータを直接的に
得ることができ、従来のように演算用メモリにデータメ
モリからのデータを書き写した後にデータ変換命令を実
行する手間を省略でき、処理が高速化される利点がある
。

更に、この発明によれば、上記データ変更回路手段に加
え、上記ＣＰＵがデータメモリをリードアクセスする際
に、ＣＰＵからの出力されるアドレスをＣＰＵから供給
される制御信号に従って選択的に変更してデータメモリ
に入力されるアドレスを生成するアドレス変更回路手段
を設けることができる。

この構成は例えば、波形データを圧縮してデータメモリ
に記憶したような場合に、データ変更回路手段とアドレ
ス変更回路手段の協働作用により所望の再生波形データ
を得るのに有効である。

［実施例］ 以下、図面を参照してこの発明の詳細な説明する。

く概　要〉 本実施例はこの発明を電子楽器に適用したものである０
本実施例（第１−第３４図〕は種々の特徴を含んでいる
。第１の特徴は、楽音信号を生成する音源としてプログ
ラムで動作する複数のマイクロコンピュータ処理装Ｎ（
ＣＰＵ）を使用することであり、従来のような専用ａ造
のハードウェア音源は不要である＃　１つのＣＰＵがメ
インｃＰＵあるいはマスターＣＰＵ（１０）として働き
音源処理のみでなくアプリケーション（この場合、楽器
）に従う入力装置（ｍ盤１機能キー等）、出力装置（Ｄ
ＡＣ等）を取り扱う（第４図、第５図）、他のＣＰＵは
マスターＣＰＵに対してサブＣＰＵないしスレーブＣＰ
Ｕ　（２０）として働き、音源処理を実行する（第６図
）、シたがって、音源処理について各ＣＰＵの負担が分
担される構成である。

第２の特徴はサブＣＰＵが動作を開始し、終了するメカ
ニズムに関係しており、本実施例によれば、サブＣＰＵ
の動作は、マスターＣＰＵに対して音源処理を要求する
タイマインタラブドを合図として開始し、その結果、マ
スターＣＰＵとサブＣＰＵにおいて音源処理が並行に実
行される。サブＣＰＵの動作（音源処理）が終了すると
その終了信号によってサブＣＰＵはリセット状態（停止
状態）に移行するとともにその終了信号がマスターＣＰ
Ｕに伝えられる（第８図、第１６図）、この特徴により
、マスターＣＰＵはサブＣＰＵの動作期間を有効に管理
、把握できる。更に、この特徴により、高速処理が要求
される音源処理タスク（楽音信号のデジタルサンプルを
生成する仕事）を効率よ〈実行できる。

本実施例の第３の特徴はメインプログラムからタイマイ
ンタラブド処理ルーチンに渡すデータの更新（転送）問
題に関係する。インタラブド処理ルーチンの実行の結果
、インタラブド処理ルーチンにおいて参照すべき複数の
データ（例えばエンベロープ目標値、エンベロープレー
トのようなエンベロープパラメータ）を更新する必要が
生じる。この複数のデータの更新の実行命令はメインプ
ログラム中に含まれる。即ち、この複数のデータはメイ
ンプログラムが更新し、タイマインタラブド処理ルーチ
ンが参照するデータである。このような複数のデータは
、全体として意味ある情報を構成するので、メインプロ
グラムにおいて複数のデータのすべてが更新されないう
ちにインタラブド処理ルーチンに制御が移ってはならな
い、これを防止するため、第１の方式としてデータ更新
が完了するまでインタラブドをマスクしてインタラブド
処理ルーチンへの移行を禁止する方式が開示され（第１
６図、第１７図）、第２の方式として、複数のデータの
更新（転送）をメインプログラム中の単一命令で実行す
る方式が開示される（第１８図〜第２１図）、この結果
、インタラブド処理ルーチンの処理結果（楽音信号のサ
ンプル）が正しい値を示し、正しい動作が保証される。

本実施例の第４の特徴はマスターＣＰＵからスレーブＣ
ＰＵに対するデータアクセス問題に関する。従来の複数
ＣＰＵマイクロコンピュータシステムでは、一般に、Ｃ
ＰＵ間のデータ転送は一連のシーケンスを通して行われ
、相当の時間を要する０代表的には、データのアクセス
を要求するＣＰＵからアクセスが要求されるＣＰＵに対
し、アクセス要求信号を送る。このアクセス要求信号に
対しアクセスが要求されるＣＰＵは実行中のオペレーシ
ョンを完了した後に承認（アクノリッジ）信号をＣＰＨ
に渡して停止状態となる。アクセス要求信号送信後、承
認信号が受信されるまでの間、要求側のＣＰＵは待ち状
態になる。承認信号を受けて要求側のＣＰＵは被要求側
のＣＰＵの内部メモリに対し、実際のデータアクセスを
実行する。このように従来のＣＰＵ間データアクセス方
式は時間を要するので高速処理が望まれる電子楽器のよ
うなアプリケーションには適さない、これを解決するた
め、本実施例では、第１のデータアクセス方式として、
上記第２の特徴を利用してサブＣＰＵが停止状態にある
ときにマスターＣＰＵがサブＣＰＵの内部メモリ（２０
６）に対しデータをリード／ライト（アクセス）する停
止モード制御方式が開示され（第２２図）、第２のデー
タアクセス方式として待ち状態なしにマスターＣＰＵが
サブＣＰＵをデータアクセスする（サブＣＰＵはデータ
アクセス中のみ強制的に停止状態にされる）瞬時データ
アクセス方式とが開示される（第２３図〜第２５図）。

本実施例の第５の特徴はデータ源としてのＣＰＵ外部メ
モリを複数のＣＰＵで共用する場合における複数ＣＰＵ
からのアクセスの競合（＃突）問題に関する０本実施例
によれば後述するメモリ装置競合回避回路（５０）を設
けることにより、共用メモリに対するアクセスの競合を
解消し、一定の待ち時間の後、共用メモリからのデータ
を得られるようにしている。

本実施例の第６の特徴はデータ変換処理（シフト、反転
、一部取り出し等）の高速化に関する。

従来においては、上述したＣＰＵ外部メモリのようなデ
ータメモリ内のデータから、ＣＰＵ内部メモリ（演算用
メモリ）上に変換されたデータを得るために、転送（リ
ードアクセス）命令により、データメモリのデータを演
算用メモリに移し、しかる後、変換命令により、演算用
メモリのデータをＡＬＵを介して変換する。所望のデー
タ変換を行うために複数の変換命令を実行する必要もし
ばしば生じる。このように、従来においてはデータ変換
の処理に時間がかかるという問題があり、特に音源処理
のように高速処理が要求されるアプリケージ、ンにおい
ては大きな問題となる。これを解決するため、この実施
例によれば、データ・アドレス変換ハードウェア（６０
，７０）を設け、特殊な転送命令（変換付転送命令）を
実行することにより、その命令に応答するデータ会アド
レス変換ハードウェアを介して所望のデータ変換が施さ
れたデータが演算用メモリ（１０６，２０６）に取り込
まれるようにしている。したがって、所望の変換データ
を得るのに、複数の命令を実行するのではなく単一の命
令を実行すればよく処理の高速化が図れる。

く全体構成（第１Ｆ！！Ｊ）＞ 第１図は電子楽器の処理装置として構成した本実施例の
全体構成を示すブロック図である０本システムは２つの
中央演算処理装置（一方をＭＣＰＵＩＯ１他方を５ＣＰ
Ｕ２０で示す）を有する。

各ＣＰＵｌ０１２０はプログラムを内蔵しており、それ
ぞれのプログラムに従って動作する０ＭＣＰＵｌ０は音
源処理（第５図）以外にシステム全体の制御１例えば入
カポ−）１１８．出力ボート１２０に接続される入力装
置（例えばｍａ、　ｓｉ能キー等）からの入力情報の処
理、デジタル楽音信号をアナログ楽音信号に変換するＤ
ＡＣｌ　００の制御等を行う（第４図）、これに対し、
５ＣＰＵ２０は音源処理に専用される（第６図）。

９０は音源制御データ、波形データ等のデータ源として
のメモリである。データメモリ９０はここでは、ＬＳＩ
チップ（第１図の残りのデ／曳イスを搭載している）に
外付けされたＲＯＭで構成されている。集積度が高けれ
ば、単一のＬＳＩチップ上にデータメモリ９０を内部メ
モリとして形成可能である。外部メモリ９０はＭＣＰＵ
ＩＯと５ＣＰＵ２０に共用される。ＭＣＰＵＩＯからの
アトｔ、　７．Ｗｉ報ｔ−ｋＭｃ　Ｐ　Ｕ　１０に結合
するアドレスバスＭＡ、外部メモリアドレスチッチ３ｏ
のＭＣＰＵ外部メモリアドレスラッチ３０Ｍ、アドレス
切り換え回路４０、アドレス変換回路６０を介して外部
データメモリ９０のアドレス入力に加えられる。一方、
５ＣＰＵ２０からのアドレス情報は５ＣＰＵ２０に結合
するアドレスバスＳＡ、５ＣＰＵ外部メモリアドレスチ
ッチ３０５、アドレス切り換え回路４０、アドレス変換
回路６０を通して外部データメモリ９０のアドレス入力
に加えられる。外部データメモリ９０からＭＣＰＵＩＯ
へのデータ伝送径路は外部データメモリ９０のデータ出
力、データ変換回路７０、外部メモリデータラッチ８０
のＭＣＰＵ外部メモリデータラッチ８０Ｍ、ＭＣＰＵｌ
ｏに結合するデータバスＭＤによって構成される。これ
に対し、外部データメモリ９０から５ＣＰＵ２０へのデ
ータ伝送径路は外部データメモリ９０のデータ出力、デ
ータ変換回路７０．５ＣＰＵ外部メモリデータラッチ８
０Ｓ、５ＣＰＵ２０に結合するデータバスＳＤによって
構成される。

メモリ装置競合回避回路５０はＭＣＰＵＩＯと５ＣＰＵ
２０の両ＣＰＵによる外部メモリ９０のアクセスを制御
し、その競合を回避するものである。メモリ装置競合回
避回路５０はＭＣＰＵＩＯからの外部メモリアクセスを
要求する信号ｒｏｍａと５ＣＰＵからの外部メモリアク
セスを要求する信号ｒ　ｏｍａの各々に応答してアドレ
ス切り換え回路４０を制御してアドレス切り換え回路４
０にＭＣＰＵＩＯからのアドレスと５ＣＰＵ２０からの
アドレスのいずれかを外部メモリ９０へのアドレスとし
て選択させる。このためにメモリ装置競合回避回路５０
からの選択信号ＭＳＥＬによりアドレス切り換え回路４
０は選択動作を行う、外部メモリ９０へのアドレスが確
定するとメモリ装置競合回避回路５０は外部メモリ９０
に対するチップ選択信号ＧＥと出力イネーブル信号ＯＥ
をアクティブにする。これにより外部メモリ９０からデ
ータが出力され、データ変換回路７０を通してそのデー
タが外部メモリラッチ８０の入力バスに現われる。ここ
で、メモリ装置競合回避回路５０はデータアクセスを要
求したＣＰＵにデータを送るためにＭＣＰＵ外部メモリ
データラッチ８０Ｍ、５ＣＰＵ外部メモリデータラッチ
８０Ｓのいずれかを作動してデータをラッチさせる。こ
のためにＭＣＰＵ外部メモリデータラッチ８０Ｍはメモ
リ装置競合回避回路５０からのラッチ信号ＭＤＬにより
ラッチ動作し、５ＣＰＵ外部メモリデータラッチ８０Ｓ
はメモリ装置競合回避回路５０からのラッチ信号ＳＤＬ
によりラッチ動作するようになっている。

アドレス変換回路６０とデータ変換回路７０は外部デー
タメモリ９０のデータを変換したデータがＣＰＵｌ０１
２０に取り込まれるようにするための変換デバイスであ
る。アドレス変換回路６０はアドレス切り換え回路４０
を通ったアドレス、即ち、ＣＰＵ　（ＭＣＰＵＩＯか５
ＣＰＵ２０）から出力されたアドレス（論理アドレス）
を選択的に変更して外部データメモリ９０に実際に入力
されるアドレスを形成するものであり、データ変換回路
７０は外部データメモリ９０から出力されたデータを選
択的に変更してＣＰＵ（ＭＣＰＵＩＯか５ＣＰＵ２０）
に実際に入力されるデータを形成するものである。各変
換回路６０．７０における変換の態様を指定するために
、制御信号が使用される。各ＣＰＵｌ０１２０において
、外部データメモリ９０に対するデータアクセスは転送
命令を実行することで行われる。転送命令に基づいてＣ
ＰＵで生成される制御信号をＭＩ’ｉ１．ＭＲ２、ＭＲ
３（ＭＣＰＵＩＯの場合）、ＳＲ１，ＳＲ２、ＳＲ３（
ＳＣＰＵ２０の場合）で示しである。これらの信号は外
部メモリアドレスチッチ３０、アドレス切り換え回路４
０を通った後、信号Ｒ１，Ｒ２、Ｒ３と呼ばれる（ＭＲ
ｉ　−＋　ＬＭＲｉ→ＲｉまたはＳＲｉ→ＬＳＲｉ−＋
Ｒｉ）、変換の態様を指定するため、制御信号Ｒ１，Ｒ
２がアドレス変換回路６０に入力される。更に、データ
変換回路７０における変換の態様を特足するため制御信
号Ｒ１、Ｒ２、Ｒ３とアドレス変換回路６０からのアド
レスビット１２の信号Ａ１２とアドレスビット１５の信
号Ａ１５がデータ変換回路７０に加えられる。アドレス
変換回路６ｏとデータ変換回路７０の詳細については後
述する。

ＭＣＰＵＩＯと５ＣＰＵ２０との間のインタフェースを
定めるため、両ＣＰＵ間で複数の信号が伝送される。信
号ＡはＭＣＰＵＩＯから５ＣＰＵ２０に送られる５ＣＰ
Ｕ２０の処理開始を表わす信号、信号Ｂは５ＣＰＵ２０
からＭＣＰＵＩＯに送られる５ＣＰＵ２０の処理終了を
表わす信号、ＭａはＭＣＰＵＩＯから５ＣＰＵ２０に送
られる５ＣＰＵ２０の内部メモリ（第３図の２０６）の
アドレス情報、信号ＣはＭＣＰＵＩＯから５ＣＰＵ２０
に送られる５ＣＰＵ２０の内部メモリの読み書き制御信
号、Ｄｉｎは５ＣＰＵ２０からＭＣＰＵＩＯに送られる
５ＣＰＵ２０の内部メモリからの読出しデータ、ＤＯυ
丁はＭＣＰＵＩＯから５ＣＰＵ２０に送られる５ＣＰＵ
２０の内部メモリへの書き込みデータを表わす、ＣＰＵ
間イフィンタフエース細については後述する。

上述したように音源処理によりＭＣＰＵＩＯと５ＣＰＵ
２０とでデジタル楽音信号が生成される。生成結果ハＭ
ＣＰＵ　Ｉ　Ｏカラ、右ＤＡＣ１００Ｒと左ＤＡＣ１０
０Ｌとから成るデジタルアナログ変換器（ＤＡＣ）１０
０に送られ、アナログ楽音信号に変換されて外部に出力
される。

＜ＭＣＰＵと５ＣＰＵの構成（第２、第３図）〉第２図
にＭＣＰＴＪＩＱの内部構造を示し、第３図に５ＣＰＵ
２０の内部構造を示す。

第２図において制御用ＲＯＭ１０２には楽器の各種制御
入力を処理するメインプログラムと楽音を生成するイン
タラブド処理プログラムが記憶されており、ＲＯＭアド
レス制御部１１４からＲＯＭアドレスデコーダ１０４を
介して指定されたアドレスにあるプログラム語（命令）
をインストラクション出力ラッチｌ０２ａを介して順次
出力していく、なお、具体的実施例では、プログラム語
長は２８ビツトであり、プログラム語の一部が次に読み
出されるべきプログラム語を記憶するアドレスの下位部
（ページ内アドレス）としてＲＯＭアドレス制御部１１
４に入力されるネクストアドレス方式となっているが、
代りにプログラムカウンタ方式を使用してもよい、ＲＡ
Ｍアドレス制御部１１４は制御用ＲＯＭ１０２からの命
令のオペランドがレジスタを指定している場合に、ＲＡ
Ｍ１０６内の対応するレジスタのアドレスを指定する。

ＲＡＭ１０６は演算用メモリを構成するレジスタ群であ
り、汎用演算、フラグ演算、楽音の演算等に使用される
。ＡＬＵ部（加減算器及び論理演算部）１０８と乗算器
１１０は制御用ＲＯＭＩＯ２からの命令が演算命令のと
きに用いられる。

特に乗算器１１０は楽音波形の演算に使用しており、そ
のための最適化として第１と第２のデータ入力（例えば
１６ビツトデータ）を乗算して入力と同じ長さ（１６ビ
ー２ト）のデータを出力するようになっている。上記Ｒ
ＡＭｌ０＆、加減算器１０８、乗算器１１０により、演
Ｘ回路が構成される。オペレーション制御回路１１２ｊ
ま制御用ＲＯＭ１０２からの命令のオペコードを解読し
、指示されるオペレーションを実行するために、回路の
各部に制御信号（全体をＣＮＴＲで示す）を送る。また
条件付分岐命令の実行の際にオペレーション制御＠路１
１２はＡＬＵ部１０８からのステータス信号Ｓ（例えば
オー７ヘーフロー信号、ゼロフラグ信号等）により分岐
条件成立を検出してＲＯＭアドレス制御部１１４を介し
てアドレスを分岐先のアドレスにジャンプさせる。

所定時間ごとに制御用ＲＯＭ１０２の楽音生成プログラ
ムを実行するため、この実施例ではタイマインタラズト
を採用している。すなわち、タイマ（ハードウェアカウ
ンタ）を有するインタラブド発生部１１６により、一定
時間ごとにＲＯＭアドレス制御部１１４に制御信号ＩＮ
Ｔ（割込要求信号）を送り、この信号により、ＲＯＭア
ドレス制御部１１４は次に行うメインプログラムの命令
のアドレスを退避（保持）シ、楽音の生成が行われるイ
ンタラブド処理プログラム（サブルーチン）の先頭アド
レスを代りにセットする。これにより、インタラブド処
理プログラムが開始される。インタラブド処理プログラ
ムの最後にはリターン命令があるので、このリターン命
令がオペレーション制御回路１１２で解読された時点で
、ＲＯＭアドレス制御部１１４は退避してあったアドレ
スを再度セットし、メインプログラムに復帰する。更に
、インタラブド発生部１１６からの制御信号ＩＮＴはＤ
ＡＣ１００における楽音信号のデジタル／アナログ変換
サンプリング速度を定めるためにＤＡＣ１００に供給さ
れる。なお、インタラブド発生部１１６は図の上ではＭ
ＣＰＵＩＯの内部要素として描いであるが、ＭＣＰＵＩ
Ｏに対して現在行っている仕事を停止させ特別の処理を
要求するものであり、論理的にはＭＣＰＵＩＯの外部要
素（周辺装置）である。

クロック発生回路１３６はマスタークロック発生回路（
図示せず）からの２相のマスタークロックＣＫＩとＣＲ
２を受け、オペレーション制御回路１１２を初めとする
回路の各部に加える種々のタイミング信号（Ｔ１．Ｔ２
、Ｔ３、ＴｌＣＫ１、Ｔ２ＣＫ２、Ｔ３ＣＫ３等）を発
生する。

第２図の残りの要素はＭＣＰＵ　２０の外部装置とのイ
ンタフェースに係っている。１２２は外部メモリアクセ
ス用アドレスバスＭＡ（第１図）にＭＣＰＵ内部バスを
接続するためのパスインタフェースとしてのゲートを表
わし、１２４は外部メモリデータバスＭＤにＭＣＰＵ内
部バスを接続するためのゲートを表わし、１２６はＤＡ
Ｃデータ転送バスにＭＣＰＵ内部パスを接続するための
ゲートを表わす、また、入力ポート１１８と出力ポート
１２０はＭＣＰＵ内部パスを外部の入力装置に結合する
ためのインタフェースである。１２８は５ＣＰＵ内部Ｒ
ＡＭアドレス指定パスにＭＣＰＵ内部バスを接続するた
めのゲート、１３０は５ＣＰＵ内部ＲＡＭ書込データバ
スにＭＣＰＵ内部パスを接続するためのゲー）、１３２
は５ＣＰＵ内部ＲＡＭ読出データ／曳スをＭＣＰＵ内部
／（スに接続するためのゲートを表わす。

５ＣＰＵリセット制御部１３４は５ＣＰＵ２０の動作期
間を管理するためのデバイスである。この実施例に従い
５ＣＰＵリセット制御部１３４はインタラブド発生部１
１６からのインタテブト信号ＩＮＴに応答して、５ＣＰ
Ｕ２０の処理開始を示す信号Ａを発生する。この信号Ａ
は５ＣＰＵ２０のＲＯＭアドレス制御部２１４（第３図
）に送られ、これによりＲＯＭアドレス制御部２１４の
アドレス更新動作が開始し、５ＣＰＵ２０の動作（音源
処理を含む）が開始する。５ＣＰＵ２０の動作が終了す
ると５ＣＰＵ２０のオペレーション制御回路２１２から
処理終了を示す信号Ｂが発生し、この信号Ｂが５ＣＰＵ
リセット制御部１３４に送られる。これに対し、５ＣＰ
Ｕリセット制御部１３４は５ＣＰＵ２０の動作を停止す
るために信号Ａを反転し、これにより５ＣＰＵ２０のＲ
ＯＭアドレス制御部２１４の動作を停止させる、ととも
に、５ＣＰＵ２０が停止中であることを表わす５ＣＰＵ
状態フラグ信号をオペレーション制御回路１１２に送る
。オペレーション制御回路１１２は制御用ＲＯＭ１０２
からの５ＣＰＵ状態の検査命令の実行時に、この５ＣＰ
Ｕ状態フラグ信号を読むことにより、５ＣＰＵ２０の状
態を検出できる。

第３図の５ＣＰＵ２０のブロック図において要素２０２
．２０２ａ、２０４．２０５．２０６．２０８．２１２
．２！４．２２２．２２４．２３６はそれぞれ、第２図
のＭＣＰＵＩＯのブロック図における要素１０２．１０
２ａ、１０４．１０５．１０６．１０８．１１０．１１
２．１１４．１２２．１２４．１３６に対応する要素で
ある。ただし、５ＣＰＵ２０の制御用ＲＯＭ２０２には
基本的に音源処理のためのプログラムのみが記憶されて
おり、５ＣＰＵ２０を音源処理専用の処理装置として機
能させている。

２４０は５ＣＰＵ２０の演算用メモリとしてのＲＡＭ２
０Ｂへ入力するデータをＭＣＰＵＩＯからのデータ（Ｍ
ＣＰＵＩＯからゲート１３０、データバスＤ　ＯＵＴ　
を通ったデータ）と５ＣＰＵ２０の生成（演算）したデ
ータ（ＡＬＵ部２０Ｂまたは乗算器２１０からのデータ
バスＤＢ上のデータ）とから選択するＲＡＭデータイン
切り換え部である。ＲＡＭデータイン切り換え部２４０
は信号Ａによってその選択モードが制御され、信号Ａが
“５ＣＰＵ２０動作中”を表わしているときには５ＣＰ
Ｕ２０で演算したデータを選択し、信号Ａが“５ＣＰＵ
２０停止中”を表わしているときにはＭＣＰＵＩＯから
のデータを選択する。

また、ＲＡＭアドレス制御部２０５も、信号Ａによって
そのモードが制御され、信号Ａが“５ＣＰＵ２０動作中
”を表わしているときには制御用ＲＯＭのインストラク
ション出力ラッチ２０２ａからのバスＳＡ上の情報をＲ
ＡＭ２０６のアドレスとして選択し、信号Ａが″５ＣＰ
Ｕ２０停止中”を表わしているときにはＭＣＰＵＩＯか
らパスゲー）１２８（信号Ａにより開いている）を経て
バスＭａ上にあるＭＣＰＵＩＯからの情報をＲＡＭ２０
６のアドレスとして選択する。同様に。

ライト信号切り換え部２４２も信号Ａによってそのモー
ドが制御され、信号Ａが“５ＣＰＵ２．Ｏ動作中”を表
わしているときには５ＣＰＵ２０のオペレーション制御
回路２１２からのＲＡＭリードライト信号を選択してＲ
ＡＭ２０６のリードライト入力Ｒ／Ｗに結合し、信号Ａ
が“５ＣＰＵ２０停止中”を表わしているときには５Ｃ
ＰＵ２０ではなくＭＣＰＵＩＯのオペレージ冨ン制御回
路ｌ１２からのＳＣＰＵＲＡＭリードライト信号を選択
してＲＡＭ２０６のリードライト入力Ｒ／Ｗに結合する
。

以下１本実施例の諸特徴を更に詳細に説明する。

く複数ＣＰＵ音源機能（第１〜第７図、第９〜第１１図
）〉 第４図はＭＣＰＵＩＯのメインプログラム（パックグラ
ンドプログラム）によるＭＣＰＵ　１０の動作を示すフ
ローチャート、第５図はタイマインタラブド信号ＩＮＴ
によって起動されるＭＣＰＵｌＯのインタラブド処理ル
ーチンによるＭＣＰＵｌｏの動作を示すフローチャート
、第６図はタイマインタラブド信号ＩＮＴによって起動
される５ＣＰＵ２０のプログラムによる５Ｃ−ＰＵ２０
の動作を示すフローチャート、第７図はＭＣＰＵＩＯと
５ＣＰＵ２０のそれぞれが実行する音源処理のフローチ
ャートである。

第１〜第３図に関して述べたように、本実施例の電子楽
器処理システムはＭＣＰＵＩＯと５ＣＰＵ２０とから成
る複数のＣＰＵを備えており、両ＣＰＵが協働して電子
楽器のための処理を実行する。特にＭＣＰＵＩＯは、第
５図に示すようなインタラブド処理ルーチンにより音源
処理を行い。

ＳＣＰυ２０は１４６図に示すようなプログラムにより
音源処理を行う、更にＭＣＰＵＩＯは第４図に示すメイ
ンプログラムにより、システム全体の制御のための種々
のタスクを実行する。

第４ＦＩＩＪのメインプログラムのフローにおいて、４
−１は電源投入時にシステムを初期化する処理であり、
ＭＣＰＵＩＯはＲＡＭ１０６、ＲＡＭ２０６のクリアや
、リズムテンポ等の初期値の設定等を行う、４−２でＭ
ＣＰＵＩＯは出力ポート１２０からキー走査のための信
号を出力し、ｆ１１ｇ！、機能スイッチ等の入力装置の
状態を入力ポート１１８から取り込むことにより、機能
キー、鍵盤キーの状態をＲＡＭ１０６のキーバッファエ
リアに記憶する。４−３では４−２で得た機能キーの新
しい状態と前回の状態とから、状態の変化した機能キー
を識別し、指示される機能の実行を行う（例えば、楽音
番号のセット、エンベロープ番号のセット、リズム番号
のセット等）、４−４では４−２で得た鍵盤の最新の状
態と前回の状態とから、変化した鍵（押鍵、離鍵）を識
別する０次の４−５で４−４の処理結果から、発音処理
４−９のためのキーアサイン処理を行う、４−６では機
能キーでデモ演奏キーが押鍵されたとき外部メモリ９０
から、デモ演奏データ（シーケンサデータ）を順次読み
出し、処理することにより、発音処理４−９のためのキ
ーアサイン処理等を行う。

４−７ではリズムスタートキーが押鍵されたとき外部メ
モリ９０からリズムデータを順次読み出し、発音処理４
−９のためのキーアサイン処理を行う、フロー−周タイ
マ処理４−８では、メインフローで必要なイベントのタ
イミングを知るために、フロー−周時間（これは、フロ
ーを一周する間に実行されたタイマインタラブドの回数
を計数することで得られる。この計数処理は後述のイン
タラブドタイマ処理５−２で行われる。）を基に演算を
行い、エンベロープ用タイマ（エンベロープの演算周期
）やリズム用の基準値を得る０発音処理４−９では４−
５．４−６．４−７でセットされたデータから、実際に
楽音を発音させるための各種演算を行い、結果をＲＡＭ
１０６、ＲＡＭ２０６内の音源処理レジスタ（第１１図
）にセットする。４−１０は次のメインフローのバスの
ための準備処理であり、今回のパスで得た押鍵状態への
変化を示すＮＥＷ　　ＯＮ状態をＯＮ中にしたり、離鍵
状態への変化を示すＮＥＷ　　ＯＦＦ状態をＯＦＦ中に
変える等の処理を行う。

インタラブド発生部１１６からインタラブド信号ＩＮＴ
が発生すると、ＭＣＰＵＩＯは実行中のメインプログラ
ムを中断し、第５図に示すインタラブド処理ルーチンを
実行し、５ＣＰ０２０は第６図に示すプログラムを実行
する。ここにＭＣＰＵＩＯは第５図のフローにおいて楽
音信号を生成し、５ＣＰＵ２０は８６図のフローにおい
て楽音信号を生成するようになっている。

詳細に述べるとＭＣＰＵＩＯは５−１で各チャンネルに
対する楽音波形データを生成し、累算し、記憶する。従
来はこの処理を音源回路ハードウェアで行っていた０次
のインタラブド処理タイマ処理５−２でＭＣＰＵＩＯは
インタラブドが一定時間ごとにかかることを利用して、
フロー−周計時用のタイマレジスタ（ＲＡＭ１０６内）
を通過の都度、プラス１する。５−３でＭＣＰＵＩＯは
５ＣＰＵ２０の音源処理６−１が終了しているかどうか
を検査し、終了していれば、５−４に進んで、５ＣＰＵ
２０で生成されたＲＡＭ２０６上の楽音波形データをＲ
ＡＭ１０６内に読み込む。

モして５−５でＭＣＰＵＩＯはＭＣＰＵＩＯの生成した
楽音波形データと５ＣＰＵ２０で生成した楽音波形デー
タをＤＡＣｌｏｏに出力する。

音源処理５−１．６−１の詳細を第７図に示す０本例で
は、各ｃＰＵ　（ＭＣＰＵＩＯ，ＳＣＰＵ３Ｏ）はそれ
ぞれ８チャンネル分の楽音波形データを生成可能であり
、システム全体として１６チヤンネル分の楽音波形デー
タを生成可能としている。７−１で波形加算用ＲＡＭ領
域（ＲＡＭＩ０６内、ＲＡＭ２０６内）をクリアし、７
−２〜７−９で第１チヤンネルから第８チヤンネルまで
の各チャンネル音源処理を順次実行する。各チャンネル
音源処理の最後で、チャンネルの楽音波形値が波形加算
用ＲＡＭ領域のデータに加算される。

次にチャンネル音源処理の例について第９図〜第１１図
を参照して説明する。この例では、波形読み出しく　Ｐ
　ＣＭ）方式の楽音合成を採用している（他の楽音合成
方式、例えばＦＭ合成も実現可能であり、この発明は特
定の楽音合成方式には制限されない）、チャンネル音源
処理は太きくわけて、エンベロープ処理（９−１〜９−
７）と、エンベロープ付加を含む波形処理（９−８〜９
−２１）とから成る。各ＣＰＵ　（ＭＣＰＵＩ　Ｏ，５
ＣＰＵ２０）はチャンネル音源処理を実行する際に、そ
のチャンネルに対する音源処理レジスタ群、即ち第１１
図に示すように、エンベロープΔχ用タイマー、目標エ
ンベロープ、エンベロープΔＸ、加減フラグ付エンベロ
ープΔｙ、ＷＬ在ｘン＜　＊　−７’　、アドレス加算
値、ループアドレス、エンドアドレス、スタートアドレ
ス兼現在アドレスを参照し、所望のレジスタを更新する
。エンへロープは振幅変調のために基本波形に付加すべ
きもので、全体としていくつかのセグメント（ステップ
）から成っている。エンベロープΔＸ用タイマート目標
エンベロープとエンベロープΔＸと加減フラグ付エンベ
ロープΔｙは現在進行中のエンベロープセグメントを定
義するエンベロープパラメータであり、このエンベロー
プパラメータは１ＭＣＰＵｌ０のメインプログラム（第
４図）の発音処理４−９内において、エンベロープ値が
セグメントの目標価に到達の都度、更新される情報であ
り、インタラブド処理ルーチン（第５図、第６図）では
これらのエンベロープパラメータはエンヘロープΔχ用
タイマーを除いて単に参照されるだけである。エンベロ
ープΔＸはエンベロープの演算周期を表わし、目標エン
ベロープは現セグメントにおけるエンベロープの目標値
を表わし、加減フラグ付エンベロープΔｙは演算周期ご
とのエンベロープの変化分を表わし、現在エンベロープ
は現在のエンベロープ値を表わす、アドレス加算値、ル
ープアドレス、エンドアドレス及びスタートアドレス兼
現在アドレスは外部メモリ９０に置かれる基本波形に対
するアドレス情報であり、スタートアドレスは基本波形
メモリ（外部メモリ９０内）のスタートアドレス、ルー
プアドレスは基本波形を繰り返し読み出す場合の戻り先
のアドレス（第１θ図ではスタートアドレスと同一）、
エンドアドレスは基本波形のエンドアドレスを表わし、
現在アドレスは基本波形の現在の位相を表わすアドレス
であり、その整数部が、基本波形メモリに現実に存在す
る記憶場所を表わし、その小数部が、この記憶場所から
のずれを表わし、アドレス加算値はタイマインタラブド
処理ルーチンの時間間隔ごとに現在アドレスに加算され
るべき値であり、生成する楽音のピッチに正比例する。

詳細に述べると、９−１でエンベロープの演算周期ΔＸ
と比較するためのタイマレジスタをインタラブドごとに
インクリメントし、９−２でΔＸと一致したとき９−３
でエンベロープ変位分のデータΔｙの加減算フラグ（符
号ビット）をテストしてエンベロープが上昇中か下降中
かを判別し。

９−４．９−５でそれぞれ現在エンベロープの減算また
は加算を行う、９−６で現在エンベロープが目標エンベ
ロープ値に達したかどうかをチエツクし、達しておれば
、現在エンベロープに目標レベルをセットする。これに
よりメインプログラムの発音処理４−９で次のエンベロ
ープステップのデータがセットされることになる。また
発音処理４−９でゼロの現在エンベロープを読んだとき
には発音の絆了として処理される。

次に、波形処理９−８〜９−２１について述べる。波形
処理では、現在アドレスの整数部を使って基本波形メモ
リから隣り合う２つアドレスの波形データを読み出し、
（整数部十小数部）で示される現在アドレスに対して想
定ぎれる波形値を補間で求めている。補間が必要な理由
は、タイマインタラブドによる波形サンプリング周期が
一定であり、アドレスの加算値（ピッチデータ）が楽器
への応用上、ある音域にわたるためである（音階音しか
出力しない楽器で音階音ごとに波形データを用意すれば
補間の必要はないが許容できない記憶容量の増大となる
）、補間による音色の劣化、歪みは高音域の方が著しい
ため、原音の記録サンプリング周期より高速の周期で原
音を再生するのが好ましい、この実施例では原音（４−
４）再生の周期を２倍にしている（第１θ図）、シたが
って、アドレス加算値が０．５のとき、Ａ４の音が得ら
れるようになっている。この場合、Ａ＃４ではアドレス
加算値は０．５２９となり、Ａ３のとき、１となる。こ
れらのアドレス加算値はピー２チデータとして制御デー
タ兼波形外部メモリ９０内に記憶されており、押鍵時に
は発音処理４−９において、鍵に対応するピッチデータ
と選択されている音色の波形スタートアドレス、波形エ
ンドアドレス及び波形ループアドレスがＲＡＭ１０６ま
たはＲＡＭ２０６の対応するレジスタ、すなわち、アド
レス加算値レジスタ、スタートアドレス兼現在アドレス
レジスタ、エンドアドレスレジスタ、ループアドレスレ
ジスタにセットされる。

参考までに、第１Ｏ図に時間に対する補間波形データを
示す０図中、白丸は基本波形メモリの記憶場所にある波
形データ値、ｘ印は補間値を含む出力サンプルを示して
いる。

補間の方式はいろいろあるが、ここでは直線補間を採用
している。詳細に述べると、まず、９８で現在アドレス
にアドレス加算値を加算して新しい現在アドレスを得る
。９−９で現在アドレスとエンドアドレスを比較し、現
在アドレス〉エンドアドレスならば、９−１０．９−１
１により、現在アドレス〈エンドアドレスのときは９−
１２により、物理上（番地上）または論理上（動作上）
の次のアドレスを計算し、９−１４でその整数部により
基本波形メモリをアクセスして次回波形データを得る。

ループアドレスは動作上エンドアドレスの次のアドレス
である。すなわち、第１０図の場合、図示の波形は繰り
返し読み出される。したがって、現在アドレス＝エンド
アドレスのときは次のアドレスとしてループアドレスの
波形データを読み出す（９−１３）、９−１５．９−１
６により、現在アドレスの整数部で基本波形をアクセス
して今回の波形データを読み出す０次に、９−１７で次
回波形値から今回波形値を減算し、９−１８でその差に
現在アドレスの小数部を乗算し、その結果を９−１９で
今回の波形値に加えることにより、波形の直線補間値を
求める。この直線補間したデータに現在エンベロープ値
を乗算してチャンネルの楽音データ値を得（９−２０）
、それを波形加算用レジスタの内容に加えて楽音データ
を累算する（９−２１）、このレジスタに累算されたデ
ジタル楽音データがタイマインタラブド処理ルーチン（
１４５図）の５−５でＤＡＣｌｏｏに送出される。これ
に関連し、第１図ではＤＡＣＩ　ＯＯはステレオ出力を
得るべく右ＤＡＣ１００Ｒと左ＤＡＣ１００Ｌから成っ
ている。

この場合、ＭＣＰＵＩＯ，５ＣＰＵ２０の処理する音源
チャンネルの夫々を左右のＤＡＣのいずれに割り当てる
かを決めるようにするとよい、具体的には、各チャンネ
ル用の音源データとして内部ＲＡＭ１ｔ）６．２０６上
に、選択１）ＡＣ指示データをもたせ、また、２つの波
形加算用領域、即ち、左ＤＡＣ用波形加算用領域と左Ｄ
ＡＣ用波形加算用領域を設ける。また、７−１に対応す
るステップで左右のＤＡＣ用の各波形加算用領域をクリ
アし、９−２０の処理の後、処理チャンネルに割り当て
ているＤＡＣを選択ＤＡＣ指示データから判別し、対応
する波形加算用領域に処理チャンネルの楽音波形データ
を加算する。そして、ＭＣＰＵＩＯのインタラブド処理
ルーチン（第５図）のステップ５−４に対応するステッ
プで、５ＣＰＵ２０の生成した左ＤＡＣ用楽音波形デー
タと右ＤＡＣ用楽音波形データとをそれぞれＭＣＰＵＩ
Ｏで生成した左ＤＡＣ用楽音波形データと右ＤＡＣ用楽
音波形データに加算し、加算結果である左ＤＡＣ用と右
ＤＡＣ用の楽音波形データを５−５に相当するステップ
で、それぞれ左ＤＡＣ１００Ｌと右ＤＡＣ１００Ｒに送
出する。

このように、本実施例の電子楽器用処理装置はＭＣＰＵ
ＩＯと５ＣＰＵ２０という複数のＣＰＵを有し、各ＣＰ
Ｕにおいて、内蔵されるプログラムに従って音源処理を
実行することができる。なお実施例では１つの５ＣＰＵ
を使用しているが、音源処理を行う複数の５ＣＰＵを設
けるようにしてもよい。

＜５ＣＰＵ動作開始・終了機能（第１２〜第１５図、第
２〜第６図、第８図）〉 本実施例によればＭＣＰＵＩＯは５ＣＰＵ２０の動作期
間を管理１把握する機能を有している。

この目的のため、 （イ）ＭＣＰＵＩＯはタイマ争インタラブド発生部１１
６からインタラブド信号が発生したときに、これを合図
として５ＣＰＵ２０の動作を開始させ、ＭＣＰＵＩＯの
オペレーション制御回路１１２が参照する５ＣＰＵ状態
フラグを″５ＣＰＵ動作中”にセットする。

（ロ）ＳＣＰＵ２０は動作（音源処理）を完了したとき
に、これに応答して停止状態に移行し、ＭＣＰＵＩＯに
動作完了信号を送り、ＭＣＰＵＩＯのオペレーション制
御回路１１２が参照する５ＣＰＵ状態フラグを“５ＣＰ
Ｕ停止中”にセットする。

第２図〜第６図を参照すると、ＭＣＰＵＩＯはメインプ
ログラム（第４図）の実行中に、インタラブド発生部１
１６（第２図）からインタラブド信号を受けると、ＲＯ
Ｍアドレス制御部１１４を介してメインプログラムを中
断し、楽音生成のために第５図に示すタイマインタラブ
ド処理ルーチンを実行する。更に、ＭＣＰＵｌｏはイン
タラブド信号に対し、５ＣＰＵリセー、ト制御部１３４
を介して５ＣＰＵ２０に５ＣＰＵ動作開始信号Ａを送り
、これを受けて５ＣＰＵ２０はＲＯＭアドレス制御部２
１４を介して第６図に示す楽音生成のためのプログラム
を実行する（なお信号Ａにより、／へスゲート１２Ｂ、
ＲＡＭアドレス制御部２０４、ＲＡＭデータイン切り換
え部２４０、ライト信号切り換え部２４２も、５ＣＰＵ
２０自身の動作のためにセー、トされる）。このプログ
ラムの終了に伴い、５ＣＰＵ２０はオペレーション制御
回路２１２から動作終了信号Ｂを発生する。この信号Ｂ
は５ＣＰＵリセット制御部１３４に送られ、これを受け
て５ＣＰＵリセット制御部１３４は５ＣＰＵ２０の動作
を停止するために信号ＡとＢを反転する０反転された信
号Ａを受けて５ＣＰＵ２０のＲＯＭアドレス制御部２１
４のアドレス更新動作が停止し、５ＣＰＵ２０は停止す
る。また信号Ｂは“５ＣＰＵ停止中”を示す信号として
ＭＣＰＵＩＯのオペレーション制御回路１１２に与えら
れる。ＭＣＰＵＩＯのインタラブド処理ルーチン（第５
図）の５−３に示す５ＣＰＵ状態検査命令を実行する際
、ＭＣＰＵＩＯのオペレーション制御回路１１２は５Ｃ
ＰＵ状態フラグＢを読む、フラグＢが“５ＣＰＵ停止中
”を示し、したがって、５ＣＰＵ２０での音源処理（第
６図）が完了しているときにＭＣＰＵＩＯは５−４に進
んで５ＣＰＵ２０の生成した楽音波形データを読み込む
、ＭＣＰＵｌｏは第５図のインタラブド処理ルーチン終
了時にオペレーション制御回路１１２からＲＯＭアドレ
ス制ｍ部１１４にメインプログラムへの復帰コマンド信
号を与えて、中断していたメインプログラムに制御を戻
す。

第８図に、時間の流れに沿う本実施例の動作の流れを示
す、Ａ−Ｆはメインプログラムの断片である。５Ａ〜５
Ｆは第５図のＭＣＰＵインタラブド処理ルーチンを表わ
し、６Ａ〜６Ｆは第６図の５ＣＰＵインタラブド処理ル
ーチンを表わす０図示のように、インタラブド信号ＩＮ
Ｔが発生すると、ＭＣＰＵＩＯは実行中のプログラムを
中断し、インタラブド処理が各ＣＰＵｌ０１２０におい
て開始し、音源の並行処理が実行される。

第１２図に上述した５ＣＰＵの動作開始・終了機能を実
現する構成を詳細に示し、第１３図〜第１５図にその動
作のタイムチャートを示す、第１３図のタイムチャート
において、ＣＫＩ、ＣＫ２はＭＣＰＵＩＯと５ＣＰＵ２
０におけるクロック発生回路１３６，２３６に入力され
る２相のマスタークロックであり、このマスタークロッ
クＣＫ１、ＣＫ２からクロック発生回路１３６はＭＣＰ
ＵＩＯ動作のための基本タイミングを与える３相のクロ
ックＴ１、Ｔ２、Ｔ３を生成する。この３相クロツクの
繰り返し周期がマシンサイクル（最短の命令実行時間）
を定める。クロックＴｌＣＫ１、Ｔ２ＣＫ２．Ｔ３ＣＫ
３はそれぞれ、ＴＩとＣＫＩ、Ｔ２とＣＫ２、Ｔ３とＣ
Ｋ３の論理積信号である。オペレーションラッチ信号は
ＭＣＰＵＩＯの制御用ＲＯＭ１０２のインストラクショ
ン出力ラッチ１０２ａにＲＯＭ１０２からのインストラ
クションをラッチさせるための信号である。

第１３図には図示しないが、５ＣＰＵ２０のクロック回
路２３６も同様のクロック信号を生成する（第３図、第
２５図参Ｉｌ！！り、なお、ＭＣＰＵＩＯと５ＣＰＵ２
０に共通のクロック発生回路を使用してもよい。

第１２図において、点線１６の右側は５ＣＰＵ２０であ
り左側はＭＣＰＵＩＯである。左側の要素のうち、ラッ
チＬ１、ラッチＬ２、ゲー）１１４２〜１１５４はＭＣ
ＰＵＩＯ（第２図）のＲＯＭアドレス制御部１１４に含
まれる回路要素である。ラッチＬｌにはＭＣＰＵＩＯの
実行すべき次の命令のＲＯＭ１０２アドレス情報ＡＮ　
（ＲＯＭ１０２からの現命令に含まれる情報）がクロッ
クＴＩＣＫＩでラッチされる。メインプログラム（第４
図）の実行中、ラッチＬ１の出力は次アドレスＢＮとし
てＭＣＰＵＩＯ（７）ＲＯＭアドレスデコーダ１０４に
入力される。即ち、ラッチＬｌの出力はインバータ１１
４４．３状態イン八−タゲ−）１１４Ｂ（イネーブルさ
れている）を通ってＲＯＭアドレスデコーダ１０４への
アドレス入力ＢＮとなる。ここでインタラブド発生部１
１６からインタラブド信号ＩＮＴが発生すると、この信
号ＩＮＴを受けるＯＲゲート１１５４から、インバータ
１１４８を介してラッチＬｌの出力側にある３状態イン
バータゲート１１４６をオフ（／＼イインピーダンス）
にする信号が加えられ、代りに、ＯＲゲー）１１５４か
らの信号により、割込入ロ／戻先アドレス選択ゲート１
１５０の出力側にある３状態インバータゲー）１１５２
がゲート１１５０の出力をＲＯＭアドレスデコーダ１０
４のアドレス人力ＢＮに通す０割込入ロ／戻先アドレス
選択ゲー）１１５０はインタラブド信号ＩＮ丁とラッチ
Ｌ２からの出力信号を受けるＮＯＲゲート群で構成され
、“Ｈ″のインタラブド信号■ＮＴ発生時に、インタラ
ブド処理ルーチン（ｗ４５図）の入口（エントリポイン
ト）を表わすオール“θ″の信号を出力し、この信号は
３状態インバータゲー）１１５２で反転されて、オール
“！”の信号ＢＮとしてＭＣＰＨのＲＯＭアドレスデコ
ーダ１０４に入力される。そして次のオペレージ冒ンラ
ッチ信号により、制御用ＲＯＭ１０２からインストラク
ション出力ラッチ１０２ａにインタラブド処理ルーチン
の最初の命令がフェッチされる０以上により、ＭＣＰＵ
ＩＯの制御がインタラブド処理ルーチンに移る。

更に、インタラブド発生部１１６からのインタラブド信
号ＩＮＴはクロー、りＴ２ＣＫ２のタイミングでＡＮＤ
ゲート１１４２を通り、ラー７チ信号としてラッチＬ２
を動作させる。これにより、う７チＬ２はパスＡＮ上に
あるメインプログラムの次命令のアドレスをラッチにＩ
ｉりしてメインプログラムを中断させる。

更にインタラブド発生部１１６からのインタラブド信号
ＩＮＴは５ＣＰＵリセット制御部１３４に供給される。

５ＣＰＵリセット制御部１３４は図示のように結合され
たＤフリップフロ、ブ１３４２、ＮＡＮＤゲート１３４
４、Ｒ−Ｓフリップフロップ１３４６から成る。メイン
プログラムの実行中、Ｒ−Ｓフリップフロップ１３４６
はリセット状態にある（Ｑ＝“Ｌ”）、なお、図示しな
いがＲ−Ｓフリップフロップ１３４６はシステムのパワ
ーオン時にリセット状態に初期化される。

インタラブド信号ＩＮＴは、クロックＴ２ＣＫ１のタイ
ミングでＤフリップフロップ１３４２に取り込まれ、次
のクロックＴＩＣＫＩのタイミングでＮＡＮＤゲー）１
３４４から反転されて出力され、Ｒ−Ｓフリップフロッ
プ１３４６をセットする。この結果、Ｒ−Ｓフリー、プ
フロップ１３４６のＱ出力、即ち信号ＡがＨ”から“Ｌ
”に切り換え、Ｑ出力、即ち５ＣＰＵ状態フラグが“Ｌ
”　（ＳＣＰＵ停止中を示す）から“Ｈ”　（ＳＣＰＵ
動作中を示す）に変化する。信号Ａは、５ＣＰＵ２０に
おける次命令のアドレスＳＡＮをラッチするためのラッ
チＬ３にリセット解除信号（ラッチＬ３のイネーブル信
号）として入力される。この結果、ラッチＬ３は次のク
ロックＴｌＣＫ１のタイミングでバスＳＡＮに乗ってい
る５ＣＰＵプログラム（第６図）の最初の命令のアドレ
スをＳＢＮとして５ＣＰＵ２０のＲＯＭアドレスデコー
ダ２０４に入力する。このようにして、インタラブド発
生部１１６からのインタラブド信号ＩＮＴに応答して５
ＣＰＵ２０の動作が開始し第６図に示す音源処理が実行
される。

５ＣＰＵ２０が音源処理の最後の命令を実行する際、５
ＣＰＵ２０のオペレーション制御回路１１２の内部で動
作終了信号（復帰コマンド信号）ＳＲＴが発生する。こ
の信号ＳＲＴはＤフリップフロップ２１２２にクロック
Ｔ２ＣＫ１のタイミングで取り込まれた後、次のＴＩＣ
ＫＩのタイミング（次のダミー命令のラッチタイミング
）で動作するＮＡＮＤゲート２１２４で反転され、ロー
パルスの動作終了信号Ｂとして５ＣＰＵリセット制御部
１３４のＲ−Ｓフリップフロップ１３４６をリセットす
る。この結果、Ｒ−Ｓフリップ２０ツブ１３４６の延出
力、即ち、信号Ａは“Ｌ”から”Ｈ”に切り換り、Ｑ出
力、即ち、５ＣＰＵ状態フラグは５ＣＰＵ動作中を示す
“Ｈ″から５ＣＰＵ２０停止中を示す“Ｌ”に切り換る
。“Ｈ”レベルの信号Ａ（リセット信号）により、チー
２チＬ３の動作は禁止され、ラッチＬ３出力、つまり、
アドレスデコーダ２０４の入力はダミー命令の（Ｎｏｒ
命令）のアドレスに固定される。このときラッチＬ３の
入力パスＳＡＮには５ＣＰＵ音源処理プログラム（第６
図）の最初の命令のアドレス情報（ＮＯＰ命令語に含ま
れる）が乗っている。

ＭＣＰＵＩＯはインタラブド処理ルーチン（＠５図）の
５ＣＰＵ状藤検査命令５−３の実行時にオペレーション
制御回路１１２を介して５ＣＰＵ状態フラグのレベルを
検査し、５ＣＰＵの停止中、即ち５ＣＰＵ２０の音源処
理の完了を確認してから、５ＣＰＵ２０の処理結果であ
る楽音波形データをＲＡＭ２０６からＲＡＭ１０６に読
み取る（５〜４）、これによりＭＣＰＵＩＯは５ＣＰＵ
２０の正しい処理結果を効率よく得ることができる。

ＭＣＰＵＩＯはインタラブド処理ルーチンの最後の命令
の実行時に、オペレーション制御回路ｌ１２かも復帰コ
マンド信号ＲＴのパルスを発生する。この信号パルスＲ
ＴはＯＲゲート１６５４、インバータ１１４８を通って
、ラッチＬｌの出力側のアドレスゲー）１１４６を一時
的にオフし、代りに、ラッチＬ２に結合する割込人ロ／
戻先アドレス選択ゲート１１５０の出力側にあるアドレ
スゲー）１１５２を一時的に開く、この時点で、割込入
ロ／戻先アドレス選択ゲー）１１５０はラッチＬ２に退
避してあった中断されたメインプログラムの命令のアド
レスを反転して通すインバータとして働き、このゲー）
１１５０の反転出力が信号パルスＲＴによりインバータ
として働く３状態ゲー）１１５２において再度反転され
る。この結果、ＭＣＰＵＩＯのＲＯＭアドレスデコーダ
ｌＯ４には中断されていたメインプログラムの命令のア
ドレスが入力され、次のオペレーションラッチ信号によ
り、制御用ＲＯＭ１０２からインストラクション出力ラ
ッチ１０２ａを介してその命令が取り出される。このよ
うにして、ＭＣＰＵＩＯの制御はメインプログラムに復
帰する。

以上のように、本実施例の電子楽器処理装置は、ＭＣＰ
ＵＩＯによる５ＣＰＵ２０の動作期間の管理を５ＣＰＵ
リセ−７ト制御部１３４のような簡単な管理インターフ
ェース構成を設けることで効率よく、確実に行うことが
できる。

く複数データ転送〉 ＣＰＵを用いたある種のアプリケーションでは、ＣＰＵ
はメインプログラム（第１のプログラム）の実行におい
て複数のデータを更新し、インタラブド処理ルーチン（
第２のプログラム）の実行において、その処理の目的の
ためにこれら複数のデータを参照する。これはメインプ
ログラムからインタラブド処理ルーチンへデータを渡す
問題である。このような複数のデータは、インタラブド
処理ルーチンによってメインプログラムが中断される前
に、メインプログラムにおいて全てのデータを更新しな
ければならない、メインプログラムが複数のデータの一
部だけを更新した時点で中断きれてインタラブド処理ル
ーチンにＣＰＵの制御が移ってしまうとインタラブド処
理ルーチンの処理結果は誤ったものになる。

本実施例の電子楽器処理装置の場合も、ＭＣＰＵＩＯの
メインプログラム（第４図）からＭＣＰＵＩＯのタイマ
インタラブド処理ルーチン（第５図）（及び第６図に示
す５ＣＰＵ２０のタイマインタラブド処理ルーチン）に
渡す複数のデータがある。エンベロープ△Ｘ（エンヘロ
ープｓｘ周期）、　加減フラグ付エンベロープ△Ｖ（エ
ンベロープ変化分）目標エンベロープから成るエンベロ
ープパラメータはその例である。データ源である外部デ
ータメモリ９０はエンベロープのセグメント（例えばア
ター、クセグメント、デイケイセグメント、サスティン
セグメント等）ごとにエンベロープパラメータを記憶し
ている。ＭＣＰＵｌｏのメインプログラムは発音処理４
−９において、押鍵（ノートオン）あるいはインタラブ
ド処理ルーチンのチャンネル音源処理（第９図）内で検
出されたエンベロープの目標値への到達（９−６，９−
７参照）に応答して所定のセグメントにつｌ／１てのエ
ンベロープパラメータ（新しい目標エンヘロブ、エンベ
ロープ△ｘ、加［）７　り付エンヘロープΔｙ）を外部
データメモリ９０から取り出してＭＣＰＵ内部ＲＡＭ１
０６（または５ＣＰＵ内部ＲＡＭ２０６）の対応するチ
ャンネル合音処理レジスタにセットすることによって複
数のデータから成るエンベロープパラメータを更新する
必要がある。このような複数のデータはインタラブド発
生部１１６からのインタラブド信号ＩＮＴによってメイ
ンプログラムが中断される前に、メインプログラムにお
いて更新を完了させておかなければならない。

このような複数のデータ転送（更新）の問題を解決する
ために、本実施例では２つの解決手段を開示する。第１
の解決手段はデータ更新の間、インタラブドをマスクし
てメインプログラムのデータ更新命令群の実行が中断さ
れないようにするインタラブドマスク方式であり、第２
の解決手段は複数のデータ転送を一命令で実行する機能
を利用した一命令方式である。

インタラブドマスク方式（第１６、第１７、第２〜第７
図） この方式によれば、インタラブド発生部１１６からのイ
ンタラブドはメインプログラム、特に発音処理４−９に
おけるデータ更新命令群によって内部ＲＡＭのチャンネ
ル音源レジスタ群にデータをセットする間、マスクされ
て、ＭＣＰＵＩＯの制御がメインプログラム（第４図）
からインタラブド処理ルーチン（第５図）に移るのが禁
（トされる。

第１７図に複数のデータ転送を含むエンベロブ処理（メ
インプログラムの発音処理４−９内にある）のフローを
示し、第１６図にインタラブドマスクに関連するハード
ウェアを示す。

第１７図においてＭＣＰＵＩＯは１７−１で指定音源チ
ャンネルの現在エンベロープが目標エンベロープに到達
しているかどうかを調べる。到達すればＭＣＰＵＩＯは
１７−２に進み、外部データメモリ９０（第１図）から
、次のエンベロープセグメントに関するエンベロープパ
ラメータ、即ち、新しい目標エンベロープ、加減フラグ
付エンベロープ△ｙ、エンベロープ△Ｘを取り出し、内
部ＲＡＭ１０６内の転送バッファにセットする。

ここに転送バッファはデータ奮とデータ目的地との間の
中間的な記憶部でありインタラブド処理ルーチン（第９
図）によって参照されないＲＡＭ領域であるので、この
時点でのインタラブドマスクは不要である。転送バッフ
ァを設けた理由はデ−タ源であるメモリ９０がＭＣＰＵ
ＩＯと５ＣＰＵ２０によって共用される外部メモリであ
り、そのデータアクセス時間が内部ＲＡＭ相互のデータ
転送時間より長くなること等による。ブロー７り１７２
の機能は外部データメモリ９０から内部ＲＡＭ１００へ
の複数のデータ転送命令を順次実行することで処理され
る。

転送パー２フアからチャンネル音源用レジスタ群（イン
タラブド処理ルーチンにおいて参照される）へのデータ
転送はブロック１７−４で実行される。このデータ転送
中にＭＣＰＵＩＯの制御がタイマインタラブド処理ルー
チン（第５図）に移行しないようにするため（あるいは
５ＣＰＵ２０の制御が第６図のプログラムに移行しない
ようにするため）、ＭＣＰＵｌｏはブロック１７−４に
先立ってブロック１７−３でインタラブドをマスクする
命令を実行する。このインタラブドマスク命４の実行中
に、ＭＣＰＵ　１０のオペレーション制御回路１１２か
らローアクティブのマスク信号ＭＡＳＫが発生する。こ
のマスク信号ＭＡＳＫはインタラブド発生部１１６から
のインタラブド信号ＩＮＴをマスクして、インタラブド
処理ルーチン（第５図、第６図）への制御の移行を禁止
するように作用する。この目的のため、第１６図におい
て、インタラブド発生部１１６に結合するマスク解除特
機部１５０が設けられる。マスク解除特機部１５０は図
示のように結合したＲ−Ｓフリップフロップ１５０２、
ＡＮＤゲート１５０４．及びＤフリップフロップ１５０
６を含む。

マスク信号ＭＡＳＫがマスク解除を示す“Ｈ″レベルと
き、インタラブド発生部１１６からのインタラブド信号
ＩＮＴにより、Ｒ−Ｓフリップフロップ１５０２がセッ
トされ、その出力がＨ”のＭＡＳＫによりイネーブルさ
れているＡＮＤゲートを通って、Ｄフリップフロップ１
５０６にＴＩＣＫＩのタイミングで取り込まれ、このＤ
フリップフロップ１５０６の出力か、実際のインタラブ
ド信号Ａ−Ｉ　ＮＴとしてＭＣＰＵＩＯのＲＯＭアドレ
ス制御部１１４に入力される。その結果、５ＣＰＵ動作
開始・終了機能のところで述べたように、ＲＯＭアドレ
ス制御部１１４のゲー）１１５２からＲＯＭアドレスデ
コーダ１０４にインタラブド処理ルーチン（第５図）の
エントリポイントのアドレスが入力されるとともに、次
のメインプログラム命令のアドレスがパスＡＮからラッ
チＬ２に退避されて、ＭＣＰＵＩＯの制御がインタラブ
ド処理ルーチンに移行し、メインプログラムは中断され
る。また、信号Ａ−Ｉ　ＮＴは５ＣＰＵリセット制御部
１３４に入力され、その結果、５ＣＰＵ動作開始・終了
機能のところで述へたように５ＣＰＵ２０のプログラム
（第７図）動作が開始する。Ｄフリップフロップ１５０
６からのＨレベルの出力はＲ−Ｓフリップフロップ１５
０２をリセットし、その結果、次のＴＩＣＫＩのタイミ
ングでＤフリップフロップ１５０６の出力（マスク解除
特機部１５０の出力）はＬレベルに切り換る。

これに対し、第１７図の１７−３に示すようにインタラ
ブドマスク命令の実行により、オペレーション制御回路
１１２からローアクティブのマスク信号ＭＡＳＫがマス
ク解除特機部１５０に入力される場合には、インタラブ
ド発生部１１６からのインタラブド信号はＡＮＤゲート
１５０４によってマスクされる。その結果、マスク解除
特機部１５０４はマスク信号ＭＡＳＫがローアクティブ
の間、その出力Ａ−Ｉ　ＮＴを“Ｌ”の割込禁止レベル
にし、ＲＯＭアドレス制御回路１１４の通常動作を継続
させ、ＭＣＰＵＩＯに対するメインプログラムの制御を
続行させる。

したがって、ブロック１７−４に示す転送命令群（及び
エンベロープΔχ用タイマーのクリア命令）の実行は、
実行の途中で、インタラブド発生部１１６からインタラ
ブド信号ＩＮＴが発生した場合にも中断されない、これ
により、インタラブド処理ルーチン（第５図、第６図）
は正しく更新されたエンベロープパラメータを参照でき
、正しい演算結果（楽音波形データ）を得ることができ
る。

しかる後、ＭＣＰＵＩＯはブロック１７−５に示すイン
タラブドマスク解除命令を実行する。この結果、オペレ
ーション制御回路１１２からマスク解除特機部１５０に
供給される信号ＭＡＳＫはマスク解除を示す“Ｈ”レベ
ルに切り換る。複数のデータ転送を含むブロック１７−
４の実行中に、インタラブド発生部１１６からインタラ
ブド信号が発生したような場合には、マスク解除特機部
１５０のＲ−Ｓフリップフロー２プ１５０２の出力によ
って、このマスク解除命令の実行後にインタラブドの要
求が受は付けられ、上述したようにしてメインプログラ
ムが中断され、インタラブド処理ルーチンに制御が移行
する。

一命令方式（第１８〜第２１図） この方式はメインプログラム（第４図）において複数の
データをインタラブド処理ルーチンの参照する内部ＲＡ
Ｍ領域にセットするために、ロング命令と呼ばれる複数
データー括転送のための単一命令を利用し、ロング命令
の実行が終了するまでインタラブド処理ルーチンにＭＣ
ＰＵＩＯの制御が移行しないようにしたものである。

単一の命令（ロング命令）で複数のデータ転送が可能な
ＣＰＵは例えば特公昭６０−４７６１２号に開示されて
おり、本実施例にこの技術が適用できる。特公昭６０−
４７６１２号によれば、ロング命令は連続するアドレス
にある複数のレジスタ間（例えばレジスタＡＯ−Ａ３を
レジスタＢＯ〜Ｂ３）の転送に適用可能である（ここに
レジスタとはＲＡＭの１記憶場所を意味し、Ａ、ＢはＲ
ＡＭのアドレス上位、即ち行アドレスを表わし０．３は
ＲＡＭのアドレス下位、即ち列アドレスを表わす）、制
御用ＲＯＭ　（本実施例の要素１０２に対応する）から
のロング命令語にはソースレジスタの行アドレス（上の
例でいえばＡ）、ディスティネーションレジスタの行ア
ドレス（Ｂ）、最初のデータ転送に係るレジスタの列ア
ドレス（０）、最後のデータ転送に係るレジスタの列ア
ドレス（３）の情報が含まれる。ＲＡＭアドレス制御部
（本実施例の要素１０５に対応する）はロング命令の実
行に適するように構成され、列アドレスを最初の転送の
列アドレスから最後の転送の列アドレスまでデータ転送
の都度、１ずっ更新するカウンタ（その出力がＲＡＭの
列アドレス入力に順次加えられる）と、すべてのデータ
転送が完了したことを検出するためカウンタ出力と最後
のデータ転送の列アドレス値とを比較し、一致したとき
にロング命令実行完了信号を発生する一致回路とを含ん
でいる。

以下の説明において、本実施例の制御用ＲＯＭ１０２の
メインプログラム内には上述したようなロング命令が含
まれるものとし、ＲＡＭアドレス制御部１０５，２０５
は上述したようにロング命令の実行を適用できるように
構成されているものとする。

第１８図にロング命令の実行中、インタラブド信号ＩＮ
Ｔによるメインプログラムの中断を禁止する回路を含む
ハードウェアのブロー、り図を示し、第１９図にロング
命令をエンベロープパラメータの転送に適用した場合の
ＲＡＭのメモリマー２ブを示し、第２０図にロング命令
（単一転送命令）と複数の転送命令との動作の比較を示
し、第２１図にロング命令を使用したエンベロープパラ
メータの転送に関連するフローチャートを示す。

第１８図において、インタラブド発生部１１６に転送終
了特機部１５２が結合している。この回路１５２はロン
グ命令の実行中、インタラブド信号によるメインプログ
ラムの中断を禁止する。転送終了特機部１５２は図示の
ように結合されたＲ−Ｓフリップフロップ１５２２、Ａ
ＮＤゲート１５２４、Ｄフリー、プフロー、プ１５２６
から成り、Ｄフリップフロップ１５２６の出力（転送終
了特機部１５２の出力）が実際に作用するインタラブド
信号Ａ−ＩＮＴとしてＲＯＭアドレス制御部２１４と５
ＣＰＵリセット制御部１３４に結合している。ＡＮＤゲ
ー）１５２４に入力される信号〜ＬＯＮＧが“Ｌ″の間
は、インタラブド発生部ｌ１６からインタラブド信号Ｉ
ＮＴが発生しても、Ｄフリップフロップ１５２６の出力
はＬ″のままであり、ＲＯＭアドレス制御部２１４と５
ＣＰＵリセット制御部１３４はインタラブド信号ＩＮＴ
の作用を受けない、ここに、信号〜ＬＯＮＧはロング命
令の実行中に“Ｌ”となる信号であり、ロング命令の実
行完了に伴ってＲＡＭアドレス制御部１０４の一致回路
から発生するロング命令実行完了信号に応答して“Ｈ”
に復帰する。信号〜ＬＯＮＧのレベルがＨ”のときには
、インタラブド発生部１１６からのインタラブド信号Ｉ
ＮＴは転送終了待機ｗＡ１５２を通ってＲＯＭアドレス
制御部２１４と５ＣＰＵリセツト制御＠１３４に作用し
、ＭＣＰＵＩＯの制御をメインプログラム（第４図）か
らインタラブド処理ルーチン（第５図）に移行させ、５
ＣＰＵ２０のプログラム（第６図）動作を開始させる。

エンベロープパラメータの更新に一命令方式を適用する
場合において、インタラブド処理ルーチン（第５図、第
６図）のチャンネル音源処理サブルーチン（第９図）が
参照し、メインプログラムのエンヘロープ処理サブルー
チン（第２１図）が設定（更新）するエンベロープパラ
メータはエンベロープΔχ用タイマー、新目標エンベロ
ープ、新エンベロープΔｘ、　新加減フラク付エンヘロ
ープΔｙである０本実施例において、これらのエンベロ
ープパラメータのデータ源は外部メモリ９０［１図）に
ある、エンベロープパラメータの更新の際に（２１−１
）、外部データメモリ９０から内部ＲＡＭ１０６．２０
６のチャンネル音源データ領域への直接の転送は望まし
くないので、外部データメモリ９０からのエンベロープ
パラメータはいったん内部ＲＡＭ１０６内の転送用バッ
ファ領域に移しく２ｌ−２）、次に、転送用バッファ領
域からチャンネル音源データ領域に移す（２１−３）。

この転送用バッファ領域からチャンネル音源データ領域
へのデータ転送処理２１−３に上述したロング命令が使
用される。ロング命令を適用するために、転送用バッフ
ァ領域はＲＡＭ上の連続した領域であることを必要とし
、同様にエンベロープパラメータのチャンネル音源デー
タ領域も連続した領域であることを必要とする。この例
を第１９図に示す、ここでは、エンベロープパラメータ
の転送用バッファ領域は、レジスタｘ４〜Ｘ７の連続領
域にマツピングされエンベロープパラメータについての
１チヤンネル音源データ領域はレジスタＡ４〜Ａ７の連
続領域にマツピングされていル、シたがって、１チヤン
ネルでエンベロープパラメータを更新する必要のあると
きには、２１−３で、レジスタｘ４〜ｘ７をレジスタＡ
４〜Ａ７に転送するロング命令を実行すればよい、この
命令が実行されている間は、上述したようにインタラブ
ド信号ＩＮＴがインタラブド発生部１１６から発生して
も、転送終了特機部１５２のロング命令完了待機機能に
より、ロング命令が終了するまではインタラブド信号の
作用がＲＯＭアドレス制御部１１４．５ＣＰＵリセット
制御部１３４に波及しない（第２０図（Ｂ）参照）、こ
の結果、チャンネル音源データ領域のエンベロープパラ
メータが全て正しい更新値に変更された後にインタラブ
ド処理ルーチンが開始するので、その演算結果（楽音波
形データ）が正しい値を示し、誤りのない動作が保証さ
れる。

これに対しもし、２１−３に示す転送処８！機能を複数
の転送命令（−命令ごとに１つのエンベロープパラメー
タを転送する）の実行によって果た、そうとした場合に
は、転送の途中で、例えば、第２０図（Ａ）に示すよう
に転送命令ｌの実行中にインタラブド信号ＩＮＴが発生
すると次のマシンサイクルで転送命令２の代りにインタ
ラブド処理ルーチンの最初の命令が実行されてエンベロ
ープ転送処理は途中で中断されてしまう、この結果、イ
ンタラブド処理ルーチンの処理結果（楽音波形データ）
は誤った値となってしまう。

−命令方式による複数データの転送（更新）処理では１
７−３．１７−５に示すようなインタラブドマスク命令
、インタラブド解除命令を実行する必要がなく、オーバ
ーヘットなしの最短時間で、転送処理を実行することが
できる利点もある。

変形例として、第１８図に示すような転送終了特機部１
５２の代りに、ロング命令の実行中、制御用ＲＯＭ１０
２．２０２からの命令をフェッチするインストラクショ
ン出力ラッチ１０２ａの動作を禁止する手段を使用して
もよい、即ち、制御用ＲＯＭ１０２からラッチ１０２ａ
を介して与えられるロング命令語に含まれるモード信号
（命令がロングであることを示している）によって、イ
ンストラクション出カラー２チ１０２ａ、２０２ａに加
えるオペレーションラッチ信号の発生を禁止し、ロング
命令の実行完了信号に応答して次のマシンサイクルでオ
ペレーションラッチ信号を発生する回路をオペレーショ
ン制御回路１１２内に設ければ、インタラブド信号ＩＮ
Ｔがロング命令の実行中に発生しても制御用ＲＯＭ１０
２．２０２からインタラブド処理ルーチンの最初の命令
語はロング命令の実行が終了するまではインストラクシ
ョン出力ラッチ１０２ａ、２０２ａにフェッチされない
（したがって実行もされない）ので実施例と同様の効果
が得られる。

＜ＭＣＰＵからの５ＣＰＵアクセス機能〉本実施例の装
置はＭＣＰＵＩＯから５ＣＰＵ２Ｏの内部ＲＡＭ２０６
にデータを高速にアクセス（リードまたはライト）する
機能を有している。

この課題は一般に複数のＣＰＵ間のデータアクセス問題
として把えられている。従来技術ではこの種のインター
ＣＰＵデータアクセスに時間がかかる問題がある。従来
技術ではアクセスを要求するＣＰＵからアクセスを要求
されるＣＰＵに対し要求信号を与える。アクセスを要求
されるＣＰＵはこの要求信号に対し、ただちに要求側Ｃ
ＰＵからのデータアクセスを許可する承認信号を発生す
ることはできず、実行中のオペレーションが完了するま
で承認信号の発生を遅延させる。したがって、従来のイ
ンターＣＰＵデータアクセス方式は高速処理が要求され
るアプリケージ曹ンにおける障害の１つとなっている。

本実施例では高速のインターＣＰＵデータアクセスのた
めに２つの解決手段、即ち、５ＣＰＵ停止モ一ド利用方
式と瞬時強制アクセス方式を開示する。

５ＣＰＵ停　モード利用方式（第２２図、第２、第３図
） この方式は上述した５ＣＰＵ動作開始・終了機能を利用
したものである。この機能により５ＣＰＵ２０のプログ
ラム（第６図）動作はＭＣＰＵＩＯにおけるインタラブ
ド処理ルーチン（第５図）の開始と同時に開始し、ＭＣ
ＰＵＩＯのインタラブド処理ルーチンが終了する前に終
了する。したがって、ＭＣＰＵ　１０においてメインプ
ログラム（第４図）が動作している間は５ＣＰＵ２０は
停止モード（リセット状態）にある、第２図に示すよう
に停止モード中では、リセット制御部１３４からの信号
Ａが″５ＣＰＵ停止中”を示す“Ｈ′″レベルになる。

この信号Ａにより、５ＣＰＵ２０（第３図）ではＲＯＭ
アドレス制御部２１４の動作が停止し、ＲＡＭアドレス
制御部２０４は５ＣＰＵ２０の制御用ＲＯＭ２０２から
のＲＡＭアドレスバスＳＡではなく、ＭＣＰＵ　１０か
らバスゲ−）１２Ｂを介してＲＡＭアドレスバスＭａに
結合してＭＣＰＵＩＯからの５ＣＰＵ内部ＲＡＭ２Ｏ６
の指定アドレスを受けるように動作モードが設定され、
ＲＡＭデータに切り換え部２４０は５ＣＰＵ２０のオペ
レーション結果（ＡＬＵ部２０８出力または乗算器２１
０出力）を運ぶデータバスＤＢではなくＭＣＰＵＩＯか
らのデータを運ぶデータバスＤ　ＯＵＴ　にＲＡＭ２０
６（７）データインを結合する動作モードに設定され、
ライト信号切り換え部２４２は５ＣＰＵオペレ一シヨン
制御回路２１２からのリード／ライト制御信号ではなく
オペレーション制御回路１１２からのり一ド／ライト制
御信号ＣをＲＡＭ２０６のリード／ライト制御入力に結
合する動作モードに設定される。このように停止状態の
とき、５ＣＰＵ２０はＭＣＰＵｌｏによってデータアク
セスが可能な状態に置かれている。

したがって、本実施例によれば、ＭＣＰＵｌｏはメイン
プログラムにおいて５ＣＰＵ２０の内部ＲＡＭ２０６を
自由にアクセスすることができる。この様子を第２２図
に示す、５ＣＰＵ２０の停止状態（音源処理完了）の確
認、即ちＭＣＰＵオペレーション制御回路１１２におけ
る５ＣＰＵリセット制御部１３４からの５ＣＰＵ状態フ
ラグの検査はＭＣＰＵＩＯのインタラブド処理ルーチン
（第５図）のなかで１回だけ行えばよい（５−３参照）
、いったん停止状態が確認されれば、次のインタラブド
信号ＩＮＴが発生するまで、再度の確認をする必要なし
に、−命令の実行で、ＭＣＰＵＩＯは５ＣＰＵ２０の内
部ＲＡＭ２０８をアクセスできる。したがって、従来に
比べ、５ＣＰＵ２０へのデータアクセスに要する時間が
大幅に短縮される。

瞬時強制アクセス方式（第２３〜第２５図）この方式は
データアクセスのためにＭＣＰＵＩＯと５ＣＰＵ２０と
の間で従来のようなアクセスの要求と承認という手続を
踏むことなく、ＭＣＰＵＩＯからの５ＣＰＵデ一タアク
セス時に５ＣＰＵ２０の動作を強制的に一時停止させ、
その間にＭＣＰＵＩＯが５ＣＰＵ２０の内部ＲＡＭ２０
６にアクセスするものである。この方式によればＭＣＰ
ＵＩＯは任意のときに５ＣＰＵ２０の状態を調べる必要
なしに５ＣＰＵ２０を高速に（−命令実行で）アクセス
できる。

このような特徴を備えたＭＣＰＵＩＯのブロック図と５
ＣＰＵ２０のブロー７り図をそれぞれ第２３図と第２４
図に示す、なお、このＭＣＰＵと５ＣＰＵは上述した５
ＣＰＵ動作開始終了機能に関する要素（第２図の５ＣＰ
Ｕリセット制御回路１３４その他）を含むが第２３図と
第２４図では簡略化のため図示を省略しである。この場
合、リセット制御回路１３４からの５ＣＰＵ動作起動／
停止信号Ａは５ＣＰＵ２０　（第２４図）のＲＯＭアド
レス制御部２１４にのみ供給すれば十分である。第２３
図と第２４図のＭＣＰＵＩＯと５ＣＰＵ２０の瞬時強制
アクセスに関する動作のタイムチャートを第２５図に示
す。

瞬時強制アクセス方式を使用する場合、ＭＣＰＵＩＯと
５ＣＰＵ２０は別個のクロック発生回路１３６．２３６
Ｍを必要とする。５ＣＰＵ２０のクロック発生回路２３
６Ｍは、５ＣＰＵ２０へのデータアクセス命令実行時に
ＭＣＰＵＩＯのオペレーション制御回路１１２Ｍから出
力されるハイアクティブの５ＣＰＵアクセス信号りに応
答してその動作を停止する。これに関連し、ＭＣＰＵＩ
Ｏのクロック発生回路１３６と５ＣＰＵ２０のクロック
発生回路２３６Ｍは共通の２相マスタ一クロツク信号Ｃ
Ｋ１．ＣＫ２を受けるが、出力するクロックのタイミン
グは独立である０ＭＣＰＵｌ０ではクロック発生回路１
３６からの３相のクロック信号Ｔ１．Ｔ２、Ｔ３の一周
期でマシンサイクル（最短の一命令実行時間）が規定さ
れ方、５ＣＰＵ２０ではクロック発生回路２３６Ｍから
の３相のクロック信号ＳＴ１．Ｓｒ２．Ｓｒ１の一周期
でそのマシンサイクルが規定される。

第２５図において、５ＣＰＵアクセス信号りが発生する
前において、ＭＣＰＵＩＯに関するクロックＴ１のタイ
ミングは５ＣＰＵ２０に関するクロックＳＴＩではなく
クロックＳ、Ｔ２のタイミングに一致している１両ＣＰ
Ｕ間で取り得る他の＃ｌｌイミン間係はＴ１がＳＴＩに
一致する関係とＴ１がＳｒ１に一致する関係である。

ＭＣＰＵＩＯにおける５ＣＰＵアクセス命令実行中にオ
ペレーション制御回路１１２から出力される５ＣＰＵア
クセス信号りは、５ＣＰＵ２０のクロック発生回路２３
６Ｍを停止させて５ＣＰＵ２０で実行中のオペレーショ
ンを停止させるとともに、その停止中にＭＣＰＵＩＯが
５ＣＰＵ２０の内部ＲＡＭ２０６をアクセスできるよう
に、ＭＣＰＵＩＯからの内部ＲＡＭ２０６の指定アドレ
スに係るパスゲート１２８．５ＣＰＵ内部ＲＡＭ２０６
に対するアドレス制御部２０４、データイン切り換え部
２４０、及びライト信号切り換え部２４２の各動作モー
トを”Ｓ　ＣＰＵ側”から“ＭＣＰＵ側”に切り換える
機能を有する。このために、５ＣＰＵアクセス信号はこ
れらの要素１２８．２０４．２４０．２４２の動作モー
トを選択する制御入力にＤフリー７プフロツプ２５０と
ＡＮＤゲート２５２とから成る遅延回路を介して結合し
ている。このようなアクセス可能状態の下で、ＭＣＰＵ
ＩＯはパスゲート１２８、ＲＡＭアドレス制御部２０４
を介して５ＣＰＵ内部ＲＡＭ２０６を７ドレツシングし
、リードアクセスの場合には５ＣＰＵ内部ＲＡＭ２０６
から出力されるデータをバスゲート１３２を介してＭＣ
ＰＵ内部ＲＡＭ１０６に読み込み、ライトアクセスの場
合には、バスゲー）１３０を介して書き込みデータをデ
ータバスＤ　０ＬＩＴ　に乗せ、５ＣＰＵ内部ＲＡＭ２
０６にライト信号Ｃを与えてデータを書き込む。

ＭＣＰＵＩＯからの５ＣＰＵアクセス信号りによって５
ＣＰＵ２０のオペレーションを中断する場合に、オペレ
ージ璽ンの中間結果が失われないようにする必要があり
、５ＣＰＵアクセス信号りの解除後に、予め保持した中
間結果を用いて５ＣＰＵ２０がオペレーションの残りの
部分を実行できるようにする必要がある。このために、
５ＣＰＵ内部ＲＡＭ２０６のデータ出力を一時的に記憶
するラッチ２０６ａ、２０６ｂを設けている。ラッチ２
０６ａはＲＡＭ２０６からの演算ａ（第１オペランド）
をＳＴ　Ｉ　ＣＫ　１のタイミングでラッチし、ラッチ
２０６ｂはＲＡＭ２０６からの被演Ｘ数（第２オペラン
ド）を５Ｔ２ＣＫ１のタイミングでラッチする。

第２５図を参照して動作例を述べると、この例では、Ｍ
ＣＰＵＩＯは５ＣＰＵアクセス信号りがハイアクティブ
レベルの間に５ＣＰＵ２０の内部ＲＡＭ２０６に対する
ライトアクセスを実行している。ＭＣＰＵＩＯではこの
データ書込オペレーションの最初のタイムスロッ）Ｔｌ
の間に、ＭＣＰＵ内部ＲＡＭ１０６から転送データ（Ｒ
ＡＭ２０６に書き込むべきデータ）を取り出す０次のタ
イムスｌ’　−ｙ　）　Ｔ　２　テＭ　ＣＰ　Ｕ　１０
　ハＳ　ＣＰ　Ｕ内部ＲＡＭ２０６をアドレー、シング
する。最後のタイムスロットＴ３でＭＣＰＵＩＯは５Ｃ
ＰＵ内部ＲＡＭ２０６にライト信号Ｃを与えてＲＡＭ２
０６にデータを書き込む、５ＣＰＵ２０偏にとってＭＣ
ＰＵＩＯからの５ＣＰＵアクセス信号りは５ＣＰＵ２０
のオペレーション２がタイムスロットＳＴ２に移るとき
はアクティブに変化している。このオペレーション２は
５ＣＰＵ２０のＲＡＭ２０６にある被演算数と演算数を
ＡＬＵ部２０８または乗算器２１０で演算するような命
令のオペレーションであり得る。ＭＣＰＵｌｏからの５
ＣＰＵアクセスタイムの直前のタイムスロットであるオ
ペレーション２の最初のタイムスロットＳＴＩで５ＣＰ
Ｕ２０はＲＡＭ１０６から演算数のデータを取り出し、
そのデータをクロックＴＩＣＫＩにより演算数ラッチ１
０６ａにラッチしている０ＭＣＰＵｌ０からの５ＣＰＵ
アクセス信号りが発生しなければ、５ＣＰＵ２０は次の
タイムスロットＳＴ２でＲＡＭ１０６から被演算数を取
り出して被演算数ラッチ１０ｂにラッチし、最後のタイ
ムスロッ）ＳＴ３でＡＬＵ部！０８または乗算器１１０
で演算を実行してＲＡＭ１０Ｂの被演算数レジスタに書
き込む、実際には図示のようにオペレーション２の最初
のタイムスロットＳＴＩに続いてＭＣＰＵＩＯからの５
ＣＰＵアクセス信号りが発生している。この場合、１つ
の対策はオペレーション２の残り２つのタイムスロット
ＳＴ２とＳＴ３で実行すべき処理を５ＣＰＵアクセス信
号りが除去されるまで、即ちＭＣＰＵＩＯの５ＣＰＵア
クセスオペレーシヨンが終了するまで中断することであ
る。この方式でもＭＣＰＵＩＯは５ＣＰＵ２０をアクセ
スするオペレーションを最短時間（ＭＣＰＵ　１０（７
）内部ＲＡＭＩ　Ｏｆｌ１７クセスするのと同じ時間）
内に実行できるが、５ＣＰＵ２０にとっては最適ではな
くＭＣＰＵＩＯからの５ＣＰＵアクセスオペレーシヨン
の都度、５ＣＰＵ２０のオペレーションがタイムスロッ
ト３つ分遅延されることになる。都合のよいことに、Ｍ
ＣＰＵＩＯの５ＣＰＵアクセスオペレーシヨンの最初の
タイムスロットＴｌで実行される処理は５ＣＰＵ２０に
影響を与えない処理である。この特徴を利用し、実施例
ではＭＣＰＵＩＯから５ＣＰＵアクセス信号りが与えら
れても、ＭＣＰＵＩＯのタイムスロッ）Ｔｌの間は、５
ＣＰ０２０自身のオペレーションが継続できるようにし
て、５ＣＰＵ２０の動作遅れをできるだけ短かくしてい
る。第２５図の例でいえば、５ＣＰＵ２０はＭＣＰＵＩ
Ｏの５ＣＰＵデータ書込オペレージオンの最初のタイム
スロットＴＩの間に、ＲＡＭ２０６から被演算数のデー
タを取り出し、ラッチ２０６ｂにクロック５Ｔ２ＣＫ１
を与えて被演算数をラッチさせている。その後、５ＣＰ
Ｕクロック発生回路２３６の動作は５ＣＰＵアクセス信
号りが除去されるまで停止し、５ＣＰＵ２０は待ち状態
に置かれる。そしてこの待ち状態の間、５ＣＰＵ２０の
要素１２８．２６４．２４０．２４２は５ＣＰＵアクセ
ス信号りにより“ＭＣＰＵ側”に切り換えられ、ＭＣＰ
ＵＩＯの５ＣＰＵデータ書込オペレージ望ンにおけるタ
イムスロットＴ２、Ｔ３に関する処理が実行されて５Ｃ
ＰＵ内部ＲＡＭ２０６にＭＣＰＵＩＯからのデータが書
き込まれる。

ＭＣＰＵ　１０からの５ＣＰＵアクセス信号りが除去さ
れると、５ＣＰＵクロック発生回路２３６は動作を再開
し、クロックＳＴ３を“Ｈ”に変化させる、更に、５Ｃ
ＰＵアクセス信号りの除去により、５ＣＰＵ２０の要素
１２８．２０４．２４０．２４２が“５ＣＰＵＩＩＩ″
に戻され、５ＣＰＵ２０自身の動作が可能な状態になる
。そこで５ＣＰＵ２０はこのタイムスロットＳＴ３にお
いて、ＡＬＵ部２０８または乗算器２１０の演算出力を
ＲＡＭ２０６に書き込んでオペレーション２の残りの部
分を実行する。

第２５図のタイムチャートに示すように、５ＣＰＵ２０
の動作がＭＣＰＵＩＯからの５ＣＰＵアクセスオペレー
シヨンの都度、中断される時間はタイムスロット２つ分
だけである。

なお、ＭＣＰＵＩＯが５ＣＰＵ２０の内部ＲＡＭ２０６
からデータを読み出すリードアクセスオペレーションの
場合、そのタイムスロットＴ２でＭＣＰＵＩＯは５ＣＰ
Ｕ内部ＲＡＭ２０６を７ドレツシングし、タイムスロッ
トＴ３でＭＣＰＵ内部ＲＡＭ１０６をアドレッシングし
て５ＣＰＵ内部ＲＡＭ２０６からのデータを／＜スゲー
ト１３２を介してＭＣＰＵ内部ＲＡＭ１０６に取り込む
。

以上のように、瞬時強制アクセス方式によればＭＣＰＵ
ＩＯは５ＣＰＵ２０の内部ＲＡＭ２０６に対するアクセ
スをＭＣＰＵ自身のＲＡＭ１０６に対するアクセスと同
様に最短時間内で実行でき、待ち時間命令を実行する必
要がない、更に、瞬時強制アクセス方式によれば、５Ｃ
ＰＵ２０のオペレーションを途中で中断し、ＭＣＰＵＩ
Ｏの５ＣＰＵアクセスオペレーシヨン後に、中断された
ところからオペレージ讐ンを再開できる。したがって、
ＭＣＰＵＩＯは５ＣＰＵ２０に対するアクセスに先立っ
て５ＣＰＵ２０の状態を検査する必要はなく、任意のと
きに、例えば、インタラブド処理ルーチン（第５図）中
でも自由に５ＣＰＵ２０をアクセスすることができる。

く共用メモリアクセス競合解消様能（第２６、第２７図
、８８１図）〉 第１図において外部メモリ９０は複数のＣＰＵ、即ちＭ
ＣＰＵＩＯと５ＣＰＵ２０に共用されるデータメモリで
ある。したがって外部データメモリ９０に対する複数の
アクセス、即ち、ＭＣＰＵＩＯからの外部データメモリ
９０アクセスと、５ＣＰＵ２０からの外部データメモリ
９０アクセスをサポートする手段が必要である。更に、
外部データメモリ９０を共用化する場合においてＭＣＰ
ＵＩＯと５ＣＰＵ２０とが外部データメモリ９０を同時
にアクセスを試みることを許容するのが望まれる。ＭＣ
ＰＵｌｏと５ＣＰＵ２０との間で外部データメモリ９０
に対する使用権（トークン）を交換する機能を設けるこ
とにより、ＭＣＰＵＩＯと５ＣＰＵ２０が同時には外部
データメモリ９０をアクセスしないようにすることもで
きるが、トークンの手続は外部データメモリアクセスの
ための準備時間を占めるので、外部データメモリアクセ
スに要するトータルの時間が長くなり、効率的でない、
一方、ＭＣＰＵＩＯと５ＣＰＵ２０による外部データメ
モリ９０の同時アクセスを許容する場合、メモリ９０自
体は物理的に同時アクセス不能であるので、同時アクセ
スによるアクセス競合を解消する手段が必要となる。

これらの手段を実現するため、第１図に示すようにＭＣ
ＰＵＩＯからの外部メモリアドレス情報はアドレスバス
ＭＡ、ＭＣＰＵ外部メモリアドレステッチ３０Ｍ、アド
レス切り換え回路４０、アドレス変換回路６０を介して
外部メモリ９０のアドレス入力に結合されており、外部
メモリ９０からのデータ出力はデータ変換回路７０．Ｍ
ＣＰＵ外部メモリデータラッチ８０Ｍ、データバスＭＤ
を介してＭＣＰＵＩＯに結合されている。一方、５ＣＰ
Ｕ２０からの外部メモリアドレス情報はアドレスバスＳ
Ａ、５ＣＰＵ外部メモリアドレスラッチ３Ｏ３、アドレ
ス切り換え回路４０、アドレス変換回路６０を介して外
部メモリ９０のアドレス入力に結合されており、外部メ
モリ９０からのデータ出力はデータ変換回路７０、ＳＣ
ＰＵ外部メモリデータラッチ８０Ｓ、データバスＳＤを
介して５ＣＰＵ２０に結合されている。そして、ＭＣＰ
ＵＩＯと５ＣＰＵ２０からの外部データメモリアクセス
要求を表わす信号ＭＣＰＵ−ｒｏｍａとＳＣＰＵ−ｒｏ
ｍａを受けるメモリ装置競合回避回路５０により、上記
ＭＣＰＵ外部メモリアドレスラッチ３０Ｍは、ＳＣＰＵ
外部メモリアドレスラッチ３ＯＳ、アドレス切り換え回
路４０、ＭＣＰＵ外部メモリデータラッチ８０Ｍ、ＳＣ
ＰＵ外部メモリデータラッチ８０Ｓが制御されるように
なっている。このメモリ装置競合回避回路５０に上述し
たアクセスの競合を回避する機能が含まれている。

第２６図にメモリ装置競合回避回路５０のブロック図を
示し、第２７図にアクセスの競合に対する動作のタイム
チャートを示す。

第２６図において、メモリ装置競合回避回路５０には入
力としてＭＣＰＵＩＯからのアクセス要求信号ＭＣＰＵ
−ｒｏｍａ、５ＣＰＵ２０からのアクセス要求信号ＳＣ
ＰＵ−ｒｏｍａ、更に、ＭＣＰＵリセット信号ＭＲＥＳ
及び５ＣＰＵＩノセット信号５ＲＥＳ　（第１図におい
て図示省略）力く結合する。ＭＣＰＵリセット信号ＭＲ
ＥＳはセットリセット回路（Ｒ−Ｓフリップフロップ）
５０２とその出力に結合するセットリセ−／　）回路５
０６をリセットし、信号ＭＣＰＵ−ｒｏｍａは、セット
リセット回路５０２をセットする。セット１ノセット回
路５０２はＭＣＰＵＩＯからのアクセス要求を一時記憶
し、出力側セットリセット回路５０６はセット状態にお
いて、ＭＣＰＵＩＯからのアクセス要求が受は付けられ
て外部メモリデータアクセス制御信号発生回路５１０を
介してアクセスのオペレーションが実行中であることを
示す、同様に５ＣＰＵリセット信号５ＲＥＳはセットリ
セット回路５０４とその出力に結合するセットリセット
回路５０８をリセットし、信号ＳＣＰＵ−ｒｏｍａはセ
ットリセット回路５０４をセットする。セットリセット
回路５０４は５ＣＰＵ２０からのアクセス要求を一時記
憶し、出力側セットリセット回路５０８はセット状態に
おいて５ＣＰＵ２０からのアクセス要求が受は付けられ
アクセスのオペレーションが実行中であることを示す。

詳細に述べると、ＭＣＰＵアクセス要求セ−／　トリセ
ット回路５０２のセット状態の出力“Ｈ″は５ＣＰＵア
クセス実行セットリセット回路５０８がセット状態でな
いことを条件として、即ち、５ＣＰＵ２０のアクセスオ
ペレーションが実行中でないことを条件として（低入力
が５０８からのインバータ５２２を介した反転入力に結
合するＡＮＤゲート５２４を介して）ＭＣＰＵアクセス
実行セットリセット回路５０６をＭＣＰＵアクセス実行
状態にセットし、このＭＣＰＵアクセス実行セットリセ
ット回路５０６をセットする信号により、ＯＲゲー）５
１２　（低入力がリセット信号ＭＲＥＳに結合する）を
介してＭＣＰＵアクセス要求セットリセット回路５０２
をリセットする。同様に、５ＣＰＵアクセス要求セット
リセット回路５０４のセット状態の出力“Ｈ”はＭＣＰ
Ｕアクセス実行セットリセット回路５０６がセット状態
でないことを条件として、即ちＭＣＰＵ　１０のアクセ
スオペレーションが実行中でないことを条件として（低
入力の１つが５０６からのインバータ５２０を介した反
転入力に結合するＡＮＤゲート５２６）を介して５ＣＰ
Ｕアクセス実行セ７ノトリセット回路５０８を５ＣＰＵ
アクセス実行状態にセットし、この５ＣＰＵアクセス実
行セットリセット回路５０８をセットする信号により、
ＯＲゲ−）５１６　（低入力がリセット信号５ＲＥＳに
結合する）を介して５ＣＰＵアクセス要求セットリセッ
ト回路５０４をリセットする０以上の構成により、片方
（７）ＣＰＵ（例え４ｆＳＣＰＵ２０）からアクセス要
求があっても、他方のＣＰＵ（ＭＣＰＵＩＯ）に関する
アクセスオペレーションが実行中のときは、その実行が
完了するまではアクセスを要求したＣＰＵ　（ＳＣＰＵ
２０）に関するアクセスオペレーションは実行されない
、これにより、アクセスの競合が基本的に回避される。

更に、ＭＣＰＵＩＯと５ＣＰＵ２０とが完全に同時にア
クセスを要求する場合がある。このアクセス競合に対し
、実施例では、ＭＣＰＵＩＯからのアクセス要求を優先
させ、ＭＣＰＵＩＯのアクセスオペレーションを実行し
てから、５ＣＰＵ２０のアクセスオペレーションを実行
している。このために、ＭＣＰＵアクセス要求セットリ
セット回路５０２がセット状態のときはその出力信号“
Ｈ”によりインバータ５２５を介してＡＮＤゲ−）５２
６を禁止しており、セットリセット回路５０２がセット
中のときは５ＣＰＵアクセス要求セットリセット回路５
０４がセット状態でも５ＣＰＵアクセス実行セットリセ
ット回路５０８がセットされないようにしている。

外部メモリデータアクセス制御信号発生回路５１Ｏは、
セットリセット回路５０６と５０８からの出力に結合し
、いずれかのセットリセット回路の出力がセット状態“
Ｈ”に変化すると、そのセット状態が示すＣＰＵアクセ
スのオペレーションを一連のシーケンスで実行する。外
部メモリデータアクセス制御信号発生回路５１０から出
力される信号ＣＥ、！−ＯＥは外部メモリ７からデータ
を出力するための制御信号であり、信号ＭＤＬはＭＣＰ
Ｕ外部メモリデータラッチ８０Ｍに外部メモリ９０から
のデータをラッチするための制御信号であり、信号ＳＤ
ＬはＳＣＰＵ外部メモリデータラッチ８０Ｓに外部メモ
リ９０からのデータをラッチするための制御信号である
。外部メモリデータアクセス制御信号発生回路５１０は
アクセスオペレーションの実行を１了するとＥＮＤ信号
を発生する。このＥＮＤ信号により、セット状態にあつ
たアクセス実行セットリセット回路はリセットされる。

即ち、ＥＮＤ信号は値入力がセットリセット回路５０６
の出力に結合するＡＮＤゲート５２８と値入力がＭＣＰ
Ｕリセット信号ＭＲＥＳに結合するＯＲゲー）５１４を
介してセットリセット回路５０６のリセット入力に結合
し、また値入力がセットリセット回路５０８の出力に結
合するＡＮＤゲート５３０と値入力が５ＣＰＵリセット
信号５ＲＥＳに結合するＯＲゲート５１８を介してセッ
トリセット回路５０８のリセット入力に結合する。

５ＣＰＵアクセス実行セットリセット回路５０８の出力
はインバータ５３２を介してアドレス切り換え回路４０
に対するアドレス選択信号ＭＳＥＬを発生する。したが
って、アドレス切り換え回路４０は、５ＣＰＵ２０のア
クセスオペレーションが実行中のときに、ＳＣＰＵ外部
メモリアクセス用アドレスラッチ３０５からの５ＣＰＵ
アドレスを選択し、その他の場合はＭＣＰＵ外部メモリ
アクセス用アドレスラー、チ３０ＭからのＭＣＰＵアド
レスを選択する。

第２７図の場合、ＭＣＰＵＩＯと５ＣＰＵ２０は″ＭＣ
ＰＵオペレージ：ｌ　７　（７）　ｒ　Ｏｍ　＆　　、
”　５ＣＰＵオペレーシヨンのｒ　ｏｍａ”に示すよう
に同時に外部メモリ９０に対するアクセスを要求してい
る。このｒｏｍａ命令のオペレーションにおいて、ＭＣ
ＰＵＩＯはアドレスバスＭＡにアドレス情報を送出し、
信号Ｍ　ＣＰ　Ｕ　−ｒ　ｏ　ｍ　ａを出力してＭＣＰ
Ｕ外部メモリアクセス用アドレスラッチ３０Ｍにアドレ
ス情報をラッチさせ、同様に５ＣＰＵ２０はアドレスバ
スＳＡにアドレス情報を送出し、信号ＳＣＰＵ−ｒｏｍ
ａを出力し−ｃ’５ｃＰＵ外部メモリアクセス用アドレ
スラッチ３０Ｓにアドレス情報をチー２チさせる。同時
に発生するＭＣＰＵ−ｒｏｍａ信号とＳＣＰＵ−ｒｏｍ
ａ信号により、メモリ装Ｍ競合回避回路５０のＭＣＰＵ
アクセス要求セットリセット回路５０２と５ＣＰＵアク
セス要求セットリセ−７１回路５０４は同時にセットさ
れる。これに対し、上述したＭＣＰＵアクセス優先論理
に従い、ＭＣＰＵアクセス実行セツトリセット回路５０
６がただちにセット状態に変化し、それにより外部メモ
リデータアクセス制御信号発生回路５１０が外部メモリ
９ｏに対するＭＣＰＵＩＯのアクセスオペレーションを
実行する。この時点でアドレス切り換え回路４０はＭＣ
ＰＵＩＯからのアドレス情報を選択している。ＭＣＰＵ
ＩＯのアクセスオペレーションの期間を第２７図の左方
の期間文で示す（な、お、回路５１０は２相のマスター
クロックＣＫＩ、ＣＫ２で動作するが、第２６図では図
示を省略しである）、外部メモリデータアクセス制御信
号発生回路５１０は期間ｎでチップイネーブル信号ＣＥ
をローアクティブにし１期間ｎの後半の期間ｍで出力イ
ネーブル信号ＯＥをローアクティブする。したがって、
この期間ｍにおいて外部メモリ９０からＭＣＰＵＩＯが
要求したデータが出力され、この期間ｍ内に外部メモリ
データアクセス要求信号発生回路５１０から発生する信
号ＭＤＬにより、この出力データがＭＣＰＵ外部メモリ
データラッチ８０Ｍにラッチされる。これにより、外部
メモリデータアクセス要求信号発生回路５１ＯのＭＣＰ
ＵＩＯのためのアクセスオペレージ冒ンは完了するので
、回路５１０はエンド信号ＥＮＤを出力する。これによ
り、ＭＣＰＵアクセス実行セットリセット回路５０６は
リセットされ１代りに５ＣＰＵアクセス実行セットリセ
ット回路５０８がセットされる。これにより信号ＭＳＥ
Ｌは５ＣＰＵアドレス選択を示す“Ｌ”レベルに変化し
、アドレス切り換え回路４０は５ＣＰＵ２０からのアド
レスを選択して外部メモリ９０をアドレー７シングする
。更に、５ＣＰＵアクセス実行セットリセット回路５０
８からのセット信号に応答して外部メモリデータアクセ
ス制御信号発生回路５１０が５ＣＰＵ２０のためのアク
セスオペレーションを実行する。この期間を第２７図の
右側の期間見で示す、このオペレージ璽ンにおいて外部
メモリデータアクセス制御信号発生回路５１０は信号Ｃ
Ｅをローアクティブにし、その後半の期間ｐで信号ＯＥ
をローアクティブにして５ＣＰＵ２０の要求したデータ
を外部メモリ９０から出力させ、その出力中に信号ＳＤ
Ｌを発生して５ＣＰＵ外部メモリデータラッチ８０Ｓに
５ＣＰＵ２０の要求したデータをラッチさせる。これに
より、外部メモリデータアクセス制御信号発生回路５１
０の５ＣＰＵ２０のためのアクセスオペレーションは完
了するので同回路５１０はエンド信号ＥＮＤを出力して
５ＣＰＵアクセス実行セットリセット回路５０８をリセ
ット状態に戻す。

これ以降、ＭＣＰＵＩＯと５ＣＰＵ２０はそれぞれデー
タバスＭＤ、ＳＤに乗っている外部メモリデータラッチ
８０Ｍ、８０Ｓの出力データを読むことにより、要求し
たデータを得ることができる。

このようにして各ＣＰＵｌ０．２０はｒ　ｏｍａ命令（
外部メモリアクセス要求命令）を実行後、メモリ装置競
合回避回路５０が両ＣＰＵのためのアクセスオペレーシ
ョンを実行する所定の期間２交だけ待てば要求したデー
タを得ることができ、アクセス競合の問題が解消される
。更に、待機時間が一定（２１）なので、各ＣＰＵｌ０
，２０はこの期間を他の命令の実行に使用することがで
き、プログラム命令の実行効率が最適化される。

なお、ＭＣＰＵ−ｒｏｍａ信号と５ＣＰＵ−ｒ　ｏ　ｍ
　ａ信号のタイミング関係がその他のタイミング関係と
なる場合については図示を省略しているが、いかなる場
合でも、各ＣＰＵｌ０，２０はｒｏｍａ命令を実行後、
所定の期間２交待てばその時点で既に各ＣＰＵの外部デ
ータラ−、チには要求したデータがラッチされているの
で、そのデータの入手が可能である。

くアドレス・データ変換／＼−ドウエア（第２８〜第３
２図、第１図）〉 −ａに、ＣＰＵを含むマイクロコンピュータシステムに
おいて、データメモリにある原デ・−夕から演算用メモ
リ上に原データを変換したデータ（原データから抽出さ
れる所望の情報）を作成することがしばしば望まれる。

特にこの種のデータは変換はデータメモリの記憶容量を
効率的に使用したような場合にその補償として必要にな
る。この目的のため、従来では、データメモリから演算
用メモリへの転送命令を実行して、データメモリの原デ
ータを演算用メモリに移し、次に１以上の変換命令を実
行して、演算用メモリにあるデータをＡＬＵを介して変
換する。したがって、従来の場合、演算用メモリ上に所
望のデータを得るためのデータ変換手続に時間がかかり
、高速処理が要求されるアプリケーションにおける障害
の１つとなっている。

本実施例ではＣＰＵｌ０１２０がデータメモリである外
部メモリ９０から演算用メモリである内部ＲＡＭ１０Ｂ
または２０６にデータを転送する命令（ｒｏｍａ命令）
を実行するだけで、所望の変換が施されたデータが内部
ＲＡＭ１０６．２０６に読み込まれるようにして、デー
タ変換処理の高速化を図っている。この目的を実現する
ため。

ＣＰＵｌ０１２０と外部メモリ９０との間のアドレス径
路上にアドレス変換回路６０が設けられ、また外部メモ
リ９０とＣＰＵｌ０１２０との間のデータ径路上にデー
タ変換回路７０が設けられ、各変換回路６０．７０はｒ
ｏｍａ命令の実行時にＣＰＵｌ０１２０から与えられる
制御信号に応答して所望の変換を実行する。

第２８図に外部メモリアクセス命令ｒ　ｏｍａのリスト
を示す、第１の命令ｒｏｍａｏは変換なしの転送命令で
あり、これに対し、アドレス変換回路６０はＣＰＵｌ０
，２０から与えられる入力アドレスをそのまま出力アド
レスとして外部データメモリ９０に通し、データ変換回
路７０も外部データメモリ９０からのデータ（１６ビツ
トデータ）を無変換で通してＣＰＵｌ０１２０に渡す。

この無変換転送命令ｒ　ｏ　ｍ　ａ　ＯではＣＰＵｌ０
１２０から変換回路６０．７０に与えられる変換制御用
の信号Ｒ１，Ｒ２，Ｒ３はいずれも“Ｌ”レベルとなる
。

第２の命令ｒ　ｏｍａ　１は特殊波形の読み出しに適し
た命令である。この命令に対し、アドレス変換回路６０
はＣＰＵｌ０１２０から送られてきた入力アドレスの第
１３ピツ）Ａ１２が“０”のときは下位１２ビツトを無
変換で通すが第１３ビー。

）Ａ１２が“ｌ”のときは下位１２ビツトを反転させる
。なお、アドレス変換回路６ｏの出方アドレスの第１３
ビツトは入力アドレスの第１３ビツトＡ１２の値にかか
わらず０”に固定される。

また、この命令に対し、データ変換回路７ｏはＣＰＵｌ
０．２０から送られてきた入力アドレスの第１３ピツ）
　Ａ　１２をＣＰＵｌ０．２０に送るデータの第１３ビ
ツトＤ１２とするとともにＡ１２がｌ″′のとき下位の
１２ビツトデータを反転する形式で外部メモリ９０から
のデータを変換する。したがって、外部メモリ９０のア
ドレス領域００００〜０ＦＦＦに第２８図に示すような
有効データビット数１２の特殊波形データ（ｏ　ｏ　ｏ
　。

〜０ＦＦＦ）があるとすると、ＣＰＵｌ０１２０がこの
命令を指定アドレス００００〜Ｉ　ＦＦＦの範囲につい
て繰り返し実行した場合に、アドレス変換回路６０から
出力される外部メモリアドレスはいったんｏｏｏｏから
０ＦＦＦに進み、この間、データ変換回路７０は外部メ
モリ９０からのデータをそのまま通し、その後、アドレ
ス変換回路６０の反転動作により、外部メモリ９０への
アドレスは０ＦＦＦからｏｏｏｏに後進し、この間、デ
ータ変換回路７０は外部メモリ９０から出力されるデー
タの下位１２ビツトを反転し、第１３データピツ）Ｄ１
２を“ｌ”にして変換されたデータを出力する。結局、
ＣＰＵＩＯ２２０がアドレスをｏｏｏｏ〜Ｉ　ＦＦＦに
動かして命令ｒ。

ｍａｌを繰り返し実行した場合に、ＣＰＵｌ０１２０が
実際に受は取る波形は第２８図のｒｏｍａｌの欄の右方
に示すような波形となる。この変換波形は左方に示す外
部メモリ９０内の原波形を所定の態様で延長した繰り返
し波形（アドレス０ＦＦＦ、データ０ＦＦＦの点につい
て対称な波形）である、この結果、記憶容量の点につい
ていうと、変換波形のデータ自体を予め外部データメモ
リ９０に記憶させる方式に比べ、波形データ記憶容量が
半分になる利点がある。この命令ｒ　ｏ　ｍ　ａｌの場
合、制御信号Ｒ１，Ｒ２，Ｒ３のうちＲ１のみが“Ｈ″
レベルなる。

第３の命令）１０ＭＡ２は外部メモリデータの一部（半
語）の読み出しを指示する命令である。この命令の場合
、Ｒ２のみがＨ”レベルになる。

外部データメモリ９０の１アドレス（１ｍ）当りの記憶
容量は１６ビツトである。この命令ｒｏｍａ２に対し、
データ変換回路７０は、ＣＰＵｌ０１２０からのアドレ
スの第１６ビツ）Ａ１５がθ″のときは、外部データメ
モリ９０からの１６ビツトデータのうち、下位の８ビツ
トを残し。

上位の８ビツトを“Ｏ”にマスクする変換を実行し、Ａ
１５が“ｌ”のときは外部データメモリ９０から１６ビ
ツトデータのうち、上位の８ビツトを下位８ビツトにシ
フトする（残った上位８ビツトはマスク）変換を実行す
る。また、データ変換回路７０において入力アドレスの
第１６ビー／　）　Ａ１５を制御信号として使用してい
るので、アドレス変換回路６０ではＡ１５の値にかかわ
らず出力アドレスの第１６ビツトを所定値“θ″にマス
クする。なお、この場合において外部データメモリ９０
からの１６ビー、ト情報の上位８ビツトと下位ビットと
の関係は、１つのデータ（例えば位相データ）における
上位データ部分（例えば整数部）と下位データ部分（例
えば小数部）のような関係であってもよいし、異なる２
種類の８ビツトデータ（例えばレートデータとレベルデ
ータ）の各々であるような独立な関係であってもよい。

第４の命令ＲＯＭＡ３は外部メモリデータをシフトして
一部を読み出す命令である。この命令の場合、Ｒ３のみ
がＨ”レベルになる。この命令に対し、データ変換回路
７０は外部メモリ９０からの１６ビツトデータのうち、
ｂｉｔ１５はそのままにして上位１２ビツトのｂｉｔ１
５〜ｂｉｔ４をｂｉｔ１４〜ｂｉｔ３にシフトし、下位
の３ピツ）ｂｉｔ２〜ｂｉｔｏをＯにマスクする変換を
行う、ここに、外部メモリ９０の１６ビツトデータのう
ち上位１２ビツトは例えばｂｉｔ１５を符号ビットとす
る波形データであり、下位４ビツトは別のデータを表わ
す、この場合、上記の変換により、ＣＰＵｌ０．２０は
内部ＲＡＭ１０６２０６１で使用するのに適したフォー
マットの波形データを高速に読み取ることができる。

第２９図にアドレス変換回路６０のブロック図を示す、
このアドレス変換回路６ｏにはＭＣＰＵｌｏまたは５Ｃ
ＰｔＪ２０がらアドレスラッチ３０Ｍ、３Ｏ３、アドレ
ス切り換え回路４ｏを介して入力される１６ビツトのア
ドレスのうち、下位１２ビツト（ｂｉｔｏ−ｂｉｔｌｌ
）が詳細を第３０図に示す反転回路６１０に入力される
。この反転回路６１０は信号Ｒ１が命令ｒｏｍａｌを表
わす“１″でアドレスのＡｌ１が“１″のときＡＮＤゲ
ー）６１２からの信号により動作して入力されるアドレ
スの下位１２ビツトを反転させる。また、命令ｒｏｍａ
ｌの実行時に“ｌ”となる信号Ｒ１はインへ−夕６０２
を介して、ＡＮＤゲート６０４を禁止し、入力アドレス
のＡ１２の値にかかわらず出力アドレスの対応ピッ）（
ｂｉｔ１２）を“０”にする。入力アドレスのＡｌ１と
Ａ１４はそのまま出力アトレスの対応ピッ）（ｂｉｔ１
３、ｂｉｔ１４）として出力される。入力アドレスのＡ
１５（ＭＳＢ）はＡＮＤゲート６０８を介して出力アド
レスの対応ピッ）（ｂｉｔ１５）となる、命令ｒ　ｏ　
ｍ　ａ　２の実行中を表わす“ｌ”の信号Ｒ２が発生し
ているとき、この信号Ｒ２がインバータ６０６を介して
ＡＮＤゲート６０８を禁止して出力アトレスのｂｊｔ１
５（ＭＳＢ）を“０”にマスクする。

したがってアドレス変換回路６０は、無変換命令ｒｏｍ
ａｏとシフト読み出し命令ｒ　ｏｍａ３に対してはＲ１
＝″０”、Ｒ２＝“０″なので入力アトレスを出力アド
レスとしてそのまま通し、特殊波形読出し命仝ｒ　ｏ　
ｍ　ａ　１に対してはＲ１＝″ｌ″なので出力アドレス
のｂｉｔ１２をＯ″にマスクし、Ａ１２：１″の間尺転
回路６１０により入力アドレスの下位１２ピツ）（ｂｉ
ｔＯ〜ｂ　ｉ　ｔ　１１）を反転して出力アトレスとす
る。

更に、一部読み出し命令ｒ　ｏ　ｍ　ａ　２に対しては
Ｒ２＝″１″なので出力アトレスのｂｉｔ１５を“０”
にマスクする。このようにして、第２８図に関して述へ
たアドレス変換回路の機能が実現される。

第３１図にデータ変換回路７０のブロック図を示し、第
３２図にその詳細を示す、これらの図においてデータ入
力は第１図の外部メモリ９０から供給されるデータであ
る。第３２図において、入力データの上位８ビツトに結
合する３状態ゲ一ト回路７０２と入力データの下位８ビ
ツトに結合する３状態ゲ一ト回路７０４は出力するデー
タの下位８ビツトとして入力データの上位８ビツトを選
択するが、入力データの下位８ビツトを選択するかを決
めるためのものである。Ｒ２−”１”（ｒ　ｏｍａ２命
令）でＡ１５＝１のとき、ＡＮＤゲート７０６の“１”
出力信号とその反転信号であるインバータ７０８の出力
信号“Ｏ”により、ゲート回路７０２が導通し、ゲート
回路７０４がオフして入力データの上位８ビー／　）が
出力データの下位８ビツトとして選択される。その他の
場合は、ゲート回路７０２がオフし、ゲート回路７０４
が導通するので入力データの下位８ヒツトがそのまま出
力データの下位８ビツトとして出力される。更にＲ２−
“１”　　（ｒｏｍａ２命令）のとＳは、入力データの
に位８ビットに結合するＡＮＤゲート回路７１０が禁止
されて出力データの上位８ビットを“０”にマスクする
。即ち、Ｒ２″１″のときはインバータ７１２とＮＯＲ
ゲート７１４を介して禁止信号がＡＮＤゲート回路７１
Ｏに加わってＡＮＤゲート回路７１０における入力デー
タ上位８ビツトの通過が阻止される。また、ＡＮＤゲー
ト回路７１０における入力データの上位３ビツトと結合
するＡＮＤゲート素子はＲ１＝″１”　（ｒ　ｏｍａ　
ｌ命令）のときにＮＯＲゲート７１４を介して禁止され
、出力データの−Ｌ上位ビットを“０”にマスクする。

ＥＸ−ＯＲゲート回路７１６は入力データの下位１２ビ
ツトを選択的に反転するための回路である。ＥＸ−ＯＲ
ゲート回路７１６はＲ１＝“１”（ｒ　ｏｍａ　１命令
）でＡ１２＝１のとき、ＡＮＤゲート７１８からの反転
信号“ｌ”により、下位１２ビツトデータを反転し、そ
の他の場合は下位１２ヒ−、トデータをそのまま通す０
回路７１０内のＡＮＤゲート素子を介して入力データの
ｂｉｔ１２に結合する状態ゲート７２２はＲ１＝“１″
（ｒ　ｏｍａ　ｌ命令）のときに、信号Ｒ１に結合する
インバータ７２０を介して与えられる信号“０″により
オフし、代りに、Ａ１２に結合する３状態ゲート７２４
が信号Ｒ１によって導通して出力データのｂｉ　ｔ　１
２を発生する。シフトマスク回路７２６は選択的に入力
されたデータのｂｉｔ１５〜ｂｉｔ４を出力データのｂ
ｉｔ１４〜ｂｉｔ３にシフトし、出力データのｂｉｔ２
〜ｂｉ１０を“０″にマスクするための回路であり、Ｒ
３＝″ｌ″　（ｒ　ｏｍａ３命令）のとご信号Ｒ３に結
合するイン／ヘータ７２８からの信号“ｌ”によってこ
の変換を実行する。

したがって、データ変換回路７０は、無変換命令ｒｏｍ
ａｏ　（Ｒ１＝Ｒ２＝Ｒ３−“Ｏ”）のときは、入力さ
れる１６ビツトデータをそのまま通し、特殊波形読み出
し命令ｒｏｍａｌ（Ｒ１＝“ｌ”）のと５は入力アドレ
スの上位４ビー２ト（ｂｉｔ１５〜ｂｉｔ１２）が“ｏ
ｏｏｏ″（Ａ１２：Ｏのとき）か“０００１″　（ＡＩ
２＝ｌのとき）かによって、出力データの下位１２ビツ
トをそのまま入力データの下位１２ビツトとする（Ａ１
２＝Ｏのとき）か、或は、出力データの下位１２ビツト
を入力データの下位１２ビツトが反転されたデータとな
る（Ａ１２＝１）ようにブタ変換を行い、一部読み出し
命令ｒｏｍａ２（Ｒ２−“ｌ”）のときは出力データの
−Ｌ上位ビットがオールゼロで、出力データの下位８ビ
ツトが入力データの下位８ビツトとなるように（Ａ１５
０のとき）、或は１出力データの上位８ビツトがオール
ゼロで、出力データの下位８ビツトが入力データの上位
８ビツトとなる（Ａ１５＝１のとき）ようにデータ変換
を行い、シフト読み出し命令ｒ　ｏｍａ３　（Ｒ３＝　
１）（７）ときは出力データの下位３ビツト（ｂｉｔｏ
〜ｂｉｔ２）がオールゼロで、出力データのｂｉｔ３〜
ｂｉｔ１４が入力データのｂｉｔ４〜ｂｉｔ１５で、出
力データのｂ　ｉ　ｔ　１５　（ＭＳＢ）が入力データ
のｂｉｔ１５（ＭＳＢ）となるようにデータ変換を行う
、このようにして第２８図で述へたデータ変換機能が達
成されている。

以上により、アドレス変換回路６０とデータ変換回路７
０とを設けたことによる利点は明らかである。即ち、Ｃ
ＰＵｌ０５２０に、！−’）て、データメモリである外
部メモリ９０に対するアクセス命令ｒ　ｏｍａを実行す
るだけで、回路６０と７０の変換機能により、所望の変
換が施されたデータをただちに得ることができ、従来の
ように、外部メモリ９０のデータを演算用メモリである
内部ＲＡＭ１０６．２０６にいったん取り込んだ後に、
ＡＬＵ部１０８．２０８のようなＡＬＵを介して変換を
実行する必要がなく、処理が高速化される利点がある。

なお、第２８図に示したアクセス命令ｒ　ｏ　ｍ　ａの
リストは例示にすぎず、拡張、変更は容易である。

＜ＤＡＣサンプリング（第３３、第３４図）〉本実施例
においてＤＡＣｌｏｏはＭＣＰＵＩＯと５ＣＰＵ２０が
生成したデジタル楽音信号をアナログ楽音信号に変換す
るものである。第５図の５−５に示すように、ＭＣＰＵ
ＩＯはタイマインタラブド処理ルーチンのなかで、ＭＣ
ＰＵＩＯと５ＣＰＵ２０が生成したデジタル楽音信号の
サンプルをＤＡＣｌｏｏにセットする。この処理５−５
の実行間隔は平均としてはタイマインタラブド発生部１
１６の発生するインタラブド信号ＩＮＴの発生間隔に等
しいが、￥際の実行間隔はプログラム動作のために変動
する。したがって、処８！５５の実行間隔をＤ／Ａ変検
変換換周期としてＤ／Ａ変換を行ったとするとアナログ
楽音信号に大きな歪みが生じてしまう。

第３３図に右ＤＡＣ１００Ｒまたは左ＤＡＣ１００Ｌの
構成例を示す、第３３図の（Ａ）に示す構成では、処理
５−５の実行時に、ＭＣＰＵＩＯのオペレーション制御
回路１１２の制御の下に、内部ＲＡＭ１０６内の波形加
算用レジスタが指定され、そこに記憶されている最新の
デジタル楽音データが取り出され、データバスに乗せら
れる。

そして、データバスにデジタル楽音データが乗つている
タイミングでラッチ１００４のクロック入力にストロー
ブ用のプログラム制御信号がオペレーション制御回路１
１２から与えられデータバス上のデータがセットされ、
ラッチ１００４かも新しいデジタル楽音データがＤ／Ａ
変換器１００２に入力される。したがって、第３４図（
Ａ）に示すように、Ｄ／Ａ変換器１００２に入力される
デジタル楽音データはプログラム制御のために不安定な
周期で切り換わることになる。Ｄ／Ａ変換器１００２の
変換周期（サンプリング周期）は非常に安定していなけ
れば、その変換において大きな歪みが発生する。

この問題は第３３図（Ｂ）に示すような構成をとること
により解決される。すなわち、オペレーション制御回路
１１２からのプログラム制御信号によって制御されるソ
フト制御ラッチ１００４と、デジタル楽音信号をアナロ
グ楽音信号に変換するＤ／Ａ変換器１００２との間に、
インタラブド発生部１１６からの正確なタイミング信号
であるインタラブド信号ＩＮＴで制御されるインタフブ
ト制御ラッチ１００６を設ける。インタラブド信号の発
生周期はクロー７り発振器の安定度に従うので極めて安
定である。ラッチ１００６の出力はインタラブド信号の
タイミングに同期して切り換わる。すなわち、インタラ
ブド信号の発生周期がＤ／Ａ変換器１００２の変換（サ
ンプリング）周期となる。第３３図（Ｂ）の構成に対す
るタイムチャートを第３４図（Ｂ）に示す０図示のよう
に、ラッチ１００４の出力が切り換わるタイミングはイ
ンクラブド処理に移行するタイミングのずれや、該イン
タラブド処理に要する時間（ＩＩ４線部の長さ）によっ
て変動するがインタラブド信号で動作するラッチ１００
６があるのでＤ／Ａ変換器１００２の入力データが切り
換るタイミングはインタラブド信号と同期する。これに
より、第３３図（Ａ）の構成における歪み問題が解決さ
れる。

［変形例］ 以上で実施例の説明を終えるが、この発明の範囲を逸脱
することなく種々の変形、変更が可能である６例えば、
データ変換回路７０、アドレス変換回路６０の構成、機
能はアプリケーションに合わせて容易に変更できる。ま
た、実施例では特殊波形の読出しにアドレス変換回路６
０とデータ変換回路７０の両方の変換作用を利用してい
るが、このモードにおいてデータ変換回路７０に入力す
る制御信号ＡＩ２として、ＣＰＵからのアドレス情報に
は含まれない制御信号を使用するようにすれば、アドレ
ス変換回路６０なしでも同様の結果を得ることができる
。換言すると、実施例においてはアドレス情報の一部Ａ
１２、Ａ１５をデータ変換回路７０の制御信号として兼
用することにより、ＣＰＵからの制御信号線数を節約し
ている。

［発明の効果］ 以上のようにこの発明によれば、ＣＰＵがデータメモリ
をリードアクセスするだけで、データ変更回路手段の作
用またはデータ変更回路手段とアクセス変更回路手段の
両方の作用により、所望の変換が施されたデータがただ
ちに得られ、従来のようにデータメモリのデータを演算
用メモリに写し取った後、データ変換命令を実行する手
間を省略でき、高速処理が要求されるデジタルマイクロ
コンピュータにとって最適である。

【図面の簡単な説明】

第１図はこの発明を適用した電子楽器用処理装置の全体
構成図、 第２図は第１図のＭＣＰＵのブロック図。 第３図は第１図の５ＣＰＵのブロック図、第４図はＭＣ
ＰＵの実行するメインプログラムのフローチャート、 第５図はＭＣＰＵの実行するインタラブド処理ルーチン
のフローチャート。 第６図は５ＣＰＵの実行するプログラムのフローチャー
ト、 第７図は音源処理のフローチャート、 第８図は時間の経過に沿う実施例の動作のフローチャー
ト・ 第９図はチャンネル音源処理のフローチャート、 第１０図は波形データを示す図、 第１１図は音源処理用ＲＡＭテーブルを示す図、 第１２図は５ＣＰＵ動作開始終了機能に関係する回路の
ブロック図、 第１３図、第１４図、第１５図は第１２図の回路の動作
のタイムチャート、 第１６図はインタラブドマスク機能を有する回路のブロ
ック図、 第１７図はインタラブドマスク方式によるエンベロープ
設定処理のフローチャート、 第１８図は単一命令で複数のデータを転送する間インタ
ラブド信号によるメインプログラムの中断を禁止する機
能を有する回路のブロック図、第１９図は複数のデータ
を単一命令で転送するのに適したＲＡＭのメモリマツプ
例を示す図、第２０図は複数の転送命令による動作と単
一の転送命令による動作とを比較して示す図、第２１図
は単一転送命令方式によるエンベロープ設定処理のフロ
ーチャート、 第２２図は５ＣＰＵの停止モード利用にょるＭＣＰＵか
らの５ＣＰＵアクセス機能を説明するのに用いたフロー
チャート、 第２３図は５ＣＰＵに対する瞬時強制アクセス機能を有
するＭＣＰＵのブロック図、 第２４図は５ＣＰＵに対する瞬時強制アクセス機能に適
合する５ＣＰＵのブロック図、第２５図はＭＣＰＵから
５ＣＰＵの内部ＲＡＭにデータを書き込む場合の動作の
タイムチャート、 第２６図は第１図のメモリ装置競合回避回路のブロック
図、 第２７図は第２６図の回路の動作のタイムチャート、 第２８図は外部メモリからのデータを変換して取り込む
命令を含む外部メモリアクセス命令のリストを示す図、 第２９図は第１図のアドレス変＃回路のプロッり図、 第３０図はｗ４２９図の反転回路の回路図、第゛３１図
は＃Ｉ１図のデータ変換回路のブロック図、 第３２図はデータ変換回路の回路図、 第３３図は第１図のＤＡＣのサンプリング周期が不安定
になる構成とサンプリング周期を安定化した構成とを比
較して示す図、 第３４図はＤＡＣのサンプリング周期が不安定な場合の
タイムチャートと安定な場合のタイムチャートとを比較
して示す図である。 ｌ　Ｏ・・・・・・ＭＣＰＵ　　（ＣＰＵ）２０・・・
・・・５ＣＰＵ　　（ＣＰＵ）９０・・・・・・外部メ
モリ（データメモリ）１０６．２０６・・・・・・ｕＡ
Ｍ（ｙｉ算用メモリ）７０・・・・・・データ変換回路
（データ変更回路手段） ６０・・・・・・アドレス変換回路（アドレス変更回路
手段） 第 図 第 図 第１７ 図 第 図 第 図 第 図 第 図 Ｒ１に田 Ａ＋２ＡＩ５ 第３１　図 う°−タ査１に回鈷

Claims (2)

【特許請求の範囲】
1. （１）プログラムで動作するＣＰＵと、 データ源としてデータを記憶するデータメモリと、 前記ＣＰＵの演算のために使用される演算用メモリと、 前記ＣＰＵが前記データメモリをリードアクセスする際
   に前記データメモリから出力されるデータを前記ＣＰＵ
   からの制御信号に従って選択的に変更して前記演算用メ
   モリに書き込むデータを生成するデータ変更回路手段と
   、 を有することを特徴とするデジタルマイクロコンピュー
   タ。
2. （２）請求項１記載のデジタルマイクロコンピュータに
   おいて、 前記ＣＰＵが前記データメモリをリードアクセスする際
   に前記ＣＰＵから出力されるアドレスを前記ＣＰＵから
   の制御信号に従って選択的に変更して前記データメモリ
   に入力されるアドレスを生成するアドレス変更回路手段
   を 更に有することを特徴するデジタルマイクロコンピュー
   タ。