JP3152196B2

JP3152196B2 - 楽音発生回路

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Publication number: JP3152196B2
Application number: JP01195398A
Authority: JP
Inventors: 哲二市来
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 1998-01-07
Filing date: 1998-01-07
Publication date: 2001-04-03
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Description

【発明の詳細な説明】

【０００１】

【発明が属する技術分野】本発明は、楽音発生回路に関
し、特に、デジタル信号処理装置（ＤＳＰ）を含む音源
部と中央処理装置（ＣＰＵ）とが単一半導体基板上に搭
載された楽音発生回路に関する。

【０００２】

【従来の技術】楽音発生装置は、通常、ＭＩＤＩ（Musi
cal Instrument Digital Interface）、鍵盤あるいはシ
ーケンサなどからの演奏情報を入力する演奏入力部、楽
音波形を発生する音源部、入力された演奏情報に応じて
前記音源部を制御する中央処理装置（ＣＰＵ：Central
Processing Unit）などから構成されている。ＣＰＵ
は、入力された演奏情報に応じて、チャンネルアサイ
ン、パラメータ変換などの音源ドライバ処理を実行し、
音源部の割り当てたチャンネルに変換したパラメータと
発音開始指示（ノートオン）を供給する。音源部は音源
レジスタに格納されたパラメータ情報に基づいて楽音デ
ータを生成するものであり、波形メモリ音源を例にとる
と、波形サンプルデータが格納された波形メモリから波
形サンプルデータが読み出され、読み出された波形サン
プルデータにエンベロープを付加し、さらに、デジタル
信号処理装置（ＤＳＰ：Digital Signal Processor）等
を用いてエフェクトを付与することにより楽音データを
生成する。

【０００３】ここで、前記ＣＰＵには制御プログラムを
記憶するメモリ（ＲＯＭ）とワークエリアとして使用さ
れるＲＡＭとが接続され、また、音源部には波形サンプ
ルデータを格納する波形メモリ（ＲＯＭあるいはＲＡ
Ｍ）とディレイ等のエフェクトを付加するためにＤＳＰ
により使用される遅延用ＲＡＭとが接続される。したが
って、これらのメモリをそれぞれ独立して設けることと
すると、４つのメモリを設けることが必要となる。近
年、半導体製造技術の進歩に伴い、上述したＣＰＵと音
源部とを単一の半導体基板上に搭載した、音源チップが
用いられるようになってきている。

【０００４】

【発明が解決しようとする課題】上述した従来のＣＰＵ
と音源部とを１チップ化した楽音発生回路においては、
外部バスとして１つのバスしか用意されておらず、従っ
て、ＣＰＵと音源部の外部バスの使用形態は一意的であ
り、該楽音発生回路を当該電子楽器に応じた使い方をす
ることができなかった。従来の楽音発生回路の該１つの
バスには、ＣＰＵの使用するプログラムと音源部の使用
する波形データを記憶したメモリが接続される。ＣＰＵ
と音源部が該１つのバスを共用することによりＣＰＵの
動作が制限されるため、該楽音発生回路を適用する対象
が比較的低いグレードの電子楽器に限定されていた。

【０００５】そこで、本発明は、ＣＰＵと音源部が１チ
ップ化された楽音発生回路において、ＣＰＵと音源によ
るＬＳＩのバスの使用形態を、用途あるいは目的に応じ
て切り替えることができる楽音発生回路を提供すること
を目的としている。また、前述した各メモリに対して効
率的にアクセスすることが可能な楽音発生回路を提供す
ることを目的としている。

【０００６】

【課題を解決するための手段】上記目的を達成するため
に、本発明の楽音発生回路は、少なくとも、波形メモリ
から波形データを読み出す読出回路、読み出した波形デ
ータにエンベロープを付与するエンベロープ付与部およ
び波形データにエフェクトを付与するデジタル信号処理
装置を有する音源部と、中央処理装置とを同一半導体基
板上に搭載した楽音発生回路であって、波形メモリが接
続される第１の外部バスに接続するための第１の外部バ
ス接続端子と、前記波形メモリとは異なるメモリが接続
される第２の外部バスに接続するための第２の外部バス
接続端子と、前記読出回路、前記デジタル信号処理装置
および前記中央処理装置と前記第１および第２の外部バ
ス接続端子との接続を制御する第１および第２のアクセ
ス管理部と、複数の動作モードのうちの１つを指示する
モード指示部とを有し、前記アクセス管理部は、前記モ
ード指示部の指示する動作モードに応じて、前記読出回
路、前記デジタル信号処理装置および前記中央処理装置
と前記第１および第２の外部バス接続端子との接続状態
を変更するようになされているものである。

【０００７】また、前記複数の動作モードは、前記中央
処理装置がスタンバイ状態とされ、前記読出回路が前記
第１の外部バス接続端子に接続され、前記信号処理装置
が前記第２の外部バス接続端子に接続されるモード、前
記読出回路と前記信号処理装置が前記第１の外部バス接
続端子に接続され、前記中央処理装置が前記第２の外部
バス接続端子に接続されるモード、および、前記デジタ
ル信号処理装置と前記中央処理装置が前記第２の外部バ
ス接続端子に接続されるモードとされているものであ
る。さらに、前記楽音発生回路は、他の楽音発生回路に
対しマスターあるいはスレーブとされ、他の楽音発生回
路とともに複数チップ構成で動作することができるよう
になされている。

【０００８】さらにまた、本発明の他の楽音発生回路
は、少なくとも、波形メモリから波形データを読み出す
読出回路、読み出した波形データにエンベロープを付与
するエンベロープ付与部および波形データにエフェクト
を付与するデジタル信号処理装置を有する音源部と、中
央処理装置とを同一半導体基板上に搭載した楽音発生回
路であって、第１および第２の外部バス接続端子と、前
記読出回路、前記デジタル信号処理装置および前記中央
処理装置と前記第１および第２の外部バス接続端子との
接続を制御する第１および第２のアクセス管理部と、第
１の動作モードまたは第２の動作モードを指示するモー
ド指示部とを有し、前記アクセス管理部は、前記モード
指示部が第１の動作モードを指示しているときは、前記
読出回路と前記デジタル信号処理装置を前記第１の外部
バスに接続して同バスを時分割で使用させるとともに、
前記中央処理装置を前記第２の外部バスに接続し、前記
モード指示部が第２の動作モードを指示しているとき
は、前記読出回路と前記中央処理装置を前記第１の外部
バスに接続して同バスを時分割で使用させるとともに、
前記デジタル信号処理装置と前記中央処理装置を前記第
２の外部バスに接続して同バスを時分割で使用させるよ
うになされているものである。

【０００９】このような本発明の楽音発生回路によれ
ば、動作モードに応じて、ＣＰＵ、読出回路およびＤＳ
Ｐを第１および第２の外部バス接続端子に選択的に接続
することができるため、当該波形メモリ、プログラムメ
モリ、ワークメモリおよび遅延メモリを第１および第２
の外部バスに選択的に接続することが可能となり、種々
の使用形態で楽音発生回路を使用することが可能とな
る。

【００１０】

【発明の実施の形態】図１は、本発明の楽音発生回路の
一実施の形態の内部構成を示すブロック図である。な
お、本発明の楽音発生回路による発音チャンネル数は任
意のものとすることができるが、ここでは、時分割チャ
ンネル動作で３２チャンネル分の楽音を同時に発生する
波形メモリ音源方式の音源である場合を例にとって説明
する。

【００１１】図１において、１は本発明の楽音発生回路
（以下、単に、「音源ＬＳＩ」という）であり、この楽
音発生回路１には、ＣＰＵ２、タイマ３、ＭＩＤＩイン
タフェース回路４、シリアル入出力回路５、パラレル入
出力回路６、音源レジスタ７、読出回路８、エンベロー
プ（ＥＧ）付与部９、ミキサ付きＤＳＰ１０、アクセス
管理部Ａ１４、アクセス管理部Ｂ１５、およびモードレ
ジスタ１６が内蔵されている。また、１１はシリアル入
力端子、１２はシリアル入出力端子、１３はシリアル出
力端子、１７は内部バス、１８は前記アクセス管理部Ａ
に接続された第１の外部バス接続端子、１９は前記アク
セス管理部Ｂに接続された第２の外部バス接続端子であ
る。なお、前記第１の外部バス接続端子１８には第１の
外部メモリバス（Ａバス）が、前記第２の外部バス接続
端子１９には第２の外部メモリバス（Ｂバス）がそれぞ
れ接続される。そして、各外部メモリバス（Ａバスおよ
びＢバス）には、それぞれメモリＡおよびメモリＢが接
続される。

【００１２】ここで、ＣＰＵ２は、例えば汎用のシング
ルチップマイクロコンピュータにおけるＣＰＵ部と同等
のものとされており、動作を停止して電力消費を低減す
るためのスタンバイモードを有しており、また、アドレ
ス空間を複数個のエリアに分割して各エリア毎にデータ
バス幅およびアクセスステートを選択することができる
ようになされている。このＣＰＵ２は、プログラムメモ
リに格納されている制御プログラムに従い、前述した演
奏処理やこの音源ＬＳＩが搭載されている電子楽器の制
御を行なう。

【００１３】タイマ３は計時動作やタイマ割込を行なう
ものであり、前記ＣＰＵ２による自動演奏や自動伴奏に
おける時間管理、エンベロープ制御およびエフェクト制
御等に利用される。ＭＩＤＩインタフェース回路４は、
ＭＩＤＩメッセージの入出力を行なうインタフェース回
路であり、前記ＣＰＵ２は、このＭＩＤＩインタフェー
ス回路４を通じて、鍵盤部および外部から入力されるＭ
ＩＤＩデータを外部ＭＩＤＩ機器に出力するとともに、
外部ＭＩＤＩ機器から入力されるＭＩＤＩデータに基づ
いて音源部の制御を行なう。

【００１４】シリアル入出力回路（シリアル入出力ポー
ト）５は、例えば、鍵盤２１の操作信号の入出力に用い
られる。ＣＰＵ２は、前記ＭＩＤＩインタフェース回路
４から入力されるＭＩＤＩデータおよび前記シリアル入
出力ポート５から入力される鍵盤２１の操作情報を前記
演奏情報として受け取り、前記音源ドライバ処理を実行
する。パラレル入出力回路（パラレル入出力ポート）６
は、例えば当該電子楽器等の操作パネルやこの音源ＬＳ
Ｉの外部に設けられたＣＰＵ２２との間のデータの入出
力を行なう。すなわち、ＣＰＵ２は、このパラレル入出
力回路６を介してパネルスイッチのスキャンを行ないパ
ネルスイッチの操作を検出するとともに、パネル表示器
の表示内容を制御する。また、ＣＰＵ２がスタンバイ状
態とされているときは、このパラレル入出力回路６を介
して外部に設けられたＣＰＵとこの音源ＬＳＩ１内部の
音源レジスタ７とが接続されることとなる。

【００１５】音源レジスタ７、読出回路８、ＥＧ付与部
９およびＤＳＰ１０は音源部を構成している。音源レジ
スタ７は前記パラメータ情報を記憶するレジスタであ
り、この音源ＬＳＩ１により生成する３２チャンネル分
の楽音を制御するための発音制御データを記憶する第１
の領域と、ミキサを制御するためのミキサ制御データを
記憶する第２の領域と、ＤＳＰを制御するためのＤＳＰ
制御データを記憶する第３の領域を有している。そし
て、前記第１の領域には、発音制御データとして各発音
チャンネルで生成される楽音を制御するノートオン／オ
フ、ノートナンバ、波形アドレス、エンベロープパラメ
ータ、変調パラメータ等が記憶される。また、前記第２
の領域には、ミキサ制御データとしてＥＧ付与部９から
出力される各発音チャンネルの楽音データ、他のＬＳＩ
２５やＡＤＣ（アナログデジタル変換器）２４から入力
される楽音データおよびＤＳＰ１０で処理中の楽音デー
タをそれぞれ音量制御してミキシングするための各音量
データが記憶される。さらに、前記第３の領域には、Ｄ
ＳＰ制御データとしてＤＳＰ１０における信号処理の内
容を制御するマイクロプログラム、信号処理に使用され
る係数データ、遅延ＲＡＭのアドレスを制御するアドレ
スデータ等が記憶される。

【００１６】読出回路８は、発音チャンネルごとに、ノ
ートオンの入力に応じて、波形メモリ中の上記波形アド
レスで示されるアドレスに記憶された波形サンプルデー
タを、ノートナンバに応じた速さで増加する読出アドレ
スを用いて補間処理に必要な数だけ読み出す波形読出動
作を開始する。前述のように、この実施の形態において
は時分割３２チャンネル動作とされており、読み出され
た波形サンプルデータが３２チャンネル分、時分割で出
力される。読み出された各発音チャンネルの波形サンプ
ルデータの補間処理もこの読出回路８において実行され
る。ＥＧ付与部９は、前記読出回路８から出力された各
発音チャンネルの波形サンプルデータに音量エンベロー
プ等を付与する部分であり、発音チャンネルごとに、ノ
ートオンの入力に応じて、上記エンベロープパラメータ
に基づく時間変化を示すエンベロープ波形を生成し、読
出回路８から出力される時分割３２チャンネルの楽音デ
ータに対し該エンベロープ波形に応じた音量制御を行
う。

【００１７】ミキサ付ＤＳＰ１０は、各発音チャンネル
の波形サンプルデータをミキシングしてサンプリング周
期毎の楽音波形データを生成すると共に、コーラス、リ
バーブ、バリエーション等のエフェクト処理を楽音波形
データに付与するものであり、前記ミキサ制御データに
基づき、発音チャンネルの楽音データ、他の音源ＬＳＩ
２５やＡＤＣ２４からの楽音データあるいはＤＳＰ１０
で処理中の楽音データを複数通りにミキシングし、その
うちの一部のミキシング結果を入力として上記マイクロ
プログラムに基づく信号処理を行い、さらに、他のミキ
シング結果を他のＬＳＩ２５やＤＡＣ（デジタルアナロ
グ変換器）２６に供給する。

【００１８】アクセス管理部Ａ１４は、第１の外部バス
接続端子１８に接続された第１の外部メモリバス（Ａバ
ス）に接続されたメモリＡ２８に対する、前記ＣＰＵ
２、読出回路８およびＤＳＰ１０からのアクセスの管理
を行い、アクセス管理部Ｂ１５は、第２の外部バス接続
端子１９に接続された第２の外部メモリバス（Ｂバス）
に接続されたメモリＢ２９に対する、前記ＣＰＵ２、読
出回路８およびミキサ付ＤＳＰ１０からアクセスの管理
を行う。また、モードレジスタ１６は、この音源ＬＳＩ
の動作モードを設定するレジスタであり、このモードレ
ジスタの内容に応じて前記アクセス管理部Ａ１４および
アクセス管理部Ｂ１５による制御の状態が決定される。
なお、このモードレジスタ１６の内容は、図示しない複
数個のモード端子の電源ＶｃｃないしアースＥへの接続
状態により設定されるようになっている。

【００１９】前述したように、この音源ＬＳＩ１には速
度やデータ幅の異なる各種のメモリを接続することがで
き、前記モードレジスタ１６により設定される動作モー
ドに応じて、前記波形メモリ、プログラムメモリ、ワー
クメモリおよび遅延メモリを前記ＡバスあるいはＢバス
に接続することにより、この音源ＬＳＩ１を各種のグレ
ードの音源チップとして動作させることが可能となる。

【００２０】以下、前記音源ＬＳＩ１の有する動作モー
ドについて説明する。第１の動作モード（シングルモー
ド）は、前記ＣＰＵ２をスタンバイモードとして動作を
停止し、音源部のみを動作させるモードである。そし
て、前記アクセス管理部Ａ１４は前記読出回路８と外部
バス端子１８とを接続し、前記アクセス管理部Ｂ１５は
前記ＤＳＰ１０と外部バス端子１９とを接続する。ま
た、前記Ａバスに波形メモリを接続し、前記Ｂバスに前
記ＤＳＰ１０によりアクセスされる遅延用メモリを接続
する。このモードのときには、この音源ＬＳＩ１は全体
として３２チャンネルの音源チップとして動作すること
となり、前記パラレル入出力回路６を介して、外部のＣ
ＰＵ２２が音源レジスタ７を直接読み書きすることとな
る。この場合には、それぞれのメモリに対するアクセス
競合が発生しない。

【００２１】また、このシングルモードの音源ＬＳＩを
２個接続することにより、６４発音チャンネルの音源を
構成することができる。この場合には、２つの音源ＬＳ
Ｉで、前記波形メモリおよび遅延用メモリを共用するこ
ととなる。したがって、一方の音源チップをマスター、
他方をスレーブに設定し、マスターとなる音源ＬＳＩか
らスレーブとなる音源ＬＳＩに対して、クロック信号等
のタイミング信号を送出して該２つの音源ＬＳＩ間の同
期をとるとともにＤＲＡＭのリフレッシュ等も行なうよ
うにする。なお、このマスター、スレーブの設定も、前
記モードレジスタ１６により設定する。

【００２２】第２の動作モード（セパレートモード）
は、前記アクセス管理部Ａは前記読出回路８と前記ＤＳ
Ｐ１０とを前記外部バス端子１８に接続し、前記アクセ
ス管理部Ｂは前記ＣＰＵ２を前記外部バス端子１９に接
続する。そして、前記Ａバスに波形メモリと遅延メモリ
とを接続し、前記ＢバスにプログラムＲＯＭおよびワー
クメモリを接続する。このときは、ＢバスはＣＰＵ２の
専用バスとして使用されるため、ＣＰＵ２は本来の処理
能力を発揮することができる。

【００２３】第３の動作モード（デュアルモード）は、
前記アクセス管理部Ａは前記読出回路８と前記ＣＰＵ２
を前記外部バス端子１８に接続し、前記アクセス管理部
Ｂは前記ＣＰＵ２と前記ＤＳＰ１０を前記外部バス端子
１９に接続する。そして、波形メモリとＣＰＵ２のプロ
グラムＲＯＭを前記Ａバスに接続し、ＤＳＰ１０の遅延
メモリとＣＰＵ２のワークメモリを前記Ｂバスに接続す
る。このモードでは、ＣＰＵ２と読出回路８がメモリバ
スＡ上でメモリを共有するため、ＣＰＵ２の能力が低下
する場合がある。また、メモリバスＢに接続されるＲＡ
Ｍとして、高速アクセス可能なＳＲＡＭを使用すること
により、ＣＰＵ２の処理能力に負担をかけないようにす
る。

【００２４】以下、上述した本発明の３つの動作モード
について、各モードに設定された本発明の音源ＬＳＩを
用いた電子楽器の構成例に基づいて詳細に説明する。図
２は、第１のモード（シングルモード）に設定された音
源ＬＳＩを２個（一方をマスター、他方をスレーブ）用
いて構成された電子楽器の一構成例を示すブロック図で
ある。この図において、３０および３１は前述した本発
明の音源ＬＳＩであり、前記タイミング信号により２つ
の音源ＬＳＩ間の同期を取るとともに、３０はシングル
モード／マスターに設定され、３１はシングルモード／
スレーブの各動作モードに設定されている。したがっ
て、各音源ＬＳＩ３０および３１に内蔵されているＣＰ
Ｕ２はいずれもスタンバイモードとされている。３２は
この電子楽器全体の制御動作および前述した演奏処理を
実行する中央処理装置（ＣＰＵ）、３３はＣＰＵ３２に
よる自動演奏や自動伴奏における時間管理や、エンベロ
ープ制御や効果制御等に利用されるタイマである。

【００２５】３４は外部ＭＩＤＩ端子２０に接続された
ＭＩＤＩインタフェース回路、３５は鍵盤２１に接続さ
れたシリアル入出力回路（シリアル入出力ポート）、３
６はパネル表示器および操作子２２に接続されたパラレ
ル入出力回路（パラレル入出力ポート）である。また、
３７は前記ＣＰＵ３２の制御プログラムを格納するプロ
グラムメモリ、３８はワークエリアとして使用されるメ
モリ（ＲＡＭ）である。さらに、２６は前記音源ＬＳＩ
３１におけるシリアル出力端子１３に接続されたアナロ
グデジタル変換器（ＤＡＣ）であり、前記音源ＬＳＩ３
１中のミキサ付きＤＳＰ１０から出力される楽音信号を
Ｄ／Ａ変換し、サウンドシステム２７に出力する。ここ
で、音源ＬＳＩ３０で生成された楽音信号は、音源ＬＳ
Ｉ３０のシリアル入出力端子１２から出力され、音源Ｌ
ＳＩ３１のシリアル入出力端子１２に供給されている。
音源ＬＳＩ３１のミキサ付きＤＳＰ１０では、音源ＬＳ
Ｉ３０から供給された楽音信号と音源ＬＳＩ３１で生成
された楽音信号が混合され、その混合された楽音信号が
ＤＡＣ２６に出力される。なお、前述のように、この動
作モードにおいては、音源ＬＳＩ３０および３１に内蔵
されているＣＰＵ２はスタンバイモードとされているた
め、前記外部ＣＰＵ３２は、音源ＬＳＩ３０および３１
のパラレル入出力回路６を介して、それぞれの音源レジ
スタ７に対し、制御データを書き込むようになされる。

【００２６】４０は前記マスターとなる音源ＬＳＩ３０
の第１の外部バス端子１８およびスレーブとなる音源Ｌ
ＳＩ３１の第１の外部バス端子１８に接続された波形メ
モリである。４１は前記マスターとなる音源ＬＳＩ３０
の第２の外部バス端子１９およびスレーブとなる音源Ｌ
ＳＩ３１の第２の外部バス端子１９に接続された遅延メ
モリであり、例えばＤＲＡＭが用いられている。前述し
たように、前記音源ＬＳＩ３０および３１は第１の動作
モードとされており、前記音源ＬＳＩ３０および３１の
各アクセス管理部Ａ１４は読出回路８を前記第１の外部
バス端子１８に接続し、各アクセス管理部Ｂ１５はそれ
ぞれのミキサ付きＤＳＰ１０を前記第２の外部バス端子
１９に接続するように制御されている。したがって、前
記波形メモリ４０は前記音源ＬＳＩ３０中の読出回路８
（以下、ＴＧ−Ｍという）と前記音源ＬＳＩ３１中の読
出回路８（以下、ＴＧ−Ｓという）の両者からアクセス
され、前記遅延メモリ４１は前記音源ＬＳＩ３０中のＤ
ＳＰ１０（以下、ＤＳＰ−Ｍという）と前記音源ＬＳＩ
３１中のＤＳＰ１０（以下、ＤＳＰ−Ｍという）の両者
からアクセスされることとなる。

【００２７】次に、前記波形メモリ４０および遅延メモ
リ４１に対する前記２つの音源ＬＳＩ３０および３１か
らのアクセスタイミングの一例について、図５の（ａ）
に示すタイミングチャートを参照して説明する。上述し
たように、前記図２に示した電子楽器においては、２つ
の音源ＬＳＩ３０および３１にそれぞれ内蔵されている
音源部により一つの波形メモリを共有している。本出願
人は、このように２つの音源チップから共通の波形メモ
リにアクセスする場合に、効率的にアクセスする方法を
提案している（特開平９−１４６５５１号公報）。この
電子楽器においても、この提案されている波形メモリ読
出方式を採用するものとする。

【００２８】この提案されている方法においては、前記
読出回路は、処理Ａ、処理Ｂ、取込み処理および補間処
理の４つの処理を行うようになされている。ここで、処
理Ａは、時分割チャンネルタイミングにしたがって、主
として各チャンネルのアドレスを作成する処理である。
処理Ｂは、時分割チャンネルタイミングとは異なるタイ
ミングで、読み出しアドレスを波形メモリに送出する処
理である。取込み処理は、処理Ｂにより波形メモリに送
出されたアドレスにしたがって読み出された波形サンプ
ルを取込み、各チャンネル別に波形バッファに書き込む
処理である。この波形バッファには、各チャンネルごと
に複数個の波形サンプル格納領域が設けられている。補
間処理は、時分割チャンネルタイミングにしたがって、
波形バッファから各チャンネルの波形サンプルを読み出
し、補間を行って補間済みサンプルを生成出力する処理
である。

【００２９】ここで、前記マスターとなる音源ＬＳＩ３
０に内蔵された読出回路８をＴＧ−Ｍとよび、スレーブ
とされた音源ＬＳＩ３１に内蔵された読出回路８をＴＧ
−Ｓと呼ぶこととする。ＴＧ−Ｍは、１サンプリング周
期（１ＤＡＣサイクル）を前半と後半に分割し、前半で
第０〜第１５チャンネルについての処理Ａを行い、後半
で第１６〜第３１チャンネルの処理Ａを行うようになさ
れている。また、ＴＧ−Ｓは前半で第３２〜第４７チャ
ンネルの処理Ａを行い、後半で第４８〜６３チャンネル
の処理Ａを行うようになされている。また、ＴＧ−Ｓの
処理タイミングは、ＴＧ−Ｍの処理タイミングに比べて
１／４ＤＡＣサイクルだけ遅れている。

【００３０】ＴＧ−Ｍの第０〜第１５チャンネルの処理
Ｂを行う処理Ｂ前半区間は、当該チャンネルの処理Ａを
行う処理Ａ前半区間が終了した直後から開始される。ま
た、ＴＧ−Ｂの第１６〜第３１チャンネルの処理Ｂを行
う処理Ｂ後半区間は、当該チャンネルの処理Ａを行う処
理Ａ後半区間が終了した直後から開始される。ＴＧ−Ｓ
の処理Ｂの前半および後半の区間と、処理Ａの前半およ
び後半の区間とのタイミングの関係も同様である。した
がって、処理Ｂ前半および後半の区間は、いずれも１Ｄ
ＡＣサイクルの１／４の時間幅を持つこととなり、処理
Ｂについては、ＴＧ−Ｍの第０〜第１５チャンネルの処
理Ｂ前半処理→ＴＧ−Ｓの第３２〜第４７チャンネルの
処理Ｂ前半処理→ＴＧ−Ｍの第１６〜第３１の処理Ｂ後
半処理→ＴＧ−Ｓの第４８〜第６３チャンネルの処理Ｂ
後半処理→…の順で、ＴＧ−ＭとＴＧ−Ｓの処理Ｂが交
互に実行されることとなる。

【００３１】取込み処理は、前記処理Ｂのアドレス送出
のタイミングにしたがって行われるため、取込み処理に
ついても、同様に、ＴＧ−Ｍの第０〜第１５チャンネル
の取込み前半処理→ＴＧ−Ｓの第３２〜第４７チャンネ
ルの取込み前半処理→ＴＧ−Ｍの第１６〜第３１の取込
み後半処理→ＴＧ−Ｓの第４８〜第６３チャンネルの取
込み後半処理→…の順で、ＴＧ−ＭとＴＧ−Ｓの取込み
が交互に実行されることとなる。また、前記補間処理
は、前記時分割チャンネルタイミングにしたがって、チ
ャンネル毎に順次実行される。すなわち、前記処理Ｂ前
半処理あるいは処理Ｂ後半処理の各タイミングが終了し
たときから当該チャンネルに対応する補間処理が開始さ
れる。

【００３２】図５（ａ）の（１）におけるＡバスのＴＧ
−ＭおよびＴＧ−Ｓにおける斜線の部分は、前述した処
理Ｂにより実行される波形メモリアクセスのタイミング
を示している。このように、ＴＧ−ＭおよびＴＧ−Ｓに
よる波形メモリアクセスタイミングは、１ＤＡＣサイク
ルを４等分したタイミングで交互に実行されている。ま
た、前述のように、波形メモリアクセスタイミングはＤ
ＡＣサイクルとは独立したタイミングで実行されるため
に、図示するようにいずれのＴＧからもアクセスされな
いタイミングが存在する場合がある。前記波形メモリが
ＲＡＭにより構成されているときには、この空き期間を
用いて、前記波形メモリへのあらたな波形データの書き
込みや編集を行うこともできる。

【００３３】さて、サンプリング周波数を４４．１ｋＨ
ｚとしたとき、前記１ＤＡＣサイクルは２２．７μｓｅ
ｃとなる。前記Ａバスを介して２つの音源ＬＳＩ３０、
３１からそれぞれ３２チャンネルの発音チャンネルのア
クセスが行われ、各チャンネルあたり最大で２回の読み
出しを行うものとすると、１ＤＡＣサイクルで６４×２
＝１２８回のアクセスが行われることとなる。したがっ
て、前記ＴＧ−ＭおよびＴＧ−Ｓからは２２．７μｓｅ
ｃ／１２８＝１７７ｎｓｅｃサイクルで読出が行われる
こととなる。２つの音源ＬＳＩは、以上のような方法で
時分割的な読み出しを行うことで波形メモリ４０を共有
しているが、この時分割的な読み出しのやり方をこれに
限定する必要はない。２つの音源ＬＳＩが、波形メモリ
の１アクセスタイミング毎に交互にアクセスを行うよう
にしてもよいし、いずれか一方の音源ＬＳＩが優先的に
アクセスを行うようにしてもよい。

【００３４】図５の（ａ）における（２）は、前記マス
ターに設定された音源ＬＳＩ３０中のＤＳＰ（ＤＳＰ−
Ｍ）およびスレーブに設定された音源ＬＳＩ３１中のＤ
ＳＰ（ＤＳＰ−Ｓ）による前記遅延メモリ４１へのアク
セスのタイミングである。１つのＤＳＰから遅延メモリ
４１へのアクセスは、１ＤＡＣサイクルに最大６４回
（それぞれ、読み出しないし書き込みのアクセス）であ
るため、前記遅延メモリ４１へのアクセス回数は、１Ｄ
ＡＣサイクルで最大１２８回実行されることとなる。そ
こで、この例では、奇数番目（偶数番目）のタイムスロ
ットを用いて前記ＤＳＰ−Ｍが遅延メモリ４１をアクセ
スし、偶数番目（奇数番目）のタイムスロットを用いて
前記ＤＳＰ−Ｓが遅延メモリ４１をアクセスするように
している。なお、各タイムスロットは１７７ｎｓｅｃと
されている。このように、この場合には、前記２つの音
源ＬＳＩ３０、３１に内蔵されているＤＳＰを遅延メモ
リ４１を共有していることに起因する時間遅れ等の不都
合がなく使用することができる。したがって、それぞれ
のＤＳＰはマイクロプログラムの任意のタイミングで書
き込みないし読み出しを実行することができる。

【００３５】このように、このシングルモード（第１の
モード）の音源ＬＳＩを２つ用いた電子楽器において
は、前記Ａバスが音源部の読出回路からの波形メモリへ
のアクセスに専用に使用され、前記ＢバスがＤＳＰから
の遅延メモリへのアクセスに専用に使用されているため
に、６４チャンネルの楽音を発生し、発生した楽音に２
つのＤＳＰによるエフェクト処理を行うことができる。
また、この例は、通常の音源チップと同様に本発明の音
源ＬＳＩを使用することができ、任意の処理能力を有す
るＣＰＵ３２と組み合わせて、高いグレードの電子楽器
を構成することができる。

【００３６】次に、本発明の音源ＬＳＩを前述した第２
のモード（セパレートモード）として構成した場合につ
いて、図３に示す構成の電子楽器を例にとって説明す
る。図３において、前記図２と同一の構成要素には同一
の番号を付して説明を省くこととする。４２は本発明の
音源ＬＳＩであり、この場合には、前述した第２の動作
モード（セパレートモード）とされている。前述したよ
うに、この第２の動作モードにおいては、Ａバスに波形
メモリと遅延用ＲＡＭの両者を接続し、Ｂバスに内蔵Ｃ
ＰＵ２が使用するプログラムＲＯＭ４３およびワークメ
モリ（ＲＡＭ）４４が接続されるモードである。この第
２のモードにおいては、Ａバスを波形メモリ４０と遅延
用ＲＡＭ４１で共用しているため、これらに対するアク
セス競合についての考慮が必要となる。

【００３７】このように構成された電子楽器において、
ＭＩＤＩ端子２０、鍵盤２１およびパネル表示器および
操作子２２は、それぞれ音源ＬＳＩ４２に内蔵されてい
るＭＩＤＩインタフェース回路４、シリアル入出力回路
（ポート）５およびパラレル入出力回路６に直接接続さ
れる。また、音源ＬＳＩ４２に内蔵されているミキサ付
きＤＳＰ１０の出力はシリアル出力端子１３を介して、
ＤＡＣ２６に接続されている。さらに、音源ＬＳＩ４２
の第１の外部バス端子１８には、Ａバスを介して波形メ
モリ４０および遅延ＲＡＭ４１が接続されており、第２
の外部バス端子１９にはＢバスを介して音源ＬＳＩ４２
に内蔵されているＣＰＵ２のプログラムメモリ４３およ
びワーク用メモリ（ＲＡＭ）４４が接続されている。こ
のように、この電子楽器は、前記図２の場合と比較して
少ない部品点数で実現されている。

【００３８】図５の（ｂ）は、この電子楽器におけるＡ
バスを介した波形メモリおよび遅延メモリへのアクセス
およびＢバスを介したプログラムメモリおよびワークＲ
ＡＭへのアクセスの一例を示すタイミングチャートであ
る。ここで、前記Ａバスに接続された波形メモリ４０に
は、音源ＬＳＩ４２に内蔵されている読出回路８から、
１ＤＡＣサイクルに最大６４回（３２チャンネル×２回
の読出）のアクセスがある。また、同じくＡバスに接続
された遅延メモリ４１には、音源ＬＳＩ４２に内蔵され
ているＤＳＰ１０から１ＤＡＣサイクルに最大６４回
（それぞれ、読み出しないし書き込みのアクセス）であ
るため、Ａバスは１ＤＡＣサイクルに最大１２８回アク
セスされることとなり、１回のアクセスは１７７ｎｓｅ
ｃのタイムスロットで行われる。

【００３９】図５（ｂ）の（１）はこの様子を示す図で
あり、前記音源ＬＳＩ４２に内蔵されている読出回路８
（ＴＧ−Ｍ）およびＤＳＰ１０（ＤＳＰ−Ｍ）からのメ
モリアクセスの様子が示されている。ＴＧ−Ｍは、前述
の場合と同様に、１ＤＡＣサイクルを前半部分と後半部
分とに分割し、該前半部分で第０〜第１５チャンネルに
ついての処理Ａ、後半部分で第１６〜第３１チャンネル
の処理Ａを実行する。そして、後半部分において前記Ｄ
ＡＣサイクルとは独立したタイミングで第０〜第１５チ
ャンネルについての処理Ｂおよび取り出し処理を実行す
る。また、前半部分で前記ＤＡＣサイクルとは独立した
タイミングで第１６〜第３１チャンネルについての処理
Ｂおよび取り出し処理を実行する。図５（ｂ）の（１）
におけるＴＧ−Ｍは、前記取り出し処理のタイミングを
示している。

【００４０】一方、前記ＤＳＰ−Ｍは、図５（ｂ）の
（１）に示すように、前記Ａバスにアクセスする。前記
アクセス管理部Ａ１４（図１）は、前記１ＤＡＣサイク
ルを１２８に分割した１７７ｎｓｅｃの各タイムスロッ
トのうち、奇数番目（偶数番目）のタイムスロットを前
記ＴＧ−Ｍに割り当て、偶数番目（奇数番目）のタイム
スロットを前記ＤＳＰ−Ｍに割り当てる。これにより、
ＴＧ−ＭおよびＤＳＰ−Ｍはそれぞれ最大６４回のメモ
リアクセスを行うことができる。このようにして、３２
チャンネルの楽音を発音し、発生した楽音に１つのＤＳ
Ｐによるエフェクト処理を行うことができる。

【００４１】また、図５（ｂ）の（２）は、前記Ｂバス
に対する内蔵ＣＰＵ２のアクセスの様子を示す図であ
り、色の濃い部分はＣＰＵ２からプログラムメモリ４３
に対するアクセスの時間を示し、色の薄い部分はＣＰＵ
２からワークメモリ４４に対するアクセスが行われてい
る時間を示す。この図に示すように、前記内蔵ＣＰＵ２
は、前記音源部（ＴＧ−ＭおよびＤＳＰ−Ｍ）によるメ
モリアクセスと無関係にＢバスを占有して前記プログラ
ムメモリ４３およびワークメモリ４４にアクセスするこ
とができ、その処理能力を最大に発揮することが可能と
なる。このように、この電子楽器においては、少ない部
品点数で３２音を同時に発音することが可能となる。ま
た、ＤＳＰによりエフェクトを付加することができる。
なお、前述の例においては、波形メモリ４０はＲＯＭで
構成されているものとしたが、前記ＲＡＭにより構成さ
れた遅延メモリ４１に波形サンプルを格納するようにし
てもよい。本構成は、発音数は３２音であるが、高度な
自動演奏や自動伴奏等の機能が求められる中級グレード
の電子楽器に向いている。

【００４２】次に、本発明の音源ＬＳＩを第３の動作モ
ード（デュアルモード）で使用した場合について、図４
に示す電子楽器の構成例および図５の（ｃ）に示すタイ
ミングチャートを参照して説明する。この電子楽器は、
３２チャンネルの楽音を生成し、ＤＳＰによりエフェク
トを付与することができるものである。図４において、
前述した図２あるいは図３と同一の構成要素には同一の
番号を付し、その説明は省略する。４５は前述した第３
の動作モードに設定された本発明の音源ＬＳＩである。
４６は前記音源ＬＳＩ４５の第１の外部バス端子１８に
接続されたメモリであり、波形サンプルと前記内蔵ＣＰ
Ｕ２の制御プログラムが格納された波形およびプログラ
ムＲＯＭとされている。また、４７は前記音源ＬＳＩ４
５の第２の外部バス端子１９に接続されたメモリであ
り、前記ＤＳＰ用の遅延メモリおよび前記内蔵ＣＰＵ２
用のワークメモリとして使用される遅延およびワークＲ
ＡＭである。図４に示すように、この動作モードの音源
ＬＳＩを使用した場合には、前述した図３の場合より
も、より部品点数が少なくなっていることがわかる。

【００４３】前述のように、この場合には、前記音源Ｌ
ＳＩ４５は第３の動作モードとされており、この動作モ
ードにおいては、前記読出回路８および内蔵ＣＰＵ２の
両者がＡバスに接続されている波形メモリおよびプログ
ラムメモリをアクセスすることとなる。また、前記ＤＳ
Ｐ１０および前記内蔵ＣＰＵ２の両者がＢバスに接続さ
れている遅延用メモリおよびワーク用メモリをアクセス
することとなる。

【００４４】図５の（ｃ）を参照しつつ、前記Ａバスお
よびＢバスへのアクセスについて説明する。ここで、前
記Ａバスにアクセスするタイミングは、前述の場合と同
様に１タイムスロット１７７ｎｓｅｃとされ、１ＤＡＣ
サイクルで１２８回のアクセスを行うことができるよう
に設定されている。前述のように、発音チャンネルが３
２チャンネルであるから、前記読出回路８（ＴＧ−Ｍ）
は、１ＤＡＣサイクルに最大６４回の波形メモリアクセ
スを行うことが必要である。したがって、前記内蔵ＣＰ
Ｕ２は残りのタイムスロット（最低でも６４タイムスロ
ットはある）で前記プログラムメモリをアクセスするこ
ととなる。すなわち、前記ＣＰＵ２がＡバスをアクセス
したときに、前記ＴＧ−ＭがＡバスをアクセスしていた
場合には、ウエイトステートが挿入され、ＣＰＵ２はプ
ログラムメモリへのアクセスを待たされることとなり、
ＣＰＵ２の処理能力は若干低下することとなる。図５
（ｃ）の（１）は、この様子を説明するものであり、図
示するように、前記ＴＧ−Ｍのアクセスと、前記ＣＰＵ
−Ｍのアクセスが競合したときには、両者が交互にＡバ
スを使用している。

【００４５】なお、前述したＣＰＵ２の処理能力の低下
の影響を少なくするためには、例えば、前記プログラム
メモリに格納されている命令を前記遅延およびワークＲ
ＡＭ４７に転送して、該ＲＡＭ４７上で命令を実行させ
る、発音していないチャンネルまたは減衰終了している
チャンネルは波形アクセスしない、波形サンプルが８ビ
ットリニア波形の場合には波形の外挿補間を行うなどの
方法を採用すればよい。

【００４６】一方、Ｂバスに関しては、前述のように、
前記ＤＳＰ１０は前記遅延メモリ４７に１ＤＡＣサイク
ルあたり最大６４回アクセスする。また、前記ＣＰＵ２
も前記ワークメモリに随時アクセスする。したがって、
このＢバス上におけるアクセス競合によりＣＰＵ２処理
能力の低下を防止するために、この電子楽器において
は、ＢバスへのＣＰＵ２およびＤＳＰ１０のアクセスを
ウエイトなしの２ステートアクセス（８８．６ｎｓｅ
ｃ）とし、前記遅延およびワークＲＡＭ４７として中高
速のスタティックＲＡＭ（ＳＲＡＭ）を用いている。こ
れにより、１ＤＡＣサイクルに前記遅延およびワークＲ
ＡＭに２５６回のアクセスが可能となる。そして、２５
６個の８８．６ｎｓｅｃのタイムスロットの奇数番目
（偶数番目）を前記ＤＳＰ１０が使用し、偶数番目（奇
数番目）を前記ＣＰＵ２が使用するようにしている。こ
こで、中高速のスタティックＲＡＭを用いているのは、
該ＲＡＭが一般に広く使用されており、比較的容易に安
価に入手することが可能であるからである。これに比
べ、現時点で高速のＲＯＭはあまり一般的でないため、
採用することが難しい。

【００４７】図５（ｃ）の（２）はＢバスに対するアク
セスの様子を示す図であり、この図に示すように、中高
速のＳＲＡＭを使用しているために、前述したセパレー
トモードの場合（図５（ｂ）の（２））と同様の速度で
アクセスすることができている。このように、この電子
楽器においては、少ない構成要素で３２チャンネルを同
時発音するとともに、ＤＳＰを用いてエフェクトを付与
することができる。ＣＰＵ２のプログラムメモリへのア
クセスは多少遅くなるものの、一般的な用途には十分な
速度が確保できる。波形サンプルと制御プログラムを１
つのＲＯＭ化し、かつ、遅延メモリとワークメモリを１
つのＲＡＭ化しているため、構成する部品点数が減少す
るとともに、それらを配線するための回路基板も小型化
され、全体として小型化、低コスト化することができ
る。本構成は、発音数が３２で、簡単な自動演奏や自動
伴奏を搭載した低級グレードの電子楽器に適している。

【００４８】以上、本発明の音源ＬＳＩが第１〜第３の
モードに設定されているときについてそれぞれ説明した
が、異なるモードに設定されている音源ＬＳＩを複数個
用いて電子楽器を構成することも可能である。

【００４９】図６は、異なるモードに設定された本発明
の音源ＬＳＩを２個用いて６４チャンネル同時発音の電
子楽器の構成例を示すブロック図である。この図におい
て、前記図２〜図４と同一の構成要素には同一の番号を
付し、説明を省略することとする。４８は前述した第２
の動作モード（セパレートモード）に設定された本発明
の音源ＬＳＩであり、４９は前述した第１の動作モード
におけるスレーブモード（シングル／スレーブモード）
に設定された本発明の音源ＬＳＩである。したがって、
前記音源ＬＳＩ４８が音源ＬＳＩ４９に対してマスター
となり、該マスターとなった音源ＬＳＩ４８からスレー
ブの音源ＬＳＩ４９に対して、タイミング信号、楽音信
号等が供給される。また、この例においては、前記音源
ＬＳＩ４８に内蔵されたＤＳＰ１０は遅延メモリにアク
セスすることができないので、該ＤＳＰ１０の内部のデ
ータレジスタだけを使用する（長時間の遅延を必要とし
ない）エフェクト処理のみ実行可能である。例として
は、ディジタルフィルタ処理、イコライザ処理等が実行
可能である。

【００５０】したがって、前記音源ＬＳＩ４８の第１の
外部バス端子１８と前記音源ＬＳＩ４９の第１の外部バ
ス端子１８に波形メモリ４０が接続され、前記音源ＬＳ
Ｉ４８の第２の外部バス端子１９を介してＢバスに前記
音源ＬＳＩ４８の内蔵ＣＰＵ２のプログラムＲＯＭ４３
およびワークメモリ（ＲＡＭ）４４が接続されている。
また、前記音源ＬＳＩ４９の第２の外部バス端子１９に
は音源ＬＳＩ４９の内蔵ＤＳＰ１０の遅延用メモリ４１
が接続されている。さらに、前記ＭＩＤＩ端子２０、鍵
盤２１およびパネル表示器および操作子２２は、それぞ
れ、前記マスターとなる音源ＬＳＩ４８に内蔵されてい
るＭＩＤＩインタフェース回路４、シリアル入出力回路
５およびパラレル入出力回路６（図１）に直接接続され
ている。また、ＤＡＣ２６は前記スレーブとされた音源
ＬＳＩ４９のシリアル出力端子１３に接続されており、
該ＤＡＣ２６の出力はサウンドシステム２７に接続され
ている。ここで、音源ＬＳＩ４８で生成された楽音信号
は、音源ＬＳＩ４８のシリアル入出力端子１２から出力
され、音源ＬＳＩ４９のシリアル入出力端子１２に供給
されている。音源ＬＳＩ４９のミキサ付きＤＳＰ１０で
は、音源ＬＳＩ４８から供給された楽音信号と音源ＬＳ
Ｉ４９で生成された楽音信号が混合され、ＤＳＰでエフ
ェクト処理された後にＤＡＣ２６に出力される。

【００５１】この場合には、前記音源レジスタ４８の内
蔵ＣＰＵ２は前記音源ＬＳＩ４８のＢバスを占有して、
プログラムＲＯＭ４３およびワークＲＡＭ４４にアクセ
スすることができ、その処理能力をフルに発揮すること
ができる。また、音源ＬＳＩ４８の読出回路（ＴＧ−
Ｍ）と音源ＬＳＩ４９の読出回路（ＴＧ−Ｓ）は、Ａバ
ス上の波形メモリ４０をアクセスすることとなるが、前
述のように、３ステートのアクセスで、１２８回アクセ
スすることが可能であり、６４チャンネル分の波形サン
プルを１ＤＡＣサイクルに読み出すことが可能となる。
さらに、前記音源ＬＳＩ４９中のＤＳＰは、音源レジス
タ４９のＢバス端子を介して遅延メモリ４１にアクセス
することができ、これも前述のように１ＤＡＣサイクル
に１２８回のアクセスが可能であるため、このＤＳＰに
より６４チャンネル分のエフェクトを付与することがで
きる。なお、前記音源ＬＳＩ４８中のＣＰＵ２は、自チ
ップ内の音源部とスレーブとされた音源ＬＳＩ４９中の
音源部の両者の制御を行う。このように、６４音を発音
し、ＤＳＰによりエフェクトを付与することができる電
子楽器を構成することができる。この場合、音源ＬＳＩ
４８中のＣＰＵ２が６４チャンネル全ての管理を行う
が、発音数が増加するに従い音源ドライバ処理の負荷が
急激に増加するため、その他の電子楽器機能を追加する
ことは難しくなる。この構成は、多少機能は少なくても
よいからとにかく発音数を増やしたい、中級グレードの
単機能電子ピアノなどに向いている。

【００５２】前述した構成では、音源ＬＳＩ４８中のＤ
ＳＰは遅延メモリのアクセスを行っていない。そこで、
図６中に破線で示すように、音源ＬＳＩ４８の内蔵ＤＳ
Ｐの出力をＢバス端子に接続し、Ｂバスに接続されたＲ
ＡＭ中にＤＳＰ１０によりアクセスされる遅延メモリ領
域を設けて、該Ｂバス上で前記ＣＰＵ２のプログラムメ
モリおよびワークメモリとバスを共用するようにしても
よい。ここで、前記ＣＰＵ２と前記ＤＳＰ１０との間で
バスの競合が発生した場合には、前記ＤＳＰ１０による
アクセスを優先するものとする。したがって、前記ＤＳ
Ｐ１０のアクセス回数分ＣＰＵの処理能力が低下する
が、前記ＤＳＰのアクセス回数を５〜６回程度に抑えれ
ば問題はない。このようにすれば、前記音源ＬＳＩ４８
中のＤＳＰを用いて、マイクエコー等の長時間遅延を使
用するエフェクトを付与することも可能である。

【００５３】なお、前述したように、前記ＣＰＵ２はア
ドレス空間を分割した各エリア毎にデータバス幅を設定
することができるため、前記波形メモリや遅延メモリに
格納される波形データの１ワードのビット数は、８ビッ
トあるいは１６ビット等いずれのビット数にも設定する
ことができる。また、上記においては、電子楽器を例に
とって説明したが、これに限られることはなく、例え
ば、汎用のパーソナルコンピュータに接続される音源ボ
ード等においても同様に楽音発生回路を用いることがで
きる。

【００５４】

【発明の効果】以上のように、本発明の楽音発生回路に
よれば、複数の動作モードを設定することができるた
め、それぞれの使用形態に応じた構成に対応することが
できる。また、同一の外部バス上に接続された複数のメ
モリに効率的にアクセスすることができる。

【図面の簡単な説明】

【図１】本発明の楽音発生回路の一実施の形態におけ
る構成を示すブロック図である。

【図２】本発明の楽音発生回路を第１のモードで２個
使用した電子楽器の構成例を示すブロック図である。

【図３】本発明の楽音発生回路をその第２のモードで
使用した電子楽器の構成例を示すブロック図である。

【図４】本発明の楽音発生回路をその第３のモードで
使用した電子楽器の構成例を示すブロック図である。

【図５】本発明の楽音発生回路の各動作モードにおけ
るメモリアクセスタイミングの例を示すタイミングチャ
ートである。

【図６】本発明の楽音発生回路を２個用いる電子楽器
の他の構成例を示すブロック図である。

【符号の説明】

１、３０、３１、４２、４５、４８、４９音源ＬＳ
Ｉ、２、３２ＣＰＵ、３、３３タイマ、４、４１
ＭＩＤＩインタフェース回路、５、３５シリアル入出
力回路、６、３６パラレル入出力回路、７音源レジ
スタ、８読出回路、９ＥＧ付与部、１０ミキサ付
きＤＳＰ、１１、１２、１３端子、１４、１５アク
セス管理部、１６モードレジスタ、１７バスライ
ン、１８、１９外部バス端子、２０ＭＩＤＩ端子、２
１鍵盤、２２パネル／外部ＣＰＵ、２３アナログ
波形入力、２４ＡＤＣ、２５他のＬＳＩ、２６Ｄ
ＡＣ、２７サウンドシステム、２８、２９外部メモ
リ、３７、４３プログラムＲＯＭ、３８、４４ワー
クＲＡＭ、４０波形メモリ、４１遅延メモリ、４６
波形およびプログラムメモリ、４７遅延およびワーク
メモリ

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開平９−185371（ＪＰ，Ａ) 特開平７−181974（ＪＰ，Ａ) 特開平６−222761（ＪＰ，Ａ) 特開平７−302253（ＪＰ，Ａ) 特開平４−60595（ＪＰ，Ａ) 特開平４−60596（ＪＰ，Ａ) 特開平４−62595（ＪＰ，Ａ) ＩＢＭＴｅｃｈｎｉｃａｌＤｉｓｃｌｏｓｕｒｅＢｕｌｌｅｔｉｎ，Ｖｏｌ．32，Ｎｏ．４Ａ，”ＤｕａｌＢｕｓＰｒｏｃｅｓｓｏｒＡｒｃｈｉｔｅｃｕｔｕｒｅ”，Ｓｅｐｔｅｍｂｅｒ 1989，ｐ．161−165 (58)調査した分野(Int.Cl.⁷，ＤＢ名) G10H 1/00 - 1/12 ＩＢＭＴｅｃｈｎｉｃａｌＤｉｓｃｌｏｓｕｒｅＢｕｌｌｅｔｉｎ

Claims

(57)【特許請求の範囲】

【請求項１】少なくとも、波形メモリから波形デー
タを読み出す読出回路、読み出した波形データにエンベ
ロープを付与するエンベロープ付与部および波形データ
にエフェクトを付与するデジタル信号処理装置を有する
音源部と、中央処理装置とを同一半導体基板上に搭載し
た楽音発生回路であって、波形メモリが接続される第１の外部バスに接続するため
の第１の外部バス接続端子と、前記波形メモリとは異なるメモリが接続される第２の外
部バスに接続するための第２の外部バス接続端子と、前記読出回路、前記デジタル信号処理装置および前記中
央処理装置と前記第１および第２の外部バス接続端子と
の接続を制御する第１および第２のアクセス管理部と、複数の動作モードのうちの１つを指示するモード指示部
とを有し、前記アクセス管理部は、前記モード指示部の指示する動
作モードに応じて、前記読出回路、前記デジタル信号処
理装置および前記中央処理装置と前記第１および第２の
外部バス接続端子との接続状態を変更するようになされ
ていることを特徴とする楽音発生回路。
【請求項２】前記複数の動作モードは、前記中央処
理装置がスタンバイ状態とされ、前記読出回路が前記第
１の外部バス接続端子に接続され、前記信号処理装置が
前記第２の外部バス接続端子に接続されるモード、前記
読出回路と前記信号処理装置が前記第１の外部バス接続
端子に接続され、前記中央処理装置が前記第２の外部バ
ス接続端子に接続されるモード、および、前記デジタル
信号処理装置と前記中央処理装置が前記第２の外部バス
接続端子に接続されるモードであることを特徴とする前
記請求項１記載の楽音発生回路。
【請求項３】他の楽音発生回路に対しマスターある
いはスレーブとされ、他の楽音発生回路とともに複数チ
ップ構成で動作することができるようになされているこ
とを特徴とする前記請求項１あるいは２に記載の楽音発
生回路。
【請求項４】少なくとも、波形メモリから波形デー
タを読み出す読出回路、読み出した波形データにエンベ
ロープを付与するエンベロープ付与部および波形データ
にエフェクトを付与するデジタル信号処理装置を有する
音源部と、中央処理装置とを同一半導体基板上に搭載し
た楽音発生回路であって、第１および第２の外部バス接続端子と、前記読出回路、前記デジタル信号処理装置および前記中
央処理装置と前記第１および第２の外部バス接続端子と
の接続を制御する第１および第２のアクセス管理部と、第１の動作モードまたは第２の動作モードを指示するモ
ード指示部とを有し、前記アクセス管理部は、前記モー
ド指示部が第１の動作モードを指示しているときは、前
記読出回路と前記デジタル信号処理装置を前記第１の外
部バスに接続して同バスを時分割で使用させるととも
に、前記中央処理装置を前記第２の外部バスに接続し、
前記モード指示部が第２の動作モードを指示していると
きは、前記読出回路と前記中央処理装置を前記第１の外
部バスに接続して同バスを時分割で使用させるととも
に、前記デジタル信号処理装置と前記中央処理装置を前
記第２の外部バスに接続して同バスを時分割で使用させ
ることを特徴とする楽音発生回路。