JPH11167517A - 信号処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 ＣＰＵの処理速度を低下することなく、ＣＰ
ＵとＤＳＰでメモリを共有する。 【解決手段】 ＣＰＵ９はバッファ１２１を介してＲＡ
Ｍ１３にアクセスできるようなっており、ＣＰＵ９から
のアドレスとＤＳＰ１１からのアドレスがセレクタ１２
２に供給される。セレクタ１２２はＣＰＵ９によって生
成される制御信号ＣＳ２によって制御される。これによ
り、ＣＰＵ９がＲＡＭ１３にアクセスする際に、ＤＳＰ
１１に優先される。一方、ＤＳＰ１１は、ＣＰＵ９がＲ
ＡＭ１３にアクセスしていないことを制御信号ＣＳ２に
よって検知し、空きタイムスロットを利用してＲＡＭ１
３にアクセスする。この場合、ＤＳＰ１１は内部に設け
られたＦＩＦＯを介してＲＡＭ１３にアクセスする。こ
れにより、ＤＳＰ１１のデータ書込読出タイミングが調
整される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＣＰＵとＤＳＰで
ＲＡＭを兼用するのに好適な信号処理装置に関する。

【０００２】

【従来の技術】電子楽器では、波形発生器から出力され
る波形信号にデジタル処理を施して、所望の出力波形信
号を得て、これをサウンドシステムに供給して発音を行
うことが行われる。この場合、電子楽器の各構成部分を
制御するＣＰＵ（中央演算処理装置）とは別に、波形信
号にデジタル処理を施すＤＳＰ（デジタル シグナル プ
ロセッサ）を用いて、リアルタイムに波形処理が施され
ることが多い。

【０００３】

【発明が解決しようとする課題】ところで、ＣＰＵは、
その作業領域としてのＲＡＭと接続され、必要に応じて
ＲＡＭにアクセスし、データの読出書込を行う。一方、
ＤＳＰは、波形処理の演算アルゴリズムで必要とされる
データ遅延のため、演算途中のデータをＲＡＭに一旦書
き込んで、これを読み出して遅延されたデータを得るこ
とがある。この場合、ＣＰＵとＤＳＰに個別にＲＡＭを
設けると、２つのＲＡＭが必要となるので、回路が大規
模となり、さらに配線も複雑になるという欠点がある。

【０００４】そこで、この点を解消するため、２つのプ
ロセッサでＲＡＭを兼用する技術が開発されている。こ
の技術は、ＲＡＭへのアクセスに関するタイムスロット
を時分割で行うものであって、予めタイムスロットをＣ
ＰＵとＤＳＰに交互に割り振っておくものである。ま
た、固定のタイムスロットで時分割を行う代わりに、Ｄ
ＳＰとＣＰＵのＲＡＭアクセスが重なったときにＣＰＵ
にＷＡＩＴをかけ、ＤＳＰによるＲＡＭアクセスを優先
させて行い、ＣＰＵはＤＳＰによるアクセスが行われて
いない期間を利用してＲＡＭアクセスを行うようにする
方法も提案されている。しかしながら、ＣＰＵに連続し
てＲＡＭをアクセスする必要が生じても、ＤＳＰに割り
振られたタイムスロットでは、ＣＰＵはＲＡＭにアクセ
スすることができないので、それだけＣＰＵは待たされ
ることになる。この結果、ＣＰＵのＲＡＭに対するアク
セス速度が低下し、これに伴ってＣＰＵの動作速度が低
下する。したがって、ＣＰＵは本来の性能を十分発揮す
ることができないといった問題があった。また、ＣＰＵ
によるＲＡＭアクセスをＤＳＰに優先させることも考え
られるが、ＤＳＰはシステムクロックに同期してマイク
ロプログラムを実行することにより動作しており、ＣＰ
ＵのようにＷＡＩＴをかけることができないので、従来
のＤＳＰでそれを実現することは不可能であった。

【０００５】本発明は、上述した事情に鑑みてなされた
ものであり、動作速度を低下させることなく、２つのプ
ロセッサで１つのメモリを共有することを目的とする。

【０００６】

【課題を解決するための手段】上記課題を解決するた
め、請求項１に記載の発明にあっては、装置全体の制御
を行う制御プロセッサと、予め定められた演算処理を実
行する信号処理プロセッサと、前記制御プロセッサと前
記信号処理プロセッサとでアクセス可能な共有メモリと
を有する信号処理装置において、前記制御プロセッサか
ら前記共有メモリへのアクセスを、前記信号処理プロセ
ッサからの前記共有メモリへのアクセスに優先させるよ
うに制御するアクセス制御部を備え、前記信号処理プロ
セッサは、処理動作を規定するプログラムを格納するプ
ログラムメモリと、前記プログラムメモリから前記プロ
グラムを読み出す読出部と、前記プログラムに従って入
力データに演算処理を施して出力データを生成するとと
もに、前記プログラムで指定されるタイミングにおいて
前記出力データの生成過程で生ずる中間データを入出力
する演算部と、前記演算部からの前記中間データを前記
共有メモリに出力する際に当該中間データをバッファリ
ングするとともに、前記共有メモリからの前記中間デー
タを前記演算部に出力する際に当該中間データをバッフ
ァリングするバッファ部と、前記制御プロセッサが前記
共有メモリにアクセスしていない期間を検知し、当該期
間において前記バッファ部からの前記中間データを前記
共有メモリに入出力するように前記バッファ部を制御す
るとともに、前記プログラムで指定されるタイミングに
おいて前記バッファ部からの前記中間データを前記演算
部に入出力するように前記バッファ部を制御する制御部
とを有し、前記演算部と前記バッファ部との間の前記中
間データの入出力は、前記プログラムで指定されるタイ
ミングで行うことを特徴とする。

【０００７】また、請求項２に記載の発明にあっては、
前記制御部は、前記中間データを前記共有メモリに書き
込むための書込アドレスと、前記共有メモリから前記中
間データを読み出すための読出アドレスとを発生し、前
記制御プロセッサが前記共有メモリにアクセスしていな
い期間において、前記書込アドレスまたは前記読出アド
レスを前記共有メモリに出力することにより、前記バッ
ファ部から前記中間データを前記共有メモリに入出力す
ることを特徴とする。

【０００８】また、請求項３に記載の発明にあっては、
前記入力データと前記出力データはサンプルクロックに
同期して前記演算部から入出力され、前記演算部は、前
記サンプルクロック周波数の整数倍の周波数であるシス
テムクロックに基づいて、１サンプルクロック周期毎に
複数の演算処理を実行し、前記制御部は、１サンプルク
ロック期間内に必要とされる前記共有メモリへのアクセ
ス回数が満たされないことを事前に検知し、前記制御プ
ロセッサに対して前記共有メモリへのアクセスを停止す
るよう指令することを特徴とする。

【０００９】

【発明の実施の形態】Ａ．実施形態の構成 本実施形態においては、本発明に係わる信号処理装置の
一例として、電子楽器を取りあげ説明する。 １．実施形態の全体構成 図１は、本発明の一実施形態である電子楽器の全体構成
を示すブロック図である。図において、１はＭＩＤＩイ
ンターフェースであって、ＭＩＤＩデータの入出力を行
う。２はネットワークインターフェースであって、通信
回線を介して発音データや制御信号の送受信を行う。３
は表示器であって、音量やＭＩＤＩデータによって指定
される音色等がそこに表示される。４は設定操作子であ
って、演奏者がこれを操作すると、音色や音量あるいは
各種のエフェクトが指定できるようになっている。５は
ハードディスクであって、ＭＩＤＩデータ等が格納され
る。６は、リムーバブルディスクであって、フロッピー
ディスク等の可搬型の記録媒体が該当する。このリムー
バブルディスクには、ＭＩＤＩデータ等が図示せぬ読出
書込装置を介して書き込まれ、また、読み出される。７
はタイマであって、時間の計測を行う。８はＲＯＭであ
って、そこには装置全体を制御する制御プログラム等が
格納されている。

【００１０】次に、９はＣＰＵであって、ＣＰＵバス１
６を介して装置の各部分と接続され、制御プログラムに
従って装置全体を制御する。また、ＣＰＵ９は、ＭＩＤ
Ｉインターフェース１からの演奏入力に応じて、波形発
生器１０やＤＳＰ１１で生成する楽音の制御を行う。例
えば、ノートオンが入力した場合、このノートオンに対
し、波形発生器１０の発音チャンネルを割当て、割り当
てたチャンネルにおいて当該ノートオンに対応した楽音
の発生を指示する。

【００１１】次に、波形発生器１０は、複数の発音チャ
ンネルを有しており、それぞれ時分割動作を行う低周波
発振器ＯＳＣ、ディジタルフィルタＤＣＦ、エンベロー
プ発生器ＥＧ、およびチャンネル累積器ＡＣＣ等で構成
される。各発音チャンネルは、各々独立しており、複数
の楽音データを発生できるようになっている。発生され
た楽音データは混合され、波形データとして出力され
る。ここで波形データのサンプル周波数は、４４．１Ｋ
Ｈｚであり、波形発生器１０には、その周波数が４４．
１ＫＨｚのサンプルクロックＦｓが供給される。また、
ＣＰＵ９は、サンプルクロックＦｓに同期したシステム
クロックφで動作しており、その周波数は５．６４４８
ＭＨｚ（＝１２８＊Ｆｓ）に設定されている。したがっ
て、ＣＰＵ９は波形データの１サンプル期間に１２８ス
テップの処理を行うことができる。なお、システムクロ
ックφは図示せぬ水晶発振回路によって生成され、これ
を１２８分周してサンプルクロックＦｓが生成される。

【００１２】また、ＤＳＰ１１は、波形発生器１０から
の波形データに加減乗除等の演算処理を施す。これによ
り、リバーブ、ディストーションまたはコーラスといっ
たエフェクト効果を得ることができる。ここで、ＤＳＰ
１１はシステムクロックφによって動作する。上述した
ようにシステムクロックφはサンプルクロックＦｓに同
期しており、φ＝１２８Ｆｓの関係があるから、ＤＳＰ
１１は、波形データに同期して１サンプル当たり１２８
ステップの演算処理を行うことが可能である。そして、
ＤＳＰ１１で波形処理を施された波形データはＤＡコン
バータ（ＤＡＣ）１４によってアナログ信号に変換さ
れ、これがサウンドシステム１５に供給されると、発音
されるようになっている。なお、本実施例では、簡単化
のために（マイクロプログラムのステップ数）＝（１サ
ンプリング周期内の遅延メモリアクセス数）として説明
を行うが、必ずしもそうである必要はない。ＤＳＰの遅
延メモリに対するアクセス頻度を、マイクロプログラム
の３ステップに１回とか、４ステップに１回にしても良
い。

【００１３】次に、１２は接続制御部であって、ＣＰＵ
バス１６およびＤＳＰ１１とＲＡＭ１３に接続される。
この接続制御部１２は、ＣＰＵ９からＲＡＭ１３へのア
クセスをＤＳＰ１１からＲＡＭ１３へのアクセスに優先
させるように制御する。また、ＲＡＭ１３はＣＰＵ９の
作業領域として使用されるとともに、ＤＳＰ１１からの
データを遅延させる遅延メモリとして動作する。

【００１４】２．主要部の構成 図２は、本実施形態に係わる電子楽器の主要部の構成を
示すブロック図である。図において、ＣＰＵバス１６
は、コントロールバスｂ１、読出書込バスｂ２、アドレ
スバスｂ３、およびデータバスｂ４から構成される。そ
して、ＣＰＵ９は、読出動作または書込動作を指示する
判定信号ＲＷを読出書込バスｂ２に出力し、アドレス信
号ＡＤをアドレスバスｂ３に出力し、読出動作ではデー
タバスｂ４上のデータＤを取り込むと共に、書込動作で
は書き込もうとするデータＤをデータバスｂ４に出力す
る。判定信号ＲＷはハイレベルで読出を指示し、ローレ
ベルで書込を指示する。また、アドレス信号ＡＤは、Ｒ
ＡＭ１３，ＲＯＭ８，ＤＳＰ１１、ＭＩＤＩインターフ
ェース１といったアクセス先の別と、該アクセス先の内
部における個別のアドレス指定を行う。

【００１５】また、アドレスデコーダ１６はアドレス信
号ＡＤをデコードして、アクセス先を指示する制御信号
ＣＳ１〜ＣＳ３を生成する。各制御信号ＣＳ１〜ＣＳ３
はハイレベルでアクティブを指示する。例えば、ＣＰＵ
９がＲＡＭ１３にアクセスする場合には、制御信号ＣＳ
２をハイレベルにして、その他の構成部分に送出する制
御信号ＣＳ１，ＣＳ２をローレベルにする。これによっ
て、アドレスバスｂ３上のアドレス信号ＡＤがＲＡＭ１
３に対するアドレスであることが判る。また、図１のＭ
ＩＤＩインターフェース１等、その他のブロックについ
ても同様であり、各ブロックにはそれぞれアドレスデコ
ーダが備えられており、それぞれ対応するアドレスによ
りアクセスされる。

【００１６】次に、ＤＳＰ１１は、ＣＰＵ９の制御の
下、波形データの演算処理を行う。演算処理は、マイク
ロプログラムと制御データに基づいて行われる。ＤＳＰ
１１には、ＣＰＵ９からＣＰＵバス１６を介して、マイ
クロプログラムと制御データが転送される。また、ＤＳ
Ｐ１１はＲＡＭ１３のデータ入出力端子と接続されてお
り、ＲＡＭ１３に演算途中のデータＤを一旦書き込み、
所定時間が経過した後これを読み出すようになってい
る。これにより、ＤＳＰ１１はＲＡＭ１３を遅延メモリ
として使用する。なお、ＤＳＰ１１の詳細な構成につい
ては後述する。

【００１７】次に、接続制御部１２はバッファ１２１と
セレクタ１２２によって構成される。バッファ１２１
は、スリーステート形式で構成されており、端子ｄｉｒ
のレベルと端子ＥＮのレベルに基づいて、端子Ａから端
子ＢにデータＤを伝送するモード、端子Ｂから端子Ａに
データＤを伝送するモード、あるいは端子Ａ，Ｂをとも
にハイインピーダンス状態するモードを各々選択できる
ようになっている。

【００１８】まず、端子Ａ，Ｂをともにハイインピーダ
ンス状態するか否かは、端子ＥＮのレベルに基づいて制
御される。端子ＥＮのレベルがハイレベルであれば、デ
ータ伝送が行われ、一方、端子ＥＮのレベルがローレベ
ルであれば、端子Ａ，Ｂをともにハイインピーダンス状
態となる。このため、端子ＥＮのレベルがローレベル期
間中は、データ伝送が行われない。この端子ＥＮには、
図に示すように制御信号ＣＳ２が供給されるので、ＣＰ
Ｕ９がＲＡＭ１３にアクセスする期間にデータ伝送が行
われ、他の期間ではＲＡＭ１３とデータバスｂ４との間
が非接続状態となる。なお、ＤＳＰ１１からＲＡＭ１３
へのアクセスは、当該他の期間を利用して行われる。

【００１９】また、セレクタ１２２は２つの信号のうち
いずれか一方を選択して出力する選択回路を２系統備え
たものである。その端子Ｓがハイレベルの場合、セレク
タ１２２は入力端子Ｂ１，Ｂ２に供給される信号を出力
端子Ｙ１，Ｙ２に出力する。ここで、端子Ｓには、ＣＰ
Ｕ９がＲＡＭ１３にアクセスする場合にのみハイレベル
となる制御信号ＣＳ２が供給されるから、ＣＰＵ９がＲ
ＡＭ１３にアクセスしようとすると、ＣＰＵ９からの判
定信号ＲＷが入力端子Ｂ１、出力端子Ｙ１を介してＲＡ
Ｍ１３に出力されるとともに、ＣＰＵ９からのアドレス
信号ＡＤが入力端子Ｂ２、出力端子Ｙ２を介してＲＡＭ
１３に供給される。この場合には、上述したようにバッ
ファ１２１は、データ伝送を行う。したがって、ＣＰＵ
９は、必要とされる時に制御信号ＣＳ２をハイレベルに
してＲＡＭ１３にアクセスすることができる。このた
め、ＣＰＵ９はＤＳＰ１１に優先してＲＡＭ１３を使用
することができる。一方、端子Ｓがローレベルの場合、
セレクタ１２２は入力端子Ａ１，Ａ２に供給される信号
を出力端子Ｙ１，Ｙ２に出力すると共にバッファ１２１
が非接続状態となり、ＤＳＰ１１はＲＡＭ１３に対する
アクセスが可能になる。

【００２０】３．ＤＳＰの構成 次に、ＤＳＰの詳細な構成を説明する。図３はＤＳＰの
詳細な構成を示すブロック図である。図に示すように、
ＤＳＰ１１は、ＣＰＵバス１６と接続されるＣＰＵイン
ターフェース１１２を備えており、これによって、ＣＰ
Ｕ９から送信されるマイクロプログラムや、制御データ
等の受信が行われる。マイクロプログラムは、波形演算
部１１５で行う各種の演算処理やＲＡＭ１３との間で行
うデータの読出書込処理を指示する。また、制御データ
は、波形演算部１１５で行う演算処理の定数やＲＡＭ１
３への書込読出の基準となる基準書込アドレスＷＡｒ，
基準読出アドレスＲＡｒを指定する。なお、実際にＲＡ
Ｍ１３へアクセスする際に用いる読出アドレスＲＡと書
込アドレスＷＡは、基準書込アドレスＷＡｒ，基準読出
アドレスＲＡｒに基づいて後述するアドレス発生器１１
８で生成される。

【００２１】受信したマイクロプログラムはマイクロプ
ログラムメモリ１１３に格納され、一方、受信した制御
データは制御レジスタ１１１に格納される。制御レジス
タ１１１は、１２８個のレジスタから構成されており、
各レジスタに制御データが各々格納される。そして、シ
ステムクロックφに同期して各レジスタから制御データ
が順次読み出されるようになっている。

【００２２】次に、読出回路１１４は、７ビットのリン
グカウンタ等で構成される。このリングカウンタでシス
テムクロックφをカウントすると、そのカウント値がア
ドレスとして出力される。この場合、アドレスは０〜１
２７を巡回する。このアドレスがマイクロプログラムメ
モリ１１３に供給されると、マイクロプログラムが１ス
テップ毎順次読み出される。

【００２３】ここで、マイクロプログラムの一例を図４
に示す。図に示すようにマイクロプログラムは１２８ス
テップで構成されており、システムクロックに同期した
各ステップ毎の各構成部分の動作を規定している。サン
プルクロックφの周波数は、上述したようにサンプルク
ロックＦｓの１２８倍に設定されているから、第０ステ
ップ〜第１２７ステップのプログラムは１サンプルクロ
ックＦｓ内で読み出される。また、読出回路１１４で生
成されるアドレスは０〜１２７を巡回するから、第１２
７ステップの読出が終了すると、その次には第０ステッ
プに戻ってマイクロプログラムが読み出される。この図
において第９ステップに示すＩＮは、波形入力部１１６
でラッチされた波形データを波形演算部１１５に取り込
むことを指示しており、一方、第１２４ステップに示す
ＯＵＴは、波形演算部１１５から波形データを出力する
ことを指示している。すなわち、この例によれば、波形
演算部１１５には１サンプルクロックＦｓ毎に、波形デ
ータの入出力を行う指示がなされる。なお、ＤＳＰ１１
は、上述したＩＮおよびＯＵＴのタイミングで波形デー
タの入出力を行いながらＲＡＭ１３のアクセスを行うこ
とも可能である。また、音源１０が複数系統の出力を有
している場合には複数ステップで複数の波形データの入
力を行い、ＤＡＣおよびサウンドシステムがステレオの
場合には２ステップで２つの波形データの出力を行う。

【００２４】また、第６，第１２，第１２７ステップの
Ｗ１，Ｗ２，Ｗ１７は書込命令であって、このタイミン
グでデータＤを書き込むことを指示する。読出回路１１
４は書込命令を判別して、書込期間でハイレベルとな
り、他の期間でローレベルとなる書込信号Ｗを生成して
いる。また、第１〜第３，第７，第１２２ステップのＲ
１〜Ｒ４，Ｒ３９は、読出命令であって、このタイミン
グでデータＤを読み出すことを指示する。読出回路１１
４は読出命令を判別して読出期間でハイレベルとなり、
他の期間でローレベルとなる読出信号Ｒを生成してい
る。

【００２５】また、読出命令に同期して基準読出アドレ
スＲＡｒが制御レジスタ１１１から読み出され、また、
書込命令に同期して基準書込アドレスＷＡｒが制御レジ
スタ１１１から読み出される。逆にいえば、マイクロプ
ログラムの進行に応じて必要な制御データが読み出せる
ように、制御レジスタ１１１には各制御データが格納さ
れている。

【００２６】次に、波形演算部１１５では、読出回路１
１４から出力される命令に基づいて、各種の演算処理が
実行され、これによって、リバーブやディストーション
といったエフェクト効果を得ることができる。ところ
で、リバーブは音を響かせるものあって、例えば、過去
の波形レベルに係数を乗算したものを現在のレベルと加
算することによって得られる。この場合には、遅延した
波形データに係数を乗算し、これと現在の波形データを
加算することが行われる。このように、波形演算部１１
５で行われる演算処理には、過去の波形データが必要と
される場合がある。ここで、遅延時間が短時間であれば
波形演算部１１５の内部レジスタが使用されるが、遅延
時間が長時間の場合にはＲＡＭ１３が使用される。な
お、波形演算部１１５から出力されるＭＤは変調データ
であって、これによって、波形データに周波数変調ない
し位相変調を施すことができる。

【００２７】次に、アドレス発生器１１８について説明
する。図５はアドレス発生器の回路図である。なお、こ
の例では、ＲＡＭ１３の全記憶領域のうちスタートアド
レスＡＤｓで始まる２５６ｋ（18bit）ワードの記憶領
域をＤＳＰ１１に割り当ている。図において、カウンタ
２０は１８ビットのリングカウンタである。そのクロッ
ク入力端子にはサンプルクロックＦｓが供給され、この
カウンタ２０によって、サンプルクロックＦｓが０から
２５６ｋ−１までカウントされる。ここで、カウント値
が２５６ｋ−１の状態において、次のサンプルクロック
Ｆｓが入力すると、カウント値が０に戻る。したがっ
て、カウント値は０から２５６ｋ−１までの値を巡回す
る。

【００２８】次に、加算器２１は、カウンタ２０のカウ
ント値と基準書込アドレスＷＡｒまたは基準読込アドレ
スＷＡｒと、変調データＭＤの加算を行う。この加算器
２１は１８ビットのフルアダーで構成される。ところ
で、上述したようにカウンタ２０のカウント値は１８ビ
ット、基準書込アドレスＲＡｒは７ビットである。ま
た、変調データＭＤは例えば８ビットである。したがっ
て、加算器２１の加算結果は１８ビットを越えることが
あるが、１９ビット以上は用意されていないので、上位
ビットがマスクされることになる。

【００２９】次に、加算器２２は加算器２１の出力とス
タートアドレスＡＤｒと加算して、実際にＲＡＭ１３に
アクセスするための書込アドレスＷＡ，読出アドレスＲ
Ａを生成してこれを図３に示すＦＩＦＯＡ１２１のデー
タ入力端子に出力する。

【００３０】例えば、１サンプルクロックＦｓ当たり３
回のデータ書込読出を行うものとし、これらのデータ書
込に用いる基準書込アドレスＷＡｒを、ＷＡｒ１，ＷＡ
ｒ２，ＷＡｒ３、データ読出に用いる基準読出アドレス
ＲＡｒを、ＲＡｒ１，ＲＡｒ２，ＲＡｒ３とする。い
ま、カウンタ２０のカウント値が０で、また、変調デー
タＭＤを無視するものとする。この状態において加算器
２２から出力される書込アドレスＷＡは、ＷＡ１＝ＷＡ
ｒ１＋ＡＤｓ、ＷＡ２＝ＷＡｒ２＋ＡＤｓ、ＷＡ３＝Ｗ
Ａｒ３＋ＡＤｓとなる。ここで、カウンタ２０にサンプ
ルクロックＦｓが１００個入力したとすると、書込アド
レスＷＡは、ＷＡ１＝ＷＡｒ１＋ＡＤｓ＋１００、ＷＡ
２＝ＷＡｒ２＋ＡＤｓ＋１００、ＷＡ３＝ＷＡｒ３＋Ａ
Ｄｓ＋１００となり、各書込アドレスＷＡ１〜ＷＡ３で
指定される記憶領域にデータＤ１〜Ｄ３が書き込まれ
る。

【００３１】ここで、基準読出アドレスＲＡが、ＲＡｒ
１＝ＷＡｒ１−１０、ＲＡｒ２＝ＷＡｒ２−２０、ＲＡ
ｒ３＝ＷＡｒ３−３０であって、カウンタ２０にサンプ
ルクロックＦｓが１００個入力した時点でデータＤを読
み出すものとすれば、その際の読出アドレスＲＡは、Ｒ
Ａ１＝ＷＡｒ１＋ＡＤｓ＋９０、ＲＡ２＝ＷＡｒ２＋Ａ
Ｄｓ＋８０、ＲＡ３＝ＲＡｒ３＋ＡＤｓ＋７０となる。
このため、９０番目サンプル、８０番目サンプル、７０
番目サンプルに各々対応したデータＤが読み出される。
これによって、ＲＡＭ１３を遅延メモリとして使用し、
過去の演算結果を利用して現在の演算を実行することが
できる。

【００３２】この場合、例えば、ＷＡｒ１＝０、ＷＡｒ
２＝８０ｋ、ＷＡｒ３＝１２０ｋに設定すれば、それぞ
れサンプルクロックＦｓが８０ｋ、４０ｋ、１３６ｋ個
入力されて始めてＲＡＭ１３上の書込位置が重複する。
したがって、ＲＡｒ１〜３の設定に応じて、それぞれ最
大８０ｋ、４０ｋ、１３６ｋサンプル前の波形データを
取り出して演算を行うことができる。

【００３３】ところで、上述したようにＲＡＭ１３への
アクセスは、ＣＰＵ９からのものが、ＤＳＰ１１に優先
する。したがって、ＤＳＰ１１のＲＡＭ１３へのアクセ
スは、ＣＰＵ９がアクセスしていないタイムスロットで
実行する必要がある。しかし、ＣＰＵ９のアクセスは、
処理の必要に応じてランダムに発生するため、１サンプ
ルクロックＦｓ内の空きスロットのタイミングは、その
都度変動する。一方、ＤＳＰ１１は、マイクロプログラ
ムに従って必要なデータの書込読出を行う必要がある。
このため、ＤＳＰ１１のアクセスタイミングがＣＰＵ９
のアクセスタイミングと一致してしまうことがある。そ
こで、本実施形態にあっては、ＤＳＰ１１がＣＰＵ９に
よるアクセスが行われていない空きスロットでＲＡＭ１
３にアクセスできるように、ＦＩＦＯ（ファーストイン
・ファーストアウトメモリ）を使用して、タイミングを
調整している。

【００３４】図３に示すＦＩＦＯＡ１２１、ＦＩＦＯＢ
１２２、およびＦＩＦＯＣ１２３は、入力順にデータを
出力するファーストイン，ファーストアウトメモリであ
って、シフトレジスタによって構成される。ＦＩＦＯＡ
〜Ｃは、ハイレベルでアクティブとなる入力イネーブル
端子ＩＮと出力イネーブル端子ＯＵＴを備え、システム
クロックφに同期して動作する。ＦＩＦＯＡ１２１はア
ドレスデータと書込または読出の種別を指定する判定信
号用のメモリ、ＦＩＦＯＢ１２２は出力データ用のメモ
リ、また、ＦＩＦＯＣ１２３は入力データ用のメモリで
ある。

【００３５】まず、ＦＩＦＯＡ１２１の周辺回路を説明
する。読出回路１１４からマイクロプログラムが読み出
され、書込信号Ｗと読出信号Ｒが生成されると、これが
判定信号生成部１１９に供給され、そこで判定信号ＲＷ
が生成される。判定信号ＲＷは、書込信号Ｗが生成され
たときはローレベルとなり、読出信号Ｒが生成されたと
きにはハイレベルとなる。また、論理和回路１２０は書
込信号Ｗと読出信号Ｒの論理和を算出し、アクセス信号
を生成する。書込信号Ｗと読出信号Ｒは、上述したよう
に書込期間と読出期間で各々ハイレベルとなるから、ア
クセス信号がハイレベルの期間は、波形演算部１１５が
データＤの書込または読出を要求する期間である。ＦＩ
ＦＯＡ１２１の入力イネーブル端子ＩＮには、図に示す
ようにアクセス信号が供給される。したがって、ＦＩＦ
ＯＡ１２１には、判定信号ＲＷと、書込アドレスＷＡお
よび読出アドレスＲＡがマイクロプログラムに従って順
次記憶されていく。また、書込信号Ｗがハイレベルにな
るとき、マイクロプログラムに従って波形演算部１１５
からＲＡＭ１３に書き込もうとするデータＤが出力され
てＦＩＦＯＢ１２２に記憶される。一方、読出信号Ｒが
ハイレベルのときは、２サンプリング周期前の同タイム
スロットで指定された読出アドレスに応じてＲＡＭ１３
から読み出されたデータＤがＦＩＦＯＣ１２３から出力
されるので、波形演算部１１５はそのデータＤをマイク
ロプログラムに従って内部に取り込み演算に使用する。
該データＤをＲＡＭ１３からＦＩＦＯＣ１２３に取り込
む部分については、図６ないし図７に関連して後で説明
する。

【００３６】次に、送り信号発生回路１２４は、ＣＰＵ
９からの制御信号ＣＳ２に基づいて、ＦＩＦＯＡ１２１
およびＦＩＦＯＢ１２２のデータ出力と、ＦＩＦＯＣ１
２３のデータ入力を各々制御するアクセス制御信号ＡＣ
１〜ＡＣ３を各々生成する。具体的には、制御信号ＣＳ
２がローレベルの期間（ＣＰＵ９がＲＡＭ１３にアクセ
スしない期間）を特定し、この期間においてＲＡＭ１３
にアクセスできるようにしている。

【００３７】まず、制御信号ＣＳ２がローレベルになる
と、送り信号発生回路１２４はアクセス制御信号ＡＣ１
をハイレベルにする。そして、アクセス制御信号ＡＣ１
がＦＩＦＯＡ１２１の出力イネーブル端子ＯＵＴに供給
されると、ＦＩＦＯＡ１２１から判定信号ＲＷと書込ア
ドレスＷＡまたは読出アドレスＲＡが出力される。判定
信号ＲＷは接続制御部１２を介してＲＡＭ１３に供給さ
れるとともに、送り信号発生回路１２４にフィードバッ
クされる。この後、送り信号発生回路１２４は、判定信
号ＲＷに基づいてアクセス制御信号ＡＣ２，ＡＣ３を生
成する。具体的には、判定信号ＲＷが読出を指示する場
合にはアクセス制御信号ＡＣ２をハイレベルに、一方、
判定信号ＲＷが書込を指示する場合にはアクセス制御信
号ＡＣ３をハイレベルにする。

【００３８】これにより、データＤをＲＡＭ１３に書き
込む際（ＡＣ１がハイレベルかつＲＷがローレベルのと
き）には、ＦＩＦＯＡ１２１から書込アドレスＷＡと判
定信号ＲＷが出力されるとともに、ＦＩＦＯＢ１２２か
らデータＤが出力される。そして、該データＤはＲＡＭ
１３の該書込アドレスＷＡで指定される記憶位置に書き
込まれる。一方、データＤをＲＡＭ１３から読み出す際
（ＡＣ１がハイレベルかつＲＷがハイレベルのとき）に
はＦＩＦＯＡ１２１から読出アドレスＲＡと判定信号Ｒ
Ｗが読み出されるとともに、該読出アドレスＲＡと該判
定信号ＲＷをＲＡＭ１３に供給し、該読出アドレスＲＡ
の指定する記憶位置よりデータＤを読み出して、ＦＩＦ
ＯＣ１２３に読み出されたデータＤが取り込まれる。

【００３９】この例にあっては、ＦＩＦＯＡ１２１の段
数は、１サンプリング周期内でＤＳＰ１１のＲＡＭ１３
に対する最大アクセス回数である１２８あれば充分であ
るが、書込命令と読出命令の総数を制限すればよれより
少なくても良い（例えば、総数９６に制限して９６段と
する）。同様にＦＩＦＯ１２２の段数は１サンプリング
周期内に実行する書込命令の最大数（１２８）、ＦＩＦ
ＯＣ１２３の段数は同読出命令の最大数（１２８）あれ
ば良いが、それより少ない数に制限しても良い（例え
ば、書込４８、読出８０に制限し、４８段、８０段とす
る）。

【００４０】ところで、ＣＰＵ９は、ＤＳＰ１１に優先
してＲＡＭ１３にアクセスできるため、１サンプルクロ
ックＦｓを構成する各タイムスロットの殆どをＣＰＵ９
が占有することも考えられる。しかし、ＤＳＰ１１が正
常に動作するには、一定のアクセス回数が確保されるこ
とが必要である。例えば、マイクロプログラムが図４に
示すように、３９回の読出命令Ｒ１〜Ｒ３９と１７回の
書込命令Ｗ１〜Ｗ１７とで構成されるとすれば、１サン
プルクロックＦｓ期間内にＤＳＰ１１は、ＲＡＭ１３に
５６回アクセスする必要がある。この場合、１２８のタ
イムスロットのうち７３以上をＣＰＵ９が占有すると、
ＤＳＰ１１は、演算処理を実行することができない。そ
こで、本実施形態にあっては、送り信号発生回路１２４
でリクエスト信号ｒｅｑを生成するようにしている。こ
のリクエスト信号ｒｅｑはＣＰＵ９にウエイトをかける
ものであって、リクエスト信号ｒｅｑがＣＰＵ９に供給
されると、ＣＰＵ９は、ＲＡＭ１３へのアクセスを中止
する。したがって、リクエスト信号ｒｅｑをＣＰＵ９に
供給すると、次のシステムクロックφのタイミングで制
御信号ＣＳ２がローレベルとなって、この間に、ＤＳＰ
１１はＲＡＭ１３にアクセス可能となる。

【００４１】リクエスト信号ｒｅｑは、以下のようにし
て生成される。まず、各サンプル期間毎に残りのタイム
スロット数が算出される。この算出処理は、送り信号発
生回路１２４の内部に設けられた第１のダウンカウンタ
（図示せず）によって行われる。第１のダウンカウンタ
にはサンプル周期の開始で総ステップ数（１２８）がロ
ードされるようになっており、そのクロック入力端子に
は、システムクロックφが供給される。したがって、第
１のダウンカウンタのカウント値は、各サンプル期間毎
における残りのタイムスロット数を示す。

【００４２】次に、各サンプル期間毎に、ＤＳＰ１１か
らＲＡＭ１３へアクセスしなければならない残りのアク
セス回数が算出される。この算出処理は、送り信号発生
回路１２４の内部に設けられた第２のダウンカウンタ
（図示せず）によって行われる。制御レジスタ１１１か
ら１サンプルクロックＦｓ内でＲＡＭ１３にアクセスす
ることが必要とされるアクセス回数が供給されると、こ
の数値がサンプル周期の開始タイミングで第２のダウン
カウンタにロードされる。そして、アクセス制御信号Ａ
Ｃ１でシステムクロックφにゲートをかけ、ゲート回路
の出力信号を第２のダウンカウンタのクロックとして用
いる。これにより、第２のダウンカウンタのカウント値
は、ＤＳＰ１１からＲＡＭ１３へアクセスしなければな
らない残りのアクセス回数を示す。

【００４３】そして、第１のダウンタウンのカウント値
と第２のダウンカウンタのカウント値とを比較器（図示
せず）で比較して、両者が一致すると、リクエスト信号
ｒｅｑを生成し、ＣＰＵ９に対してウエイトをかけるよ
うにしている。

【００４４】Ｂ．実施形態の動作 次に、図面を参照しつつ、本実施形態の動作を説明す
る。図６は、本実施形態に係わる電子楽器の動作の一例
を示すタイミングチャートである。図６（ａ）は波形デ
ータのサンプル周期を示す図であり、この例では、ｎ−
１番目サンプル、ｎ番目サンプル、ｎ＋１番目サンプル
を示している。また、図６（ｂ）は、ＣＰＵ９のＲＡＭ
１３にアクセスするタイムスロットを示したものであ
り、「Ａ」がＲＡＭ１３にアクセスするスロットを、
「他」がＲＡＭ１３にアクセスしないスロットを示して
いる。ｎ−１番目サンプルにおいては、第２スロット、
第４スロット、および第７スロットがＲＡＭ１３にアク
セスするタイムスロットである。

【００４５】また、図６（ｃ）の各サンプルの「Ａ１〜
Ａ５」は、図４のマイクロプログラムに応じて図３の波
形演算部１１５で発生する遅延メモリ（ＲＡＭ１３）に
対するアクセス要求の発生タイムスロットを示すもので
ある。ここでは、第１〜第３，第７スロットにおいてデ
ータＤを読み出し、第６スロットにおいてデータＤを書
き込む要求をそれぞれ発生している。従来のＤＳＰでは
アクセス要求が発生したタイミングで遅延メモリのアク
セスを行うので、これはそのまま「従来のＲＡＭアクセ
ス」のタイミングを示す図でもある。従来のＤＳＰは、
マイクロプログラムに従ってＲＡＭ１３にアクセスす
る。このため、マイクロプログラムで指定される一定の
タイムスロットでＲＡＭ１３にアクセスする必要が生じ
る。この例においては、各サンプルの第１〜第３，第
６，第７タイムスロットにおいてＲＡＭ１３にアクセス
する必要がある。一方、ＣＰＵ９のＲＡＭ１３へのアク
セスはランダムに生じる。したがって、ＣＰＵとＤＳＰ
が同時にＲＡＭ１３にアクセスする必要が生じるが、従
来の構成では、ＤＳＰからのアクセスが優先され、ＣＰ
Ｕからのアクセスが制限される。例えば、第ｎ−１番目
サンプルにおいて、第２スロットと第５スロットでは、
ＣＰＵとＤＳＰが同時にＲＡＭ１３にアクセスする必要
が生じるので、これらのタイムスロットでは、ＣＰＵの
アクセスが制限され、ＣＰＵはＤＳＰのアクセスが行わ
れない空き時間を使用してＲＡＭ１３をアクセスする。

【００４６】次に、図６（ｄ）は、本実施形態に係わる
ＤＳＰ１１がＲＡＭ１３をアクセスする様子を示したも
のであり、各サンプルの「Ａ１〜Ａ５」がＲＡＭ１３へ
のアクセスを示すタイムスロットである。本実施形態で
は、上述した接続制御部１２によって、ＣＰＵ９のアク
セスが優先されるので、ＤＳＰ１１は図６（ｂ）に
「他」と示したタイムスロットでＲＡＭ１３にアクセス
する。このため、図５（ｄ）に示すように、ＤＳＰ１１
は、例えば、第ｎ番目のサンプルにおいて第０，第１，
第４，第５，第７タイムスロットでＲＡＭ１３にアクセ
スして、データＤの入出力を行う。

【００４７】この場合、第ｎ番目のサンプルにおいて行
われるＤＳＰ１１からＲＡＭ１３へのアクセスは、第ｎ
−１番目のサンプルにおいて発生したアクセス要求（図
６（ｃ）参照）によりＦＩＦＯＡ１２１に記憶された読
出アドレスＲＡ、書込アドレスＷＡ、判定信号ＲＷとＦ
ＩＦＯＢ１２２に記憶されたデータＤに基づいて行われ
る。例えば、図６（ｃ）の第ｎ−１サンプルの「Ａ４」
では書込要求が発生し「Ａ１〜Ａ３」および「Ａ５」で
は読出要求が発生しているので、それに対応して、図６
（ｄ）における第ｎサンプルの「Ａ４」ではＤＳＰ１１
からＲＡＭ１３への書き込みが行われ、「Ａ１〜Ａ３」
および「Ａ５」ではＤＳＰ１１によるＲＡＭ１３の読み
出しが行われる。第ｎ番目のサンプルの所定のタイムス
ロットでＤＳＰ１１が書き込みを行う場合（そのタイミ
ングでＦＩＦＯＡ１２１から出力されるＲＷがローレベ
ルのとき）、ＦＩＦＯＡ１２１から該書込アドレスＷＡ
と該判定信号ＲＷが出力されると共にＦＩＦＯＢ１２２
から該データＤが出力され、ＲＡＭ１３の該アドレスＷ
Ａで示される記憶位置に該データＤが書き込まれる。一
方、読み出しを行う場合（ＲＷがハイレベルのとき）に
は、ＦＩＦＯＡ１２１から該読出アドレスと判定信号が
出力され、ＲＡＭ１３の該アドレスＲＡで示される記憶
位置に記憶されたデータＤが読み出され、一旦、ＦＩＦ
ＯＣ１２３に格納される。そして、ｎ＋１番目のサンプ
ルで、ＦＩＦＯＣ１２３からデータＤが読み出されて波
形演算部１１５に供給される。図６（ｅ）は、波形演算
部１１５に供給されるデータＤの様子を示したものであ
り、「Ｄ１〜Ｄ４」がデータＤの供給が行われるタイム
スロットである。この例では、図６（ｄ）におけるｎ番
目サンプルの「Ａ１〜Ａ３」と「Ａ５」のアクセスでＲ
ＡＭ１３から読み出した４つのデータＤがＦＩＦＯＣ１
２３に格納され、ｎ＋１番目サンプルの第１，第２，第
３，第７スロットで波形演算部１１５に供給される。こ
れにより、波形演算部１１５へのデータ供給をマイクロ
プログラムで指定されるタイミングに調整することがで
きる。

【００４８】この実施例では、マイクロプログラムに応
じてあるサンプリング周期で発生した書込要求に応じ
て、その次のサンプリング周期においてＲＡＭ１３の指
定された書込アドレスにデータＤが書き込まれる。この
場合、書き込まれるタイミングは１サンプリング周期遅
れるが、書き込まれるアドレスは書込アドレスＷＡで指
定されたアドレスである。一方、あるサンプリング周期
で読出要求の発生時には、その次のサンプリング周期に
おいてＲＡＭ１３の指定された読出アドレスからデータ
Ｄが読み出され、さらにその次のサンプリング周期で読
み出されたデータが波形演算部１１５に供給される。こ
の場合、マイクロプログラムに応じて読出要求が発生し
たときにＦＩＦＯＣ１２３から波形演算部１１５に供給
されるデータＤは、２サンプリング周期前の同一タイム
スロットで発生した読出アドレスＲＡにより読み出され
たデータである。すなわち、本実施例におけるＤＳＰ１
１の遅延メモリによる遅延処理では、同じディレイ長を
設定した場合、通常のＤＳＰで遅延メモリを使用してデ
ィレイを行う場合に比べて２サンプリング周期分長いデ
ィレイが得られる。従来のＤＳＰで得られるディレイと
同じ長さにするには、ＣＰＵ９が読出アドレスＲＡとし
て、操作子４等で指定されたディレイ長より２サンプリ
ング周期分短いディレイを得るための読出アドレスＲＡ
を制御レジスタ１１１に設定するようにすればよい。

【００４９】Ｃ．まとめ 上述したように本実施形態によれば、接続制御部１２に
よって、ＣＰＵ９のＲＡＭ１３へのアクセスがＤＳＰ１
１に優先されるので、ＣＰＵ９の処理が待たされるとい
ったことがない。したがって、ＣＰＵ９の処理速度が低
下することがなく、ＣＰＵ９の本来性能を引き出すこと
ができる。

【００５０】また、ＤＳＰ１１は、ＣＰＵ９がＲＡＭ１
３にアクセスしていない空きスロットを利用してＲＡＭ
１３にアクセスするとともに、バッファメモリとして機
能するＦＩＦＯＡ〜Ｃを介してＲＡＭ１３と波形演算部
１１５との間でデータＤの入出力を行うようにしたの
で、ＲＡＭ１３をＣＰＵ９と共有することができ、しか
もマイクロプログラムに従って波形データの演算処理を
行うことができる。また、ＤＳＰ１１は、空きスロット
を利用してＲＡＭ１３にアクセスを行っているが、マイ
クロプログラムの任意のステップで発生する書込アドレ
スＷＡ、データＤによる書き込み、および、マイクロプ
ログラムの任意のステップで発生する読出アドレスＲＡ
による読み出しが可能であり、また、そこで読み出され
たデータＤは、該任意のステップに対応するその後のタ
イミングで波形演算部１１５に供給されるため、波形演
算部１１５は該データＤを使用しながらマイクロプログ
ラムに従った処理を継続することができる。

【００５１】また、ＤＳＰ１１は、送り信号発生回路１
２４において、各サンプル期間毎に、残りのタイムスロ
ット数とＤＳＰ１１からＲＡＭ１３へアクセスしなけれ
ばならない残りの回数とを比較し、この比較結果に基づ
いて、リクエスト信号ｒｅｑを生成し、これにより、Ｃ
ＰＵ９にウエイトをかけるようにした。このため、ＣＰ
Ｕ９があるサンプル期間中のタイムスロットの大半を占
有するような場合であっても、ＤＳＰ１１はマイクロプ
ログラムを実行するために必要なタイムスロットを確保
することができる。

【００５２】Ｄ．変形例 以上、本発明に係わる実施形態を説明したが、本発明は
上述した実施形態に限定されるものではなく、以下に述
べる各種の変形が可能である。 上述した実施形態において、ＤＳＰ１１は、あるサン
プル期間でＲＡＭ１３にアクセスするための読出アドレ
スや書込アドレス、ＲＡＭ１３に書き込むデータＤ等
を、ＦＩＦＯＡ、Ｂに一旦格納し、次のサンプル期間で
ＦＩＦＯＡ、Ｂに格納されたアドレス、データＤ等を読
み出し、これを用いてＲＡＭ１３にアクセスして読み出
しないし書き込みを行い、読み出されたデータＤをＦＩ
ＦＩＯＣに一旦格納し、さらにその次のサンプル期間で
ＦＩＦＯＣに書き込まれたデータＤを読み出し、読み出
されたデータＤを使用して演算処理を行うようになって
いた。本発明はこれに限定されるものではなく、要は、
バッファメモリを使用してＲＡＭ１３へのアクセスタイ
ミングとマイクロプログラムのタイミングを調整するも
のでれば、どのようなものであってもよい。例えば、１
サンプル期間を０〜６３タイムスロット（期間Ｘ）と６
４〜１２７タイムスロット（期間Ｙ）に分割して、期間
Ｘ（ないしＹ）でＲＡＭ１３をアクセスするための読出
アドレスや書込アドレス、ＲＡＭ１３に書き込むデータ
Ｄ等をＦＩＦＯＡ、Ｂに一旦格納し、次の期間Ｙ（ない
しＸ）でＦＩＦＯＡ、Ｂに格納されたアドレス、データ
Ｄ等を読み出し、これを用いてＲＡＭ１３にアクセスし
て読み出しないし書き込みを行い、読み出されたデータ
ＤをＦＩＦＯＣに一旦格納し、さらにその次の期間Ｘ
（ないしＹ）でＦＩＦＯＣに格納されたデータＤを読み
出し、読み出されたデータＤを使用して演算処理を行う
ようにしてもよい。

【００５３】この点について、図７を参照しつつ説明す
る。図７（ａ）に示すように例えば、ｎ番目サンプル
は、期間Ｘｎと期間Ｙｎに分割されている。図７（ｂ）
は図６（ｂ）と同様、ＣＰＵ９のＲＡＭ１３にアクセス
するスロットを示すものである。図７（ｃ）にマイクロ
プログラムに応じて発生するＲＡＭ１３に対するアクセ
ス要求の発生タイムスロットを示す。これは、従来のＤ
ＳＰからＲＡＭ１３へのアクセスタイミングでもある。
一方、図７（ｄ）はこの例におけるＤＳＰ１１からＲＡ
Ｍ１３へのアクセスの様子を示す図である。この場合、
ＤＳＰ１１はＣＰＵ９がＲＡＭ１３にアクセスしていな
い空きスロットを利用してＲＡＭ１３にアクセスしてい
る。

【００５４】この場合、期間Ｙｎ（ないしＸｎ）におい
ては、その直前の期間Ｘｎ（ないしＹｎ−１）中にＦＩ
ＦＯＡ１２１に格納された書込アドレスや読出アドレ
ス、ＦＩＦＯＢに格納されたデータＤ等を読み出して、
読み出されたアドレス、データＤを用いてＲＡＭ１３に
アクセスし、ＲＡＭ１３の書込アドレスで示される記憶
領域にデータＤの書き込みを行ったり、読出アドレスで
指定される記憶領域からからデータＤの読み出しを行
い、読み出されたデータＤをＦＩＦＯＣ１２３に格納す
る。期間Ｙｎ（ないしＸｎ）において読み出しが行われ
た場合には、その次の期間Ｘｎ＋１（ないしＹｎ）にお
いて、ＦＩＦＯＣ１２３から順次取り出され、波形演算
部１１５に供給される。この例によれば、各ＦＩＦＯに
格納するデータ量を減らすことができるので、ＦＩＦＯ
Ａ１２１，ＦＩＦＯＢ１２２，およびＦＩＦＯＣ１２３
の段数を減らし、構成を簡易にすることができる。な
お、１サンプル期間を分割する数は任意であり、ＣＰＵ
９がＲＡＭ１３へアクセスする頻度とＤＳＰ１１がＲＡ
Ｍ１３へアクセスする頻度を勘案して適宜定めればよ
い。この変形例では、マイクロプログラムのあるスロッ
トで読出要求が発生したときにＦＩＦＯＣ１２３から供
給されるデータＤは、１サンプリング周期前の同一タイ
ムスロットで発生した読出アドレスＲＡにより読み出さ
れたデータである。従って、先の実施例で述べたのと同
様に、この変形例では従来のＤＳＰに比べて１サンプリ
ング周期分長いディレイが得られる。従来のＤＳＰと同
じ長さにしたければ、ＣＰＵ９が操作子４等で指定され
たディレイ長より１サンプリング周期分短いディレイを
得るための読出アドレスを算出して制御レジスタ１１１
に設定するようにプログラムしておけばよい。

【００５５】上述した実施形態においては、ＣＰＵ９
からのアクセスが多くＤＳＰ１１によるＲＡＭ１３への
アクセス回数が不足する場合には、送り信号信号発生回
路１２４で生成したリクエスト信号ｒｅｑを用いてＣＰ
Ｕ９にウエイトをかけてタイムスロットを確保したが、
本発明はこれに限定されるものではなく、直前のサンプ
ル期間で読み出して使用したデータＤをもう一度使用す
るようにしてもよい。この場合には、演算の精度が多少
劣化するが、ＣＰＵ９が待たされるといったことは一切
なくなる。なお、直前のサンプル期間（ないし直前の読
出区間）に読み出したデータＤをＦＩＦＯＣからもう一
度読み出せるようにすることは、ＦＩＦＯＣに１区間分
の読出データＤを記憶する記憶領域が確保されているの
で容易に実現可能である。

【００５６】上述した実施形態において、ＤＳＰ１１
自体を波形発生器１０として使用することもできる。そ
の場合、例えば、物理モデル音源、アナログモデル音
源、あるいはＦＭ音源等のマイクロプログラムをＤＳＰ
１１に設定すればよい。

【００５７】上述した実施形態においては、タイムス
ロットの変更を行うために、ＦＩＦＯＡ１２１，ＦＩＦ
ＯＢ１２２，ＦＩＦＯＣ１２３を使用したが、本発明は
これに限定されるのもではなく、バッファとして機能す
るメモリであればどのようなものを用いてもよい。例え
ば、ＦＩＦＯの変わりにＲＡＭや内部レジスタを用いて
もよい。

【００５８】上述した実施形態において、リクエスト
信号ｒｅｑの生成方法を次のように変更することもでき
る。１サンプリング周期内にマイクロプログラムの指示
に応じて行われるＤＳＰ１１のＲＡＭ１３に対する全ア
クセス回数Ｘを、ＣＰＵ９が予め算出する。送り信号発
生回路１２４の内部には前述したダウンカウンタの代わ
りにＦＩＦＯＡ１２１に記憶されている読出アドレスと
書込アドレスの総数をカウントするデータ数カウンタ
（図示せず）と、そのカウント値と全アクセス回数Ｘを
比較する比較器（図示せず）を設ける。そして、該カウ
ント値が全アクセス回数Ｘ以上になったときにリクエス
ト信号ｒｅｑを発生する。ＦＩＦＯＡ１２１に記憶され
ているアドレスの総数がアクセス回数Ｘに達していない
場合には、あるタイムスロットで発生するＲＡＭ１３の
アクセス要求に対応する１サンプリング周期前のスロッ
トのアクセスは実行済みになっているはずである。さら
に、別の方法として、ＲＡＭ１３から読み出されるＦＩ
ＦＯＣ１２３に積まれているデータＤの数をカウントす
るデータ数カウンタ（図示せず）を設け、そのデータ数
カウンタがゼロになりかつＦＩＦＯＡ１２１に１つ以上
のアドレスが積まれていればリクエスト信号ｒｅｑを発
生するようにしてもよい。

【００５９】

【発明の効果】上述したように本発明に係る発明特定事
項によれば、制御プロセッサから共有メモリへのアクセ
スを信号処理プロセッサから共有メモリへのアクセスに
優先させるように制御したので、制御プロセッサが待た
されるといったことがなくなる。また、制御プロセッサ
と信号処理プロセッサとでメモリを共有して、構成を簡
易にすることができる。

【図面の簡単な説明】

【図１】 本発明の一実施形態である電子楽器の全体構
成を示すブロック図である。

【図２】 同実施形態に係わる電子楽器の主要部の構成
を示すブロック図である。

【図３】 同実施形態に係わるＤＳＰの詳細な構成を示
すブロック図である。

【図４】 同実施形態に係わるマイクロプログラムの一
例を示す図である。

【図５】 同実施形態に係わるアドレス発生器の回路図
である。

【図６】 同実施形態に係わる電子楽器の動作を示すタ
イミングチャートである。

【図７】 変形例に係わる電子楽器の動作を示すタイミ
ングチャートである。

【符号の説明】

９…ＣＰＵ（制御プロセッサ）、１１…ＤＳＰ（信号処
理プロセッサ）、１３…ＲＡＭ（共有メモリ）、１２…
アクセス制御部、１１３…マイクロプログラムメモリ
（プログラムメモリ）、１１４…読出回路（読出部）、
１１５…波形演算部（演算部）、１１８…アドレス発生
器（アドレス発生部）、１２２…ＦＩＦＯＢ（バッファ
部）、１２３…ＦＩＦＯＣ（バッファ部）、１２４…送
り信号発生回路（制御部）

Claims (3)

【特許請求の範囲】
1. 【請求項１】 装置全体の制御を行う制御プロセッサ
   と、予め定められた演算処理を実行する信号処理プロセ
   ッサと、前記制御プロセッサと前記信号処理プロセッサ
   とでアクセス可能な共有メモリとを有する信号処理装置
   において、 前記制御プロセッサから前記共有メモリへのアクセス
   を、前記信号処理プロセッサからの前記共有メモリへの
   アクセスに優先させるように制御するアクセス制御部を
   備え、 前記信号処理プロセッサは、 処理動作を規定するプログラムを格納するプログラムメ
   モリと、 前記プログラムメモリから前記プログラムを読み出す読
   出部と、 前記プログラムに従って入力データに演算処理を施して
   出力データを生成するとともに、前記プログラムで指定
   されるタイミングにおいて前記出力データの生成過程で
   生ずる中間データを入出力する演算部と、 前記演算部からの前記中間データを前記共有メモリに出
   力する際に当該中間データをバッファリングするととも
   に、前記共有メモリからの前記中間データを前記演算部
   に出力する際に当該中間データをバッファリングするバ
   ッファ部と、 前記制御プロセッサが前記共有メモリにアクセスしてい
   ない期間を検知し、当該期間において前記バッファ部か
   らの前記中間データを前記共有メモリに入出力するよう
   に前記バッファ部を制御するとともに、前記プログラム
   で指定されるタイミングにおいて前記バッファ部からの
   前記中間データを前記演算部に入出力するように前記バ
   ッファ部を制御する制御部とを有し、 前記演算部と前記バッファ部との間の前記中間データの
   入出力は、前記プログラムで指定されるタイミングで行
   うことを特徴とする信号処理装置。
2. 【請求項２】 前記制御部は、前記中間データを前記共
   有メモリに書き込むための書込アドレスと、前記共有メ
   モリから前記中間データを読み出すための読出アドレス
   とを発生し、前記制御プロセッサが前記共有メモリにア
   クセスしていない期間において、前記書込アドレスまた
   は前記読出アドレスを前記共有メモリに出力することに
   より、前記バッファ部から前記中間データを前記共有メ
   モリに入出力することを特徴とする請求項１に記載の信
   号処理装置。
3. 【請求項３】 記入力データと前記出力データはサンプ
   ルクロックに同期して前記演算部から入出力され、 前記演算部は、前記サンプルクロック周波数の整数倍の
   周波数であるシステムクロックに基づいて、１サンプル
   クロック周期毎に複数の演算処理を実行し、 前記制御部は、１サンプルクロック期間内に必要とされ
   る前記共有メモリへのアクセス回数が満たされないこと
   を事前に検知し、前記制御プロセッサに対して前記共有
   メモリへのアクセスを停止するよう指令することを特徴
   とする請求項１または２に記載の信号処理装置。