JPH10177388A - サウンドメモリアクセス制御装置 - Google Patents
サウンドメモリアクセス制御装置Info
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- JPH10177388A JPH10177388A JP8338711A JP33871196A JPH10177388A JP H10177388 A JPH10177388 A JP H10177388A JP 8338711 A JP8338711 A JP 8338711A JP 33871196 A JP33871196 A JP 33871196A JP H10177388 A JPH10177388 A JP H10177388A
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- sound
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- sound source
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Abstract
(57)【要約】
【課題】 音源ＬＳＩのウェーブテーブル音源部とエフ
ェクト付与部がサウンドメモリを共有する場合におい
て、両者のメモリアクセスを簡単な制御により調停し、
かつ、アクセス効率を高めることができるサウンドメモ
リアクセス制御装置を提供する。 【解決手段】 ウェーブテーブル音源部２１によるアク
セス要求を蓄積するアクセス要求バッファ２３と、これ
ら蓄積されたアクセス要求に対応するメモリアクセスを
次のＤＡＣサイクルにまわし、かつ、エフェクト付与部
２２によるメモリアクセスの空き時間に実行するよう制
御するメモリコントロール部２４とを音源ＬＳＩ２に設
けた。
ェクト付与部がサウンドメモリを共有する場合におい
て、両者のメモリアクセスを簡単な制御により調停し、
かつ、アクセス効率を高めることができるサウンドメモ
リアクセス制御装置を提供する。 【解決手段】 ウェーブテーブル音源部２１によるアク
セス要求を蓄積するアクセス要求バッファ２３と、これ
ら蓄積されたアクセス要求に対応するメモリアクセスを
次のＤＡＣサイクルにまわし、かつ、エフェクト付与部
２２によるメモリアクセスの空き時間に実行するよう制
御するメモリコントロール部２４とを音源ＬＳＩ２に設
けた。
Description
【０００１】
【発明の属する技術分野】この発明は、例えば電子楽器
やゲーム装置等の楽音発生装置に用いて好適なサウンド
メモリアクセス制御装置に関する。
やゲーム装置等の楽音発生装置に用いて好適なサウンド
メモリアクセス制御装置に関する。
【０００２】
【従来の技術】周知のように、予め記憶した波形情報
（ウェーブテーブル）を音源にて再生することにより楽
音を生成する電子楽器やゲーム装置等の楽音発生装置が
各種開発されている。この種の装置のサウンド生成部
は、例えば図６に示すように、楽音を生成する音源ＬＳ
Ｉ２′とウェーブテーブルを記憶するサウンドメモリ
３′からなっている。音源ＬＳＩ２′は、さらにウェー
ブテーブル音源部２１′とエフェクト付与部２２′によ
って構成され、これらがサウンドメモリ３′を共有する
ようになっている。すなわち、ウェーブテーブル音源部
２１′は、楽音を生成する際にサウンドメモリ３′に記
憶されたウェーブテーブルを参照する。一方、エフェク
ト付与部２２′は、ウェーブテーブル音源部２１′によ
って生成された楽音にエコー等のエフェクト処理を施す
が、このときサウンドメモリ３′の上記ウェーブテーブ
ルと異なる所定領域を遅延メモリとして使用する。
（ウェーブテーブル）を音源にて再生することにより楽
音を生成する電子楽器やゲーム装置等の楽音発生装置が
各種開発されている。この種の装置のサウンド生成部
は、例えば図６に示すように、楽音を生成する音源ＬＳ
Ｉ２′とウェーブテーブルを記憶するサウンドメモリ
３′からなっている。音源ＬＳＩ２′は、さらにウェー
ブテーブル音源部２１′とエフェクト付与部２２′によ
って構成され、これらがサウンドメモリ３′を共有する
ようになっている。すなわち、ウェーブテーブル音源部
２１′は、楽音を生成する際にサウンドメモリ３′に記
憶されたウェーブテーブルを参照する。一方、エフェク
ト付与部２２′は、ウェーブテーブル音源部２１′によ
って生成された楽音にエコー等のエフェクト処理を施す
が、このときサウンドメモリ３′の上記ウェーブテーブ
ルと異なる所定領域を遅延メモリとして使用する。
【０００３】このように１つのサウンドメモリ３′をウ
ェーブテーブル音源部２１′とエフェクト付与部２２′
が共有する場合、両者のアクセス要求が同じタイミング
で発生する可能性がある。しかしながら、ハードウェア
上の制約からサウンドメモリ３′への同時アクセスは物
理的に不可能であり、従来、このようなアクセスの衝突
を回避するため、例えば以下のような手段が講じられて
いる。 （１）第１の手段 ウェーブテーブル音源部２１′からのメモリアクセスと
エフェクト付与部２２′からのメモリアクセスとを交互
に実行するようにする。 （２）第２の手段 両者のメモリアクセスに優先順位を付け、いずれか一方
のメモリアクセスを優先させる。この場合、優先されな
い方のメモリアクセスは、優先された方のメモリアクセ
スの空き時間に実行される。
ェーブテーブル音源部２１′とエフェクト付与部２２′
が共有する場合、両者のアクセス要求が同じタイミング
で発生する可能性がある。しかしながら、ハードウェア
上の制約からサウンドメモリ３′への同時アクセスは物
理的に不可能であり、従来、このようなアクセスの衝突
を回避するため、例えば以下のような手段が講じられて
いる。 （１）第１の手段 ウェーブテーブル音源部２１′からのメモリアクセスと
エフェクト付与部２２′からのメモリアクセスとを交互
に実行するようにする。 （２）第２の手段 両者のメモリアクセスに優先順位を付け、いずれか一方
のメモリアクセスを優先させる。この場合、優先されな
い方のメモリアクセスは、優先された方のメモリアクセ
スの空き時間に実行される。
【０００４】
【発明が解決しようとする課題】しかしながら、上記の
ような手段を講じた場合、各々以下のような問題が生じ
る。 （１）第１の手段を講じた場合 両者のアクセス要求頻度（要求の総数や要求の時間的分
布）に差があると、全体としてのアクセス効率が低下し
てしまう。 （２）第２の手段を講じた場合 優先されない方のアクセスを待ち状態にするための機構
（例えば、割込みやビジーウェイティングの機構）を設
ける必要が生じるためその分構成が複雑になり製造コス
トがかかる。また、この場合、待ち状態が長時間継続し
たり、あるいは、優先された方のアクセス頻度が極めて
高い場合には、優先されない方のアクセス効率が著しく
低下し、場合によってはＤ／Ａ（ディジタル／アナロ
グ）変換の１サイクル内にメモリアクセスが完了しない
場合も生じうる。
ような手段を講じた場合、各々以下のような問題が生じ
る。 （１）第１の手段を講じた場合 両者のアクセス要求頻度（要求の総数や要求の時間的分
布）に差があると、全体としてのアクセス効率が低下し
てしまう。 （２）第２の手段を講じた場合 優先されない方のアクセスを待ち状態にするための機構
（例えば、割込みやビジーウェイティングの機構）を設
ける必要が生じるためその分構成が複雑になり製造コス
トがかかる。また、この場合、待ち状態が長時間継続し
たり、あるいは、優先された方のアクセス頻度が極めて
高い場合には、優先されない方のアクセス効率が著しく
低下し、場合によってはＤ／Ａ（ディジタル／アナロ
グ）変換の１サイクル内にメモリアクセスが完了しない
場合も生じうる。
【０００５】この発明は、このような背景の下になされ
たもので、音源ＬＳＩのウェーブテーブル音源部とエフ
ェクト付与部がサウンドメモリを共有する場合におい
て、両者のメモリアクセスを簡単な制御により調停し、
かつ、アクセス効率を高めることができるサウンドメモ
リアクセス制御装置を提供することを目的としている。
たもので、音源ＬＳＩのウェーブテーブル音源部とエフ
ェクト付与部がサウンドメモリを共有する場合におい
て、両者のメモリアクセスを簡単な制御により調停し、
かつ、アクセス効率を高めることができるサウンドメモ
リアクセス制御装置を提供することを目的としている。
【０００６】
【課題を解決するための手段】本発明においては、音源
側の処理がＤ／Ａ変換の１サイクル内で終了しなくても
聴感上の問題は生じないという事実に着目し、上述した
課題を解決するために以下のような手段を採用してい
る。
側の処理がＤ／Ａ変換の１サイクル内で終了しなくても
聴感上の問題は生じないという事実に着目し、上述した
課題を解決するために以下のような手段を採用してい
る。
【０００７】すなわち、請求項１記載の発明は、波形情
報に基づき楽音信号を生成する音源手段と該楽音信号に
ディジタルエフェクト処理を施すエフェクト付与手段と
によって共有されるサウンドメモリに対するメモリアク
セスを調停する装置であって、前記音源手段によるアク
セス要求を蓄積する蓄積手段と、前記蓄積されたアクセ
ス要求に対応するメモリアクセスを次回以後のＤ／Ａ変
換サイクルにまわし、かつ、前記エフェクト付与手段に
よるメモリアクセスの空き時間に実行するよう制御する
アクセス制御手段とを具備することを特徴としている。
報に基づき楽音信号を生成する音源手段と該楽音信号に
ディジタルエフェクト処理を施すエフェクト付与手段と
によって共有されるサウンドメモリに対するメモリアク
セスを調停する装置であって、前記音源手段によるアク
セス要求を蓄積する蓄積手段と、前記蓄積されたアクセ
ス要求に対応するメモリアクセスを次回以後のＤ／Ａ変
換サイクルにまわし、かつ、前記エフェクト付与手段に
よるメモリアクセスの空き時間に実行するよう制御する
アクセス制御手段とを具備することを特徴としている。
【０００８】また、請求項２記載の発明は、請求項１記
載の発明において、さらに、前記サウンドメモリから読
み出された波形情報を蓄積する波形情報蓄積手段を具備
し、前記音源手段は、処理要求に応じて前記波形情報蓄
積手段から波形情報を取り込み、該情報に基づき楽音信
号を生成することを特徴としている。
載の発明において、さらに、前記サウンドメモリから読
み出された波形情報を蓄積する波形情報蓄積手段を具備
し、前記音源手段は、処理要求に応じて前記波形情報蓄
積手段から波形情報を取り込み、該情報に基づき楽音信
号を生成することを特徴としている。
【０００９】
【発明の実施の形態】以下、図面を参照して、この発明
の実施形態について説明する。 Ａ：実施形態の構成 図１はこの発明の一実施形態を示すブロック図である。
この図に示す実施形態は、本発明を例えばゲーム装置の
サウンド生成系へ適用した場合を例としたものである。
なお、ゲーム装置の画像表示系については図示を略し説
明を省略する。
の実施形態について説明する。 Ａ：実施形態の構成 図１はこの発明の一実施形態を示すブロック図である。
この図に示す実施形態は、本発明を例えばゲーム装置の
サウンド生成系へ適用した場合を例としたものである。
なお、ゲーム装置の画像表示系については図示を略し説
明を省略する。
【００１０】図１において、１はＣＰＵ（中央処理装
置）であり、ゲーム再生用の制御プログラム（以下、ゲ
ームプログラムという）を実行する。これによりＣＰＵ
１は、バスＢＵＳを介して接続される装置各部を制御
し、サウンド生成を含むゲーム再生動作を行う。上記ゲ
ームプログラムと楽音生成に用いられるサウンドデータ
（すなわち、楽音波形のサンプル値）は、図示しないＣ
Ｄ−ＲＯＭ等のゲームソフト記憶媒体によって供給され
る。ＣＰＵ１は、ＣＤ−ＲＯＭ等が当該ゲーム装置に装
着されると、図示しないメインメモリにゲームプログラ
ムをロードするとともに、サウンドメモリ３（後述す
る）にサウンドデータをロードし、ゲーム再生を準備す
る。
置）であり、ゲーム再生用の制御プログラム（以下、ゲ
ームプログラムという）を実行する。これによりＣＰＵ
１は、バスＢＵＳを介して接続される装置各部を制御
し、サウンド生成を含むゲーム再生動作を行う。上記ゲ
ームプログラムと楽音生成に用いられるサウンドデータ
（すなわち、楽音波形のサンプル値）は、図示しないＣ
Ｄ−ＲＯＭ等のゲームソフト記憶媒体によって供給され
る。ＣＰＵ１は、ＣＤ−ＲＯＭ等が当該ゲーム装置に装
着されると、図示しないメインメモリにゲームプログラ
ムをロードするとともに、サウンドメモリ３（後述す
る）にサウンドデータをロードし、ゲーム再生を準備す
る。
【００１１】２は音源ＬＳＩ（大規模集積回路）であ
り、ＣＰＵ１の指示に応じてサウンドメモリ３を参照し
楽音を生成する。この音源ＬＳＩ２は、さらにウェーブ
テーブル音源部２１、エフェクト付与部２２、アクセス
要求バッファ２３、メモリコントロール部２４およびウ
ェーブデータバッファ２５からなっている。ウェーブテ
ーブル音源部２１は、ＣＰＵ１から与えられる発音指示
に応じ、指定された音高、音色および音量の楽音を生成
する。エフェクト付与部２２は、ウェーブテーブル音源
部２１によって生成される楽音に対しエコー等のディジ
タルエフェクト処理を施す。アクセス要求バッファ２３
は、ウェーブテーブル音源部２１からサウンドメモリ３
へ送信されるアクセス要求信号を蓄積する。ここで、ア
クセス要求信号には、サウンドメモリ３のアドレス、リ
ード／ライト指定等の情報が含まれている。ウェーブテ
ーブル音源部２１とエフェクト付与部２２は、サウンド
メモリ３を共有しており、サウンドメモリ３に対し双方
からアクセス要求を出すようになっている。メモリコン
トロール部２４は、サウンドメモリ３に対するウェーブ
テーブル音源部２１とエフェクト付与部２２双方のアク
セス要求が互いに衝突しないようメモリアクセスを制御
する。このメモリアクセスの動作については後述する。
また、ウェーブデータバッファ２５は、ウェーブテーブ
ル音源部２１のアクセス要求によりサウンドメモリ３か
ら読み出されたサウンドデータが一時記憶される。すな
わち、ウェーブテーブル音源部２１は、読み出したサウ
ンドデータを必要なタイミングでサウンドメモリ３から
取り込む。
り、ＣＰＵ１の指示に応じてサウンドメモリ３を参照し
楽音を生成する。この音源ＬＳＩ２は、さらにウェーブ
テーブル音源部２１、エフェクト付与部２２、アクセス
要求バッファ２３、メモリコントロール部２４およびウ
ェーブデータバッファ２５からなっている。ウェーブテ
ーブル音源部２１は、ＣＰＵ１から与えられる発音指示
に応じ、指定された音高、音色および音量の楽音を生成
する。エフェクト付与部２２は、ウェーブテーブル音源
部２１によって生成される楽音に対しエコー等のディジ
タルエフェクト処理を施す。アクセス要求バッファ２３
は、ウェーブテーブル音源部２１からサウンドメモリ３
へ送信されるアクセス要求信号を蓄積する。ここで、ア
クセス要求信号には、サウンドメモリ３のアドレス、リ
ード／ライト指定等の情報が含まれている。ウェーブテ
ーブル音源部２１とエフェクト付与部２２は、サウンド
メモリ３を共有しており、サウンドメモリ３に対し双方
からアクセス要求を出すようになっている。メモリコン
トロール部２４は、サウンドメモリ３に対するウェーブ
テーブル音源部２１とエフェクト付与部２２双方のアク
セス要求が互いに衝突しないようメモリアクセスを制御
する。このメモリアクセスの動作については後述する。
また、ウェーブデータバッファ２５は、ウェーブテーブ
ル音源部２１のアクセス要求によりサウンドメモリ３か
ら読み出されたサウンドデータが一時記憶される。すな
わち、ウェーブテーブル音源部２１は、読み出したサウ
ンドデータを必要なタイミングでサウンドメモリ３から
取り込む。
【００１２】サウンドメモリ３は、例えばＤＲＡＭによ
って構成されており、図２に示すようにウェーブテーブ
ル領域３１と遅延メモリ領域３２からなっている。ウェ
ーブテーブル領域３１には、ギター、ピアノ等の各音種
に対応した楽音波形のサンプル値（すなわち、サウンド
データ）が音種毎のウェーブテーブルとして記憶されて
いる。ウェーブテーブル音源部２１は、このウェーブテ
ーブル領域３１を参照し、ＣＰＵ１によって指定された
音色に対応する音種のウェーブテーブルを指定された音
高に対応する速度で順次読み出すことにより楽音のサン
プリングデータ列を得るようになっている。
って構成されており、図２に示すようにウェーブテーブ
ル領域３１と遅延メモリ領域３２からなっている。ウェ
ーブテーブル領域３１には、ギター、ピアノ等の各音種
に対応した楽音波形のサンプル値（すなわち、サウンド
データ）が音種毎のウェーブテーブルとして記憶されて
いる。ウェーブテーブル音源部２１は、このウェーブテ
ーブル領域３１を参照し、ＣＰＵ１によって指定された
音色に対応する音種のウェーブテーブルを指定された音
高に対応する速度で順次読み出すことにより楽音のサン
プリングデータ列を得るようになっている。
【００１３】また、遅延メモリ領域３２は、エフェクト
付与部２２がウェーブテーブル音源部２１から供給され
る楽音のサンプリングデータに対し例えばエコーのよう
な信号の遅延を利用したディジタルエフェクト処理を施
す際に遅延メモリとして使用する領域である。すなわ
ち、エフェクト付与部２２は、入力される楽音のサンプ
リングデータを一旦遅延メモリ領域３２に書き込み、一
定の遅延時間（例えば、数百ミリ秒程度）経過後に該サ
ンプリングデータを読み出しこれを遅延前のサンプリン
グデータと所定のバランスでミキシングする処理を所定
回繰り返すことによりエコーを実現する。また、遅延メ
モリ領域３２は、リングバッファとして構成されてお
り、書き込みアドレスと読み出しアドレスが一定のオフ
セットをもって巡回的に指定されるようになっている。
付与部２２がウェーブテーブル音源部２１から供給され
る楽音のサンプリングデータに対し例えばエコーのよう
な信号の遅延を利用したディジタルエフェクト処理を施
す際に遅延メモリとして使用する領域である。すなわ
ち、エフェクト付与部２２は、入力される楽音のサンプ
リングデータを一旦遅延メモリ領域３２に書き込み、一
定の遅延時間（例えば、数百ミリ秒程度）経過後に該サ
ンプリングデータを読み出しこれを遅延前のサンプリン
グデータと所定のバランスでミキシングする処理を所定
回繰り返すことによりエコーを実現する。また、遅延メ
モリ領域３２は、リングバッファとして構成されてお
り、書き込みアドレスと読み出しアドレスが一定のオフ
セットをもって巡回的に指定されるようになっている。
【００１４】さて、図１に戻って構成の説明を続ける。
同図において、４はＤＡＣ（ディジタル／アナログ変換
器）であり、音源ＬＳＩ２から供給される楽音波形のサ
ンプリングデータを一定のサイクル（以下、ＤＡＣサイ
クルという）でアナログ信号に変換して出力する。この
ＤＡＣ４の出力は、サウンドシステム５へ供給され、ス
ピーカより楽音として発音される。
同図において、４はＤＡＣ（ディジタル／アナログ変換
器）であり、音源ＬＳＩ２から供給される楽音波形のサ
ンプリングデータを一定のサイクル（以下、ＤＡＣサイ
クルという）でアナログ信号に変換して出力する。この
ＤＡＣ４の出力は、サウンドシステム５へ供給され、ス
ピーカより楽音として発音される。
【００１５】Ｂ：実施形態の動作 次に、上記構成からなる実施形態の動作を説明する。 （１）動作の前提 まず、サウンドメモリ３へのメモリアクセスの前提とし
て、ウェーブテーブル音源部２１とエフェクト付与部２
２によるアクセス要求について説明する。前述のよう
に、ウェーブテーブル音源部２１とエフェクト付与部２
２は、サウンドメモリ３を共有するため各々がアクセス
要求を出すが、１ＤＡＣサイクルにおけるアクセス要求
回数はそれぞれ以下のように定まる。
て、ウェーブテーブル音源部２１とエフェクト付与部２
２によるアクセス要求について説明する。前述のよう
に、ウェーブテーブル音源部２１とエフェクト付与部２
２は、サウンドメモリ３を共有するため各々がアクセス
要求を出すが、１ＤＡＣサイクルにおけるアクセス要求
回数はそれぞれ以下のように定まる。
【００１６】まず、ウェーブテーブル音源部２１の場
合、サンプル値の補間の有無と発音チャンネル数に応じ
て１ＤＡＣサイクルに必要とされるアクセス回数が異な
る。例えば図３に示すように、ウェーブテーブル音源部
２１がサンプル値を直線補間によって求める方式を採用
する場合、１サンプルのデータを得るのにサウンドメモ
リ３を２回アクセスする必要がある。また、ウェーブテ
ーブル音源部２１が例えば２チャンネル同時発音可能な
音源であるとすると、そのチャンネル数を上記２回に乗
じた合計４回のメモリアクセスが必要となる。
合、サンプル値の補間の有無と発音チャンネル数に応じ
て１ＤＡＣサイクルに必要とされるアクセス回数が異な
る。例えば図３に示すように、ウェーブテーブル音源部
２１がサンプル値を直線補間によって求める方式を採用
する場合、１サンプルのデータを得るのにサウンドメモ
リ３を２回アクセスする必要がある。また、ウェーブテ
ーブル音源部２１が例えば２チャンネル同時発音可能な
音源であるとすると、そのチャンネル数を上記２回に乗
じた合計４回のメモリアクセスが必要となる。
【００１７】その他の例として、例えばウェーブテーブ
ル音源部２１が補間を行わないが４チャンネル同時発音
可能な音源である場合、そのチャンネル数に相当する４
回のメモリアクセスが必要となる。
ル音源部２１が補間を行わないが４チャンネル同時発音
可能な音源である場合、そのチャンネル数に相当する４
回のメモリアクセスが必要となる。
【００１８】一方、エフェクト付与部２２が、例えば図
４に示すエコー回路と等価の処理を行う場合、１ＤＡＣ
サイクルにサンプリングデータの書き込みを１回、読み
出しを３回行うため、合計４回のメモリアクセスが必要
となる。
４に示すエコー回路と等価の処理を行う場合、１ＤＡＣ
サイクルにサンプリングデータの書き込みを１回、読み
出しを３回行うため、合計４回のメモリアクセスが必要
となる。
【００１９】（２）メモリアクセス動作 次に、上述したウェーブテーブル音源部２１とエフェク
ト付与部２２のアクセス要求を前提として、メモリアク
セスの動作を説明する。図５は、本実施形態のメモリア
クセス動作を示すタイミングチャートである。
ト付与部２２のアクセス要求を前提として、メモリアク
セスの動作を説明する。図５は、本実施形態のメモリア
クセス動作を示すタイミングチャートである。
【００２０】同図に示すように、本実施形態では１ＤＡ
Ｃサイクルに対して８個のメモリアクセスサイクルＭ0
〜Ｍ7が割り当て可能であるとする。また、前述のよう
にウェーブテーブル音源部２１とエフェクト付与部２２
が１ＤＡＣサイクルに各々４回のメモリアクセスを必要
とし、ウェーブテーブル音源部２１はサイクルＭ1，
Ｍ3，Ｍ5，Ｍ7でアクセス要求Ｒａ0〜Ｒａ3（ＤＡＣサ
イクルＡの場合）を出し、エフェクト付与部２２はサイ
クルＭ2〜Ｍ5でアクセス要求Ｅａ0〜Ｅａ3（ＤＡＣサイ
クルＡの場合）を出すものとする。
Ｃサイクルに対して８個のメモリアクセスサイクルＭ0
〜Ｍ7が割り当て可能であるとする。また、前述のよう
にウェーブテーブル音源部２１とエフェクト付与部２２
が１ＤＡＣサイクルに各々４回のメモリアクセスを必要
とし、ウェーブテーブル音源部２１はサイクルＭ1，
Ｍ3，Ｍ5，Ｍ7でアクセス要求Ｒａ0〜Ｒａ3（ＤＡＣサ
イクルＡの場合）を出し、エフェクト付与部２２はサイ
クルＭ2〜Ｍ5でアクセス要求Ｅａ0〜Ｅａ3（ＤＡＣサイ
クルＡの場合）を出すものとする。
【００２１】このような場合に１ＤＡＣサイクル内で１
サンプルについての処理をすべて完了させるには、サイ
クルＭ3，Ｍ5において同時に生じたアクセス要求の一方
（例えば、ウェーブテーブル音源部２１のアクセス要求
Ｒａ1，Ｒａ2）を同じＤＡＣサイクル内の他の空きサイ
クルに割り当てる必要がある。ところが、この場合、空
きサイクルはＭ6のみであることから、すべてのアクセ
ス要求を同じＤＡＣサイクル内に割り当てることができ
ず、結局１ＤＡＣサイクル内で処理を完了させることが
できない。なお、先頭のサイクルＭ0は空きサイクルで
あるが、同じＤＡＣサイクル内のどのアクセス要求より
も時間的に先行しているため割り当てることはできな
い。
サンプルについての処理をすべて完了させるには、サイ
クルＭ3，Ｍ5において同時に生じたアクセス要求の一方
（例えば、ウェーブテーブル音源部２１のアクセス要求
Ｒａ1，Ｒａ2）を同じＤＡＣサイクル内の他の空きサイ
クルに割り当てる必要がある。ところが、この場合、空
きサイクルはＭ6のみであることから、すべてのアクセ
ス要求を同じＤＡＣサイクル内に割り当てることができ
ず、結局１ＤＡＣサイクル内で処理を完了させることが
できない。なお、先頭のサイクルＭ0は空きサイクルで
あるが、同じＤＡＣサイクル内のどのアクセス要求より
も時間的に先行しているため割り当てることはできな
い。
【００２２】そこで、本実施形態においては、ウェーブ
テーブル音源部２１の処理が２ＤＡＣサイクル程度（Ｃ
Ｄの場合で４５マイクロ秒程度）遅れたとしても聴感上
認識することができないため支障がないことから、ウェ
ーブテーブル音源部２１の処理を次のＤＡＣサイクルに
まわすようメモリアクセスのタイミングを制御する。
テーブル音源部２１の処理が２ＤＡＣサイクル程度（Ｃ
Ｄの場合で４５マイクロ秒程度）遅れたとしても聴感上
認識することができないため支障がないことから、ウェ
ーブテーブル音源部２１の処理を次のＤＡＣサイクルに
まわすようメモリアクセスのタイミングを制御する。
【００２３】すなわち、ＤＡＣサイクルＡで生じるウェ
ーブテーブル音源部２１のアクセス要求Ｒａ0〜Ｒａ3を
一旦アクセス要求バッファ２３（図１参照）に蓄積し、
次のＤＡＣサイクルＢのうちエフェクト付与部２２によ
るアクセス要求Ｅｂ0〜Ｅｂ3のない空きサイクルＭ0，
Ｍ1，Ｍ6，Ｍ7で上記要求Ｒａ0〜Ｒａ3に対応するアク
セスを実行する（図中Ｓａ0〜Ｓａ3）。また、ＤＡＣサ
イクルＢで生じるウェーブテーブル音源部２１のアクセ
ス要求Ｒｂ0〜Ｒｂ3についても同様にアクセス要求バッ
ファ２３に一旦蓄積し、次のＤＡＣサイクルＣの空きサ
イクルＭ0，Ｍ1，Ｍ6，Ｍ7でアクセスを実行する（図中
Ｓｂ0〜Ｓｂ3）。こうして順次次のＤＡＣサイクルにま
わすようにアクセスのタイミングを制御する。
ーブテーブル音源部２１のアクセス要求Ｒａ0〜Ｒａ3を
一旦アクセス要求バッファ２３（図１参照）に蓄積し、
次のＤＡＣサイクルＢのうちエフェクト付与部２２によ
るアクセス要求Ｅｂ0〜Ｅｂ3のない空きサイクルＭ0，
Ｍ1，Ｍ6，Ｍ7で上記要求Ｒａ0〜Ｒａ3に対応するアク
セスを実行する（図中Ｓａ0〜Ｓａ3）。また、ＤＡＣサ
イクルＢで生じるウェーブテーブル音源部２１のアクセ
ス要求Ｒｂ0〜Ｒｂ3についても同様にアクセス要求バッ
ファ２３に一旦蓄積し、次のＤＡＣサイクルＣの空きサ
イクルＭ0，Ｍ1，Ｍ6，Ｍ7でアクセスを実行する（図中
Ｓｂ0〜Ｓｂ3）。こうして順次次のＤＡＣサイクルにま
わすようにアクセスのタイミングを制御する。
【００２４】また、ウェーブテーブル音源部２１による
アクセスが実行されることにより読み出されたサウンド
データは、前述のように一旦ウェーブデータバッファ２
５に格納された後、ウェーブテーブル音源部２１におい
て処理要求が生じたタイミングで該音源部２１に取り込
まれ、発音処理される。例えば、ＤＡＣサイクルＢのタ
イムスロットＳａ0〜Ｓａ3で読み出されたサウンドデー
タは、次のＤＡＣサイクルＣのタイムスロットＣａ0〜
Ｃａ3でウェーブテーブル音源部２１に取り込まれ、処
理される。このように、ウェーブテーブル音源部２１に
よる発音処理は、アクセス要求から２ＤＡＣサイクル遅
れるが、前述のように遅れによる聴感上の支障は生じな
い。
アクセスが実行されることにより読み出されたサウンド
データは、前述のように一旦ウェーブデータバッファ２
５に格納された後、ウェーブテーブル音源部２１におい
て処理要求が生じたタイミングで該音源部２１に取り込
まれ、発音処理される。例えば、ＤＡＣサイクルＢのタ
イムスロットＳａ0〜Ｓａ3で読み出されたサウンドデー
タは、次のＤＡＣサイクルＣのタイムスロットＣａ0〜
Ｃａ3でウェーブテーブル音源部２１に取り込まれ、処
理される。このように、ウェーブテーブル音源部２１に
よる発音処理は、アクセス要求から２ＤＡＣサイクル遅
れるが、前述のように遅れによる聴感上の支障は生じな
い。
【００２５】一方、エフェクト付与部２２のメモリアク
セスについては、上記のような制御を行うことなく、各
ＤＡＣサイクルにおけるアクセス要求Ｅａ0〜Ｅａ3，Ｅ
ｂ0〜Ｅｂ3，Ｅｃ0〜Ｅｃ3が生じたタイミングで実行さ
れる。すなわち、エフェクト付与部２２においては、例
えばエコーのように遅延した信号を元の信号に加算する
処理を行う場合があることから、次のＤＡＣサイクルに
処理をまわすと正しい信号処理が行われなくなる。この
ため、エフェクト付与部２２によるメモリアクセスは次
のＤＡＣサイクルにまわされることなくアクセス要求が
出される毎にリアルタイムで実行される。
セスについては、上記のような制御を行うことなく、各
ＤＡＣサイクルにおけるアクセス要求Ｅａ0〜Ｅａ3，Ｅ
ｂ0〜Ｅｂ3，Ｅｃ0〜Ｅｃ3が生じたタイミングで実行さ
れる。すなわち、エフェクト付与部２２においては、例
えばエコーのように遅延した信号を元の信号に加算する
処理を行う場合があることから、次のＤＡＣサイクルに
処理をまわすと正しい信号処理が行われなくなる。この
ため、エフェクト付与部２２によるメモリアクセスは次
のＤＡＣサイクルにまわされることなくアクセス要求が
出される毎にリアルタイムで実行される。
【００２６】このように、本実施形態によれば、１ＤＡ
Ｃサイクルにおけるウェーブテーブル音源部２１のアク
セス要求回数（この場合４回）とエフェクト付与部２２
のアクセス要求回数（この場合４回）の和が１ＤＡＣサ
イクルに割り当て可能なメモリアクセスのサイクル数
（上記の場合８回）を超えない限り、ウェーブテーブル
音源部２１のアクセス要求を次のＤＡＣサイクルにまわ
すことにより、互いに衝突することなくすべてのメモリ
アクセスを実行することができる。
Ｃサイクルにおけるウェーブテーブル音源部２１のアク
セス要求回数（この場合４回）とエフェクト付与部２２
のアクセス要求回数（この場合４回）の和が１ＤＡＣサ
イクルに割り当て可能なメモリアクセスのサイクル数
（上記の場合８回）を超えない限り、ウェーブテーブル
音源部２１のアクセス要求を次のＤＡＣサイクルにまわ
すことにより、互いに衝突することなくすべてのメモリ
アクセスを実行することができる。
【００２７】これにより、メモリアクセス制御として
は、ウェーブテーブル音源部２１のアクセス要求を次の
ＤＡＣサイクル内の空き時間に実行すること、および１
ＤＡＣサイクルにおけるメモリアクセス総数が１ＤＡＣ
サイクルに割り当て可能なメモリアクセスのサイクル数
を超えないようにする、いわゆるメモリアクセスの総数
管理以外になくなり、ウェーブテーブル音源部２１とエ
フェクト付与部２２双方のアクセスを調整するための複
雑な制御を行う必要がなくなる。この結果、ウェーブテ
ーブル音源部２１とエフェクト付与部２２を独立に制御
し易くなり、簡単な制御でアクセス効率の高いサウンド
生成系を実現できる。
は、ウェーブテーブル音源部２１のアクセス要求を次の
ＤＡＣサイクル内の空き時間に実行すること、および１
ＤＡＣサイクルにおけるメモリアクセス総数が１ＤＡＣ
サイクルに割り当て可能なメモリアクセスのサイクル数
を超えないようにする、いわゆるメモリアクセスの総数
管理以外になくなり、ウェーブテーブル音源部２１とエ
フェクト付与部２２双方のアクセスを調整するための複
雑な制御を行う必要がなくなる。この結果、ウェーブテ
ーブル音源部２１とエフェクト付与部２２を独立に制御
し易くなり、簡単な制御でアクセス効率の高いサウンド
生成系を実現できる。
【００２８】Ｃ：変形例 なお、本発明は、上述した実施形態に限定されることな
く、例えば以下のような種々の変形が可能である。 （１）実施形態では、本発明をゲーム装置のサウンド生
成系へ適用した場合を例として説明したが、本発明はゲ
ーム装置に限らず、電子楽器やカラオケ機器など音源Ｌ
ＳＩを内蔵したその他の楽音発生装置にも適用可能であ
る。
く、例えば以下のような種々の変形が可能である。 （１）実施形態では、本発明をゲーム装置のサウンド生
成系へ適用した場合を例として説明したが、本発明はゲ
ーム装置に限らず、電子楽器やカラオケ機器など音源Ｌ
ＳＩを内蔵したその他の楽音発生装置にも適用可能であ
る。
【００２９】（２）また、実施形態では、サウンドメモ
リ３が１つのＤＲＡＭによって構成されるものとして説
明したが、本発明は、サウンドメモリ３が必ずしも物理
的に１つのメモリによって構成される場合に限定されな
い。例えば、ウェーブテーブル領域３１がＲＯＭによっ
て構成される一方、遅延メモリ領域３２がＲＡＭによっ
て構成され、これらのメモリが共通のアドレスバスおよ
びデータバスを介してアクセスされる場合にも本発明を
適用することが可能である。
リ３が１つのＤＲＡＭによって構成されるものとして説
明したが、本発明は、サウンドメモリ３が必ずしも物理
的に１つのメモリによって構成される場合に限定されな
い。例えば、ウェーブテーブル領域３１がＲＯＭによっ
て構成される一方、遅延メモリ領域３２がＲＡＭによっ
て構成され、これらのメモリが共通のアドレスバスおよ
びデータバスを介してアクセスされる場合にも本発明を
適用することが可能である。
【００３０】（３）また、実施形態では、１ＤＡＣサイ
クルにおけるウェーブテーブル音源部２１とエフェクト
付与部２２のアクセス要求回数を各々４回、１ＤＡＣサ
イクルに割り当て可能なメモリアクセスのサイクル数を
８個としたが、本発明はこれに限定されず、音源ＬＳＩ
２の仕様等に応じて任意に設定可能である。ただし、１
ＤＡＣサイクルにおけるウェーブテーブル音源部２１と
エフェクト付与部２２のアクセス要求回数の和が１ＤＡ
Ｃサイクルに割り当て可能なメモリアクセスのサイクル
数を超えないことが必要である。すなわち、１ＤＡＣサ
イクルにおけるアクセス要求総数が１ＤＡＣサイクルに
割り当て可能なメモリアクセスのサイクル数を超える場
合には結局すべてのメモリアクセスを実行できないから
である。
クルにおけるウェーブテーブル音源部２１とエフェクト
付与部２２のアクセス要求回数を各々４回、１ＤＡＣサ
イクルに割り当て可能なメモリアクセスのサイクル数を
８個としたが、本発明はこれに限定されず、音源ＬＳＩ
２の仕様等に応じて任意に設定可能である。ただし、１
ＤＡＣサイクルにおけるウェーブテーブル音源部２１と
エフェクト付与部２２のアクセス要求回数の和が１ＤＡ
Ｃサイクルに割り当て可能なメモリアクセスのサイクル
数を超えないことが必要である。すなわち、１ＤＡＣサ
イクルにおけるアクセス要求総数が１ＤＡＣサイクルに
割り当て可能なメモリアクセスのサイクル数を超える場
合には結局すべてのメモリアクセスを実行できないから
である。
【００３１】（４）また、実施形態では、ウェーブテー
ブル音源部２１のアクセス要求を次のＤＡＣサイクルに
まわして実行するようにしたが、アクセスの実行を遅ら
せるのは１ＤＡＣサイクルに限らず、聴感上問題になら
なければ、２ＤＡＣサイクル以上遅らせるようにしても
よい。
ブル音源部２１のアクセス要求を次のＤＡＣサイクルに
まわして実行するようにしたが、アクセスの実行を遅ら
せるのは１ＤＡＣサイクルに限らず、聴感上問題になら
なければ、２ＤＡＣサイクル以上遅らせるようにしても
よい。
【００３２】
【発明の効果】以上説明したように、この発明によれ
ば、波形情報に基づき楽音信号を生成する音源手段と該
楽音信号にディジタルエフェクト処理を施すエフェクト
付与手段とがサウンドメモリを共有する場合において、
両者のメモリアクセスを簡単な制御により調停し、か
つ、アクセス効率を高めることができる。また、エフェ
クト付与手段の処理を遅らすことなく音源手段の処理を
遅らすことにより調停がなされるので、聴感上の支障が
生じることもない。
ば、波形情報に基づき楽音信号を生成する音源手段と該
楽音信号にディジタルエフェクト処理を施すエフェクト
付与手段とがサウンドメモリを共有する場合において、
両者のメモリアクセスを簡単な制御により調停し、か
つ、アクセス効率を高めることができる。また、エフェ
クト付与手段の処理を遅らすことなく音源手段の処理を
遅らすことにより調停がなされるので、聴感上の支障が
生じることもない。
【図１】 この発明の一実施形態の構成を示すブロック
図である。
図である。
【図２】 同実施形態におけるサウンドメモリの内容を
示す図である。
示す図である。
【図３】 同実施形態におけるウェーブテーブル音源部
の構成例を示すブロック図である。
の構成例を示すブロック図である。
【図４】 同実施形態におけるエフェクト付与部と等価
のエコー回路の構成例を示すブロック図である。
のエコー回路の構成例を示すブロック図である。
【図５】 同実施形態の動作を説明するためのタイミン
グチャートである。
グチャートである。
【図６】 従来の楽音発生装置のサウンド生成部の概略
構成を示すブロック図である。
構成を示すブロック図である。
１…ＣＰＵ、２…音源ＬＳＩ、３…サウンドメモリ、４
…ＤＡＣ、５…サウンドシステム、２１…ウェーブテー
ブル音源部（音源手段）、２２…エフェクト付与部（エ
フェクト付与手段）、２３…アクセス要求バッファ（蓄
積手段）、２４…メモリコントロール部（アクセス制御
手段）、２５…ウェーブデータバッファ、ＢＵＳ…バ
ス。
…ＤＡＣ、５…サウンドシステム、２１…ウェーブテー
ブル音源部（音源手段）、２２…エフェクト付与部（エ
フェクト付与手段）、２３…アクセス要求バッファ（蓄
積手段）、２４…メモリコントロール部（アクセス制御
手段）、２５…ウェーブデータバッファ、ＢＵＳ…バ
ス。
Claims (2)
- 【請求項１】 波形情報に基づき楽音信号を生成する音
源手段と該楽音信号にディジタルエフェクト処理を施す
エフェクト付与手段とによって共有されるサウンドメモ
リに対するメモリアクセスを調停する装置であって、 前記音源手段によるアクセス要求を蓄積する蓄積手段
と、 前記蓄積されたアクセス要求に対応するメモリアクセス
を次回以後のＤ／Ａ変換サイクルにまわし、かつ、前記
エフェクト付与手段によるメモリアクセスの空き時間に
実行するよう制御するアクセス制御手段とを具備するこ
とを特徴とするサウンドメモリアクセス制御装置。 - 【請求項２】 請求項１記載のサウンドメモリアクセス
制御装置において、さらに、 前記サウンドメモリから読み出された波形情報を蓄積す
る波形情報蓄積手段を具備し、 前記音源手段は、処理要求に応じて前記波形情報蓄積手
段から波形情報を取り込み、該情報に基づき楽音信号を
生成することを特徴とするサウンドメモリアクセス制御
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8338711A JPH10177388A (ja) | 1996-12-18 | 1996-12-18 | サウンドメモリアクセス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8338711A JPH10177388A (ja) | 1996-12-18 | 1996-12-18 | サウンドメモリアクセス制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10177388A true JPH10177388A (ja) | 1998-06-30 |
Family
ID=18320748
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8338711A Pending JPH10177388A (ja) | 1996-12-18 | 1996-12-18 | サウンドメモリアクセス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10177388A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016090869A (ja) * | 2014-11-07 | 2016-05-23 | カシオ計算機株式会社 | 処理装置、処理方法、プログラム、楽音発生装置および電子楽器 |
-
1996
- 1996-12-18 JP JP8338711A patent/JPH10177388A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016090869A (ja) * | 2014-11-07 | 2016-05-23 | カシオ計算機株式会社 | 処理装置、処理方法、プログラム、楽音発生装置および電子楽器 |
| US10127164B2 (en) | 2014-11-07 | 2018-11-13 | Casio Computer Co., Ltd. | Processing device, processing method, storage medium, and electronic musical instrument |
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