JP3095290B2 - 電子楽器 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は電子楽器に関し、特に内
部の複数のＣＰＵ間で遅延なくデータを転送することが
可能な、電子楽器に関するものである。

【０００２】

【従来の技術】従来、キーアサインなどの制御を行う主
制御部のＣＰＵと、音源回路の制御を行うＣＰＵとを有
する電子楽器があった。このような電子楽器では、キー
アサインなどの制御を行うＣＰＵから、音源回路の制御
を行うＣＰＵに制御データを受け渡す必要があり、この
ためにＦＩＦＯバッファを使用していた。

【０００３】

【発明が解決しようとする課題】上記のような従来の電
子楽器においては、ＦＩＦＯバッファを使用していたた
め、受信データを受信した順番で処理しなければなら
ず、キーオンなど、早急に処理すべき優先順位の高いデ
ータを受信した場合の処理手段を、特別に設けなければ
ならないという問題点があった。

【０００４】本発明の目的は、前記のような従来技術の
問題点を改良し、内部の複数のＣＰＵ間でのデータ転送
において、早急に処理すべき受信データを遅滞なく取り
出すことが可能な、電子楽器を提供することにある。

【０００５】

【課題を解決するための手段】第１図は本発明の概要を
示すブロック図である。制御情報発生手段１は、例えば
キーボードなどの入力手段から入力された情報に基づ
き、楽音発生手段２を制御するための制御情報、例えば
チャネル番号、音高、音量などの情報を発生する。そし
て２ポートメモリ３の所定のアドレスに書き込む。更に
この情報が、例えばキーオン情報などのように早く処理
すべきものである場合には、制御情報発生手段１は、例
えば割り込み回路のような通知手段４を用いて楽音発生
手段２に、優先処理すべきデータの存在を通知する。

【０００６】楽音発生手段２は、通常の処理、あるいは
通知手段４の通知によって、２ポートメモリ３の所定の
アドレスから処理すべきデータを読み出して、処理を行
う。このように本発明は、楽音制御情報発生手段と、楽
音発生手段と、前記楽音制御情報発生手段と、前記楽音
発生手段の双方に接続され、双方からアクセス可能な記
憶装置を有することを特徴とし、更に前記楽音制御情報
発生手段、または前記楽音発生手段が、前記記憶装置へ
のデータの書き込みあるいは処理の終了を、相手装置に
通知する通知手段を有し、さらに前記記憶装置が、定常
状態の楽音制御に用いるため各発音チャネル毎に設定さ
れた第１楽音情報記憶領域と、発音開始時および消音時
の少なくとも一方の楽音制御に用いるため各発音チャネ
ル共通に設定された第２楽音情報記憶領域とを含むこと
を特徴とする。

【０００７】

【作用】このような手段により、受信側の制御装置はデ
ータの送信された順番にかかわらず、早急に処理すべき
データをランダムに取り出し、処理することが可能とな
る。

【０００８】

【実施例】以下に本発明の一実施例を図面を参照して詳
細に説明する。図２は本発明の一実施例のハードウェア
構成の概要を表すブロック図である。ＣＰＵａ１０はキ
ーアサイン制御など、音源制御を除く電子楽器の全体の
制御を行う。ＲＯＭａ１１には、キーアサイン制御など
に必要なプログラムおよびデータが格納されている。Ｒ
ＡＭａ１２には、キーアサインデータ等のデータが記憶
される。

【０００９】キーボード１３は、鍵盤のスイッチ接点を
ＣＰＵ１０の制御により順次読み取る回路である。パネ
ルスイッチ１４は、パネルのスイッチ接点をＣＰＵ１０
の制御により順次読み取る回路である。バス１５は主制
御部の各回路を接続する。楽音制御情報発生手段である
主制御部は、以上の構成要素により構成されている。

【００１０】２ポートメモリ１６は２つのアクセスポー
トを持ち、それぞれのポートから独立して非同期にアク
セスが可能なＲＡＭであり、また特定のアドレスにアク
セスすることにより、割り込み信号を発生させる機能も
備えている。各ポートはそれぞれバス１５とバス２４に
接続されている。

【００１１】つぎに、楽音発生手段である、音源制御部
の構成要素について説明する。ＣＰＵｂ１７は音源制御
を行うためのものである。ＲＯＭｂ１８は音源制御など
に必要なプログラムおよびデータが格納されている。Ｒ
ＡＭｂ１９には、音源制御データ等のデータが記憶され
る。

【００１２】音源回路２０はＣＰＵｂ１７の制御によ
り、時分割多重処理によって複数（例えば３２チャネ
ル）の独立したデジタル楽音信号を発生する。波形メモ
リ２１は各種の音色の楽音波形を記憶しており、音源回
路２０から指定されるアドレスの波形データを読み出し
て、音源回路２０に出力する。音源回路２０は、この波
形データと内蔵するエンベロープジェネレータ（図示せ
ず）との出力を乗算して出力する。

【００１３】Ｄ／Ａ変換回路２２は、音源回路２０から
出力されるデジタル楽音信号をＤ／Ａ変換して増幅す
る。サウンドシステム２３は電気信号を音に変換する装
置、例えばスピーカーである。バス２４は音源制御部の
各回路を接続する。

【００１４】図３は２ポートメモリ７の詳細を示すブロ
ック図である。メモリ回路３０は、外部から供給される
アドレス、データおよびアービトレーション、割り込み
制御回路３３からの制御信号に従って動作するＲＡＭで
ある。Ｉ／Ｏバッファ３１、３２は書き込みあるいは読
み出しデータを一時的に保持する。

【００１５】アービトレーション、割り込み制御回路３
３は、２つのポートからコントロール信号（Ｒ／Ｗ、チ
ップセレクト等）をそれぞれ入力し、メモリ回路３０の
アクセス制御を行う。この時、２つのポートのアクセス
が競合した場合には、後からアクセスしたポートに対し
てＢＵＳＹ信号を出力し、アクセスを待たせる。

【００１６】また、アドレス信号を入力し、２箇所の特
定のアドレスに対するアクセスに伴って、それぞれのポ
ートのＩＮＴ（割り込み）信号を発生する。このような
構成により、主制御部のＣＰＵａ１０と音源制御部のＣ
ＰＵｂ１７の間でデータのやり取りを行う。

【００１７】次に、２ポートメモリ１６内のデータ配列
について説明する。図４（ａ）、（ｂ）はそれぞれ２ポ
ートメモリ内のデータ配列の例を示している。（ａ）に
おいては、メモリの下位アドレスから順に、各音源チャ
ネル用の音源制御情報領域があり、その後に、音源回路
の各チャネルの使用状況を示すチャネルマップがあり、
最後にそれぞれのポートに対応する割り込み信号発生ア
ドレス１および２がある。

【００１８】（ｂ）は他のデ−タ配列の実施例であり、
メモリの下位アドレスから順に、各音源チャネル用の音
源制御情報領域があるが、これは割込みを用いない制御
データ用の領域であり、その後に、各チャネル共通の割
込み処理用音源制御情報領域がある。その後に音源回路
の各チャネルの使用状況を示すチャネルマップがあり、
最後にそれぞれのポートに対応する割り込み信号発生ア
ドレス１および２がある。このようなデータ配列にすれ
ば、割込みによって受け渡すデータの領域が１つですむ
ので、小容量のメモリですむ。

【００１９】図５はＣＰＵａ１０がキーオン、キーオフ
などに従って、音源制御部のＣＰＵｂ１７に割込みをか
けるために、割り込み信号発生アドレスに書き込むデー
タの内容の一例を示している。ｂｉｔ０〜４は処理すべ
き音源チャネルの番号を示しており、またｂｉｔ６、７
は、例えばキーオンは０１、キーオフは１０、トランケ
ートは１１などのように処理内容を示している。

【００２０】ここでトランケートとは、次のような処理
のことである。全ての音源チャネルが発音中に、更に鍵
盤が押された場合には、すでに発音中の音源チャネルの
中から、後押し優先などの公知の方法により１つのチャ
ネルを選択する。そして、このチャネルを押鍵された音
に再割り当てするために、該チャネルにおいてすでに行
われている発音を、ノイズにならない程度にできるだけ
早く減衰させる必要がある。この処理をトランケート処
理という。

【００２１】以上のようなデータ配列の他に、２ポート
メモリ１６の特定の番地（図４（ｂ）の例では各チャネ
ル共通の割込み処理用音源制御情報領域）に図５と同様
なデータを書き込み、割り込み信号発生アドレスに任意
のダミーデータを書き込むようにしてもよい。

【００２２】次に、上記のような構成の電子楽器の動作
について説明する。まず、主制御部のＣＰＵａ１０の動
作について説明する。ＣＰＵａ１０は、キーボード１３
の鍵が押されたことを検出すると、２ポートメモリ１６
内のチャネルマップを参照し、空いているチャネル、あ
るいは空いていなければ例えば最も以前から発音してい
るチャネルに、押された鍵に対応する音を割り当て、い
わゆるキーアサイン処理を行う。あるいはＣＰＵａ１０
は、キーボード１３の鍵が離されたれたことを検出する
とキーオフ処理を行う。

【００２３】これらの処理により出力されたキーオン、
キーオフあるいはトランケート処理に関する音源制御情
報は、ＲＡＭａ１２に記憶されると共に、２ポートメモ
リ１６内の該当するチャネルの領域に書き込まれる。更
に、ＣＰＵａ１０は図５に示すような割込みデータを作
成し、音源制御部のＣＰＵｂ１７に割込みをかけるため
の割り込み信号発生アドレスに書き込む。

【００２４】音源制御部のＣＰＵｂ１７による割込み処
理が終了すると、ＣＰＵｂ１７は２ポートメモリ１６を
介して、主制御部のＣＰＵａ１０に割込みをかけ、終了
を通知する。ＣＰＵａ１０は終了通知が来るまでは、つ
ぎの割込みは行わない。

【００２５】つぎに、音源制御部のＣＰＵｂ１７の動作
について説明する。図６（ａ）、（ｂ）は音源制御部の
ＣＰＵｂ１７の動作を表わすフローチャートである。

【００２６】（ａ）は割込み時の処理を表わすものであ
り、（ｂ）は通常の処理を表わす。まず、（ｂ）から説
明すると、ＣＰＵｂ１７はステップＳ１０においてイニ
シャライズ（初期化）を行うと、ステップＳ１１におい
ては、２ポートメモリ１６内の第１チャネルの領域を参
照し、音源回路の第１チャネルの制御を行う。制御内容
としては、例えば変調効果の処理、あるいは出力が十分
に減衰した場合に発音動作を中止し、チャネルマップを
更新する処理等がある。

【００２７】次に、ステップＳ１２においては、ステッ
プＳ１１と同様に第２チャネルの制御を行う。以下、順
番に各チャネルの制御を行い、ステップＳ１３におい
て、最後のチャネルの処理が終了すると、再びステップ
Ｓ１１に戻り、第１チャネルの制御から繰り返す。

【００２８】つぎに、図６（ａ）について説明する。
（ａ）は割込み時の処理を表わすものであり、ＣＰＵａ
１０が、割り込み信号発生アドレスにデータを書き込む
ことによって起動する。

【００２９】ステップＳ１においては、ＣＰＵｂ１７
は、図５のフォーマットのｂｉｔ６、７によってキーオ
ン処理か否かを調べ、キーオン処理が要求されている場
合には、ステップＳ２に移行し、キーオン処理を行う。

【００３０】キーオン処理では、ＣＰＵｂ１７は、まず
割込みデータのｂｉｔ０〜４からチャネル番号を調べ、
２ポートメモリ１６の該当するチャネルの領域からデー
タを読み出す。そしてこのデータに従って音源チャネル
に発音データをセットし、起動をかける。処理が終わる
とステップＳ６に移行する。

【００３１】ステップＳ１において、キーオン処理が要
求されていない場合には、ステップＳ３に移行し、トラ
ンケート処理か否かが調べられる。トランケート処理が
要求されている場合には、ステップＳ４に移行し、トラ
ンケート処理を行う。

【００３２】トランケート処理では、該当するチャネル
のエンベロープジェネレータに、出力が急速に減衰する
ようなデータをセットし、処理が終わるとステップＳ６
に移行する。ステップＳ３でトランケート処理が要求さ
れていない場合（即ちキーオフの場合）には、ステップ
Ｓ５に移行し、キーオフ処理を行う。

【００３３】キーオフ処理においては、該当するチャネ
ルのエンベロープジェネレータに、出力が自然に減衰す
るようなデータをセットし、処理が終わるとステップＳ
６に移行する。ステップＳ６においては、ＣＰＵｂ１７
は主制御部のＣＰＵａ１０に割込みをかけ、終了を通知
する。

【００３４】図７（ａ）は、音源チャネルから出力され
る楽音信号のエンベロープ波形の一例を示す波形図であ
る。一般にエンベロープ波形は、周知のようにアタッ
ク、ディケイ、サスティン、リリースの各部に分けら
れ、それぞれの特性に合うエンベロープのレベルとスピ
ードをエンベロープジェネレータに与えることによって
エンベロープ波形を決定するが、この実施例では、キー
オン時の割込み処理によって、これらのデータが主制御
部のＣＰＵａ１０から音源制御部のＣＰＵｂ１７に、２
ポートメモリ１６を介して受け渡される。

【００３５】その後は音源制御部のＣＰＵｂ１７が、受
け取ったデータに基づいて音源チャネルを制御する。次
にキーオフ、あるいはトランケートの割込み処理によ
り、楽音出力が減衰し、十分に減衰すると発音動作を停
止する。図の例ではキーオフ処理の後にトランケート処
理を行う場合が示されており、この場合には、１つの発
音動作に３回の割込み処理が行われている。

【００３６】つぎに、他の制御方式を説明する。前述し
た実施例では、キーオン、キーオフ、トランケート時に
エンベロープの制御データを、２ポートメモリ１６を介
して受け渡し、音源制御部のＣＰＵｂ１７が独自にエン
ベロープを制御していた。しかし、この実施例では、一
定時間毎に、主制御部のＣＰＵａ１０が２ポートメモリ
１６のチャネル毎の領域に、エンベロープ制御データを
書き込み、音源制御部のＣＰＵｂ１７が、図６（ｂ）の
通常の処理において、これを読み出してエンベロープの
制御を行う。

【００３７】図７（ｂ）は，この実施例の場合の、エン
ベロープ波形の一例を示す波形図である。図において
は、一定時間（例えば１０ｍｓ）毎にエンベロープのレ
ベルを音源回路に設定し直すことによって音源回路を制
御している。この場合には、余り早急に処理をする必要
のないキーオフ処理は割込みを用いずに、通常の処理で
行っている。従ってこの例では、図５の割込みデータの
処理内容の指定は１ｂｉｔで足り、また図６（ａ）のキ
ーオフに関する処理（ステップＳ５、３）は不要にな
る。

【００３８】以上、本発明の１実施例を説明したが、２
ポートメモリ回路を用いることにより、記憶内容を共有
し、かつ保存できるので、ＦＩＦＯのようにその都度Ｒ
ＡＭに転送する必要が無く、処理が簡単になる。２ポー
トメモリ回路としては、市販のものを用いることも可能
であるが、ある範囲のアドレスをアクセスすると割込み
がかかるように構成することも可能である。さらに特定
のアドレスに、処理すべきデータが存在することを示す
フラグを設け、音源制御部のＣＰＵｂ１７が、通常の処
理の中で周期的に、これを読み出すようにしてもよい。

【００３９】

【発明の効果】このように本発明の電子楽器によれば、
受信側の制御装置はデータの送信された順番にかかわら
ず、早急に処理すべきデータをランダムに取り出し、処
理することが可能となるという効果がある。

【図面の簡単な説明】

【図１】 本発明の概要を示すブロック図である。

【図２】 本発明の一実施例のハードウェア構成の概要
を表すブロック図である。

【図３】 ２ポートメモリの詳細を示すブロック図であ
る。

【図４】 ２ポートメモリ内のデータ配列の例を示す説
明図である。

【図５】 割り込み信号発生アドレスに書き込むデータ
の内容の一例を示す説明図である。

【図６】 音源制御部のＣＰＵｂ１７の動作を表わすフ
ローチャートである。

【図７】 楽音信号のエンベロープ波形の一例を示す波
形図である。

【符号の説明】

１…制御情報発生手段、２…楽音発生手段、３…２ポー
トメモリ、４…通知手段、１０…ＣＰＵａ、１１…ＲＯ
Ｍａ、１２…ＲＡＭａ、１３…キーボード、１４…パネ
ルスイッチ、１５…バス、１６…２ポートメモリ、１７
…ＣＰＵｂ、１８…ＲＯＭｂ、１９…ＲＡＭｂ、２０…
音源回路、２１…波形メモリ、２２…Ｄ／Ａ変換回路、
２３…サウンドシステム、２４…バス

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】楽音制御情報発生手段と、前記楽音制御情
   報発生手段に接続された第１のバスと、楽音発生手段
   と、前記楽音発生手段に接続された第２のバスと、前記
   第１バスおよび第２バスの両方に接続された記憶装置と
   を備えた電子楽器において、 前記記憶装置は２組の独立した入出力ポートを介して前
   記第１のバスおよび前記第２のバスに別々に接続され、
   前記楽音制御情報発生手段および前記楽音発生手段の双
   方から互いに独立にアクセス可能であり、また 前記記憶
   装置は、定常状態の楽音制御に用いるため各発音チャネ
   ル毎に設定された第１楽音情報記憶領域と、発音開始時
   および消音時の少なくとも一方の楽音制御に用いるため
   各発音チャネル共通に設定された第２楽音情報記憶領域
   とを含むことを特徴とする電子楽器。
2. 【請求項２】前記楽音制御情報発生手段および前記楽音
   発生手段の一方が、前記記憶装置へのデータの書き込み
   および処理の終了の少なくとも１つを前記楽音制御情報
   発生手段および前記楽音発生手段の他方に通知する通知
   手段を備えたことを特徴とする請求項１に記載の電子楽
   器。
3. 【請求項３】前記通知手段は前記楽音制御情報発生手段
   が第２楽音情報記憶領域へ書き込みしたことを前記楽音
   発生手段に伝えるための書き込み通知手段と、前記楽音
   発生手段が第２楽音情報記憶領域の情報を処理し終えた
   ことを前記楽音制御情報発生手段に連絡するための処理
   終了通知手段とを備えたことを特徴とする請求項１また
   は２に記載の電子楽器。
4. 【請求項４】前記通知手段は割り込み制御回路であるこ
   とを特徴とする請求項２または３に記載の電子楽器。