KR20050122503A - 명령어 스케줄링을 수행하는 메모리 제어장치 및 방법 - Google Patents

명령어 스케줄링을 수행하는 메모리 제어장치 및 방법 Download PDF

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메모리에 저장된 명령어 코드를 해석하여 수행하는데 있어서, 복수개의 마스터 장치가 메모리를 액세스할 때 그 처리순서를 조정함으로써 처리속도를 높인 메모리 제어장치 및 방법이 개시된다. 본 발명에 따라, 메모리 제어장치는 적어도 하나의 마스터 장치들로부터의 메모리 액세스 명령들을 수신하여 저장하는 명령어 큐; 상기 수신된 명령들이 액세스하고자 하는 메모리의 어드레스를 분석하여 그 연관관계에 따라, 상기 저장된 명령들의 처리순서를 조정하는 판단부; 및 상기 판단부의 제어에 따라 출력된 명령어를 해석하여, 어드레스 관련 신호를 출력하는 명령어 해석부를 포함하는 것을 특징으로 한다. 이에 의해, 시스템의 크기를 크게 늘리지 않으면서 명령어 처리속도를 향상시킬 수 있다.

Description

명령어 스케줄링을 수행하는 메모리 제어장치 및 방법{Memory controller for scheduling a plurality of commands, and method thereof}
본 발명은 명령어의 처리에 관한 것으로, 보다 상세하게는 메모리에 저장된 명령어 코드를 해석하여 수행하는데 있어서, 복수개의 마스터 장치가 메모리를 액세스할 때 그 처리순서를 조정함으로써 처리속도를 높인 메모리 제어장치 및 방법에 관한 것이다.
프로세서가 포함된 시스템에서 프로세서가 수행할 명령어 코드들은 일반적으로 메모리에 저장되어 있으며, 그 명령어 코드의 해석 순서에 따라 프로세서의 동작이 수행된다. 명령을 수행하고 메모리를 액세스하는 프로세서를 마스터 장치(master device)라고 하는데, 경우에 따라서는 하나의 시스템에 복수개의 마스터 장치가 존재할 수 있다. 최근에는 복잡한 기능의 구현을 하나의 칩상에 구현하기도 하는데, 이를 시스템 온 칩(System On Chip, SOC)이라고 하며, 이 시스템 온 칩(SOC)상에는 여러개의 마스터 장치들이 존재할 수 있다.
복수개의 마스터 장치들은 각각 독립적으로 명령을 수행한다. 따라서, 복수개의 명령어 코드들이 각각 메모리를 액세스하기 때문에, 중간에 이를 중재하여 메모리 액세스 명령의 처리순서를 조정해 줄 필요가 있는데, 이와 같은 기능을 수행하는 것을 명령어 스케줄러(command scheduler)라고 한다. 명령어 스케줄러(command scheduler)는 현재 처리중인 메모리 액세스 명령을 분석하여 이와 유사한 메모리 영역을 액세스하는 명령을 우선적으로 처리하도록 명령어 처리순서를 조정한다. 명령어 스케줄러는 일반적으로 메모리 제어부가 아닌 버스 제어부(bus controller)에 위치한다.
그러나, 서로 유사한 메모리 영역을 액세스하는 경우는 일반적으로 많지 않으나, 이를 위해서 명령어의 처리순서를 바꿔줄지의 여부를 항상 판단하도록 하면 버스 제어부가 필요이상으로 복잡해지고 처리속도도 느려지게 된다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 명령어들이 액세스하는 메모리 영역의 어드레스에 따라 명령어들의 처리순서를 조정하여, 메모리 액세스 속도를 높인 메모리 제어장치 및 방법을 제공하는 것이다.
상기 기술적 과제는 본 발명에 따라, 적어도 하나의 마스터 장치들로부터의 메모리 액세스 명령들을 수신하여 저장하는 명령어 큐; 상기 수신된 명령들이 액세스하고자 하는 메모리의 어드레스를 분석하여 그 연관관계에 따라, 상기 저장된 명령들의 처리순서를 조정하는 판단부; 및 상기 판단부의 제어에 따라 출력된 명령어를 해석하여, 어드레스 관련 신호를 출력하는 명령어 해석부를 포함하는 것을 특징으로 하는 메모리 제어장치에 의해 달성된다.
상기 메모리는 DRAM인 것이 바람직하며, 상기 명령어 해석부는, 상기 DRAM의 RAS 신호를 생성하는 RAS 처리부; 및 상기 DRAM의 CAS 신호를 생성하는 CAS 처리부를 포함하는 것이 바람직하다.
상기 판단부는, 상기 명령어 큐에 저장된 메모리 액세스 명령들 중, 명령어 해석부에서 현재 처리중인 메모리 액세스 명령어와 동일한 뱅크의 동일한 페이지의 메모리 액세스 명령을 먼저 처리하도록 명령어 처리순서를 정하는 것이 바람직하다.
한편, 본 발명의 다른 분야에 따르면, 상기 기술적 과제는 (a) 적어도 하나의 마스터 장치들로부터의 메모리 액세스 명령들을 수신하여 저장하는 단계; (b) 상기 수신된 명령들이 액세스하고자 하는 메모리의 어드레스를 분석하여 그 연관관계에 따라, 상기 저장된 명령들의 처리순서를 조정하는 단계; 및 (c) 상기 조정된 순서에 따라 출력된 명령어를 해석하여, 어드레스 관련 신호를 출력하는 단계를 포함하는 것을 특징으로 하는 메모리 제어방법에 의해서도 달성된다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
도 1은 복수개의 마스터 장치들을 포함하는 시스템 온 칩(SOC)의 간략화한 구성도이다.
시스템 온 칩(SOC)(100)은 복수개의 마스터 장치들(110 내지 114)을 구비할 수 있다. 마스터 장치는 일종의 프로세서로서 메모리에 기록된 명령어를 불러와 실행할 수 있는 장치이다. 예를 들어 중앙처리장치(CPU), 비디오/그래픽 프로세서, 오디오 프로세서 또는 네트워크 프로세서 등이 마스터 장치가 될 수 있다. 마스터 장치들(110 내지 114)로부터의 메모리 액세스 명령은 버스 제어부(120)로 전달된다. 버스 제어부(120)는 복수개의 마스터 장치들(110 내지 114)로부터의 메모리 액세스 명령의 처리순서를 조정한다. 버스 제어부(120)는 버스 중재부(bus aribiter) 및 명령어 스케줄러(command scheduler) 등을 포함한다.
메모리 제어부(130)는 버스 제어부(120)가 전달한 메모리 액세스 명령을 순서대로 처리하여 메모리(140)를 실제로 액세스 하는데 필요한 신호들을 생성한다. 메모리를 액세스하는데 필요한 신호들로, 예를 들어 메모리(140)가 DRAM 인 경우에는 RAS(Row Address Strobe), CAS(Column Address Strobe) 신호 등이 있다. 한편, 경우에 따라서 메모리 제어부(130)는 시스템 온 칩(100) 외부에 존재할 수도 있다. 이하에서는 메모리가 DRAM인 경우를 일예로 들어 설명한다.
도 2는 DRAM을 액세스 하는데 필요한 신호들을 도시한 도면이다.
DRAM을 액세스 하기 위해서 Clock(210), Addr(220), RAS(230), CAS(240), WE(250) 등의 신호가 필요하다. RAS(230) 신호의 'low' 시에 출력되는 Addr 값(222)은 DRAM의 행 주소를 의미하는 row address이다. RAS(230) 신호가 'low'가 되면 그 때의 Addr 값(222) 값인 row address에 존재하는 행의 데이터들을 읽어와 센스 앰프(sense amp)로 복사해 온다. 그리고, CAS(240) 신호가 'low' 가 되면 그 때의 addr 값(224)인 column address 위치의 데이터(260)를 출력한다. 버스트(burst) 모드인 경우에는 미리 지정된 개수만큼의 데이터가 매 clock(210) 마다 출력된다. 그리고 나서 WE(250)를 'low'로 만들어 프리차지(precharge)를 수행한다. 프리차지란 센스 앰프로 복사해 온 데이터를 DRAM의 해당 행으로 다시 복사하는 것을 말한다.
도 3은 도 2의 메모리 액세스 신호에 따라 DRAM 메모리 셀에서 데이터가 출력되는 것을 도시한 도면이다.
예를 들어, 하나의 메모리 셀(310)은 가로 512개, 세로 1024개의 컨덴서(capacitor)로 구성되어 있다고 하자. 여기서, 하나의 컨덴서가 한 비트의 데이터를 기록하고 있다. 가로 512개의 컨덴서로 구성된 단위를 하나의 페이지(page)라고 한다. 페이지는 row address에 의해서 선택된다. 그리고, 일반적으로 16개의 메모리 셀이 하나의 뱅크를 구성한다. 16개의 메모리 셀이 사용되면 16 비트 데이터가 만들어진다. 따라서 하나의 페이지는 512 개의 16비트 데이터가 된다. 또한, 경우에 따라서는 가로 1024개 또는 2048개의 컨덴서가 존재할 수도 있다. 이 경우에는 하나의 페이지가 1K 바이트 또는 2K 바이트가 된다.
프로세서가 액세스하고자 하는 위치의 데이터가 출력되는 것을 설명하면, 만일 프로세서의 첫번째 명령어가 메모리의 첫 번째 row를 액세스하는 명령어라고 하면, row address에 의해서 첫번째 페이지(312)의 데이터 512 바이트가 센스 앰프(sense amp)(320)로 입력된다. 센스 앰프도 16개가 존재하여, row address에 의해 선택된 페이지의 데이터 512 바이트를 기록할 수 있다. 다음으로, 센스앰프에 저장된 데이터 중에서, column address에 의해 선택된 하나의 데이터가 출력된다. 버스트 모드인 경우에는 미리 설정된 개수만큼의 데이터가 센스앰프로부터 출력된다. 센스앰프는 일반적으로 SRAM으로 만들어진다. 다음으로 프리차지 신호를 주면 센스앰프(320)에 기록되어 있던 데이터가 원래 위치인 첫 번째 페이지(312)로 다시 복사되어 그 값이 회복된다.
프로세서가 그 다음으로 액세스 하고자 하는 메모리 위치가 열번째 페이지(314)라고 하면 row address에 의해 열번째 페이지(314)의 데이터가 선택되어 센스앰프(320)로 복사되고 다시 column address에 의해 하나의 column이 선택된다. 이러한 과정으로 DRAM의 어드레스가 액세스되어 데이터가 출력된다.
도 4는 본 발명의 메모리 제어부에서 마스터 장치들로부터의 명령어들의 처리 순서를 바꾸는 것을 설명하는 도면이다.
마스터 장치들로부터의 복수개의 명령어들을 메모리 제어부(410)로 입력받는다. 세 개의 명령어가 어떻게 순차적으로 처리되는가를 설명하면, 예를 들어 첫 번째 명령이 메모리(420)의 첫 번째 페이지의 첫 번째 컬럼의 데이터를 액세스하는 명령이고, 두 번째 명령이 메모리(420)의 열번째 페이지의 첫 번째 컬럼의 데이터를 액세스하는 명령이고, 세 번째 명령이 메모리(420)의 첫 번째 페이지의 다섯번째 컬럼의 데이터를 액세스하는 명령이라고 가정하자. 그리고, 메모리(420)가 버스트 모드로 동작하며, 버스트로 출력되는 데이터의 개수가 4로 설정되어 있다고 가정하자.
입력된 순서대로 명령어를 처리하면, 첫 번째 명령과 세 번째 명령이 동일한 페이지의 메모리를 액세스하는데도 불구하고, 무조건 순서대로 명령어를 처리하기 때문에 불필요하게 시간이 많이 소비된다. 즉, 첫 번째 명령어를 수행한 후에 바로 세 번째 명령어를 수행하면, RAS 신호를 다시 생성할 필요없이 CAS 신호만 다시 생성하면 되므로 처리속도가 훨씬 빨라진다.
따라서, 본 발명의 메모리 제어부(410)는 이과 같은 명령어 처리순서를 직접 결정한다. 즉, 마스터 장치들로부터 입력된 명령어들의 순서가 1, 2, 3이라고 하여도, 메모리 제어부(410)가 판단하였을 때 명령어 1과 명령어 3의 메모리(420) 액세스 위치가 유사한 경우에는 명령어의 처리순서를 1, 3, 2로 결정하여 처리한다.
도 5는 본 발명의 메모리 제어부의 블록도이다.
메모리 제어부는 명령어 큐(510), 판단부(520) 및 명령어 해석부(560)를 구비한다. 명령어 해석부(560)는 RAS 처리부(530), RAS 큐(540) 및 CAS 처리부(550)를 더 구비한다.
마스터 장치들로부터의 명령어들은 명령어 큐(510)에 순서대로 저장된다. 도 5의 예에서는 명령어의 입력순서가 1, 2, 3이라고 가정한다. 첫 번째 명령어가 RAS 처리부(530)로 입력되면, RAS 처리부(530)는 액세스할 메모리의 row address를 결정하는 RAS 신호를 만들어 출력한다. 그리고 이 첫 번째 명령어는 RAS 큐(540)로 전달된다. CAS 처리부(550)는 RAS 큐(540)에 저장된 첫 번째 명령어를 해석하여, 액세스할 메모리의 column address를 결정하는 CAS 신호를 만들어 출력한다. 이와 같이 RAS 처리후 CAS 처리를 수행한다. 그리고 CAS 처리부(550)에서는 첫 번째 명령의 프리차지를 수행한 다음 두 번째 명령어를 처리한다. 그러나 두 번째 명령어를 처리할 차례이지만, 세 번째 명령어가 첫 번째 명령어가 처리한 페이지와 같은 페이지의 메모리를 액세스하는 명령어이면 두 번째 명령어를 처리하지 않고 세 번째 명령어를 먼저 처리하도록 한다. 이 판단은 판단부(520)에서 수행한다. 그리고 세 번째 명령어와 첫 번째 명령어의 row address는 동일하므로 RAS 신호를 다시 생성할 필요가 없으므로 CAS 신호만을 다시 생성한다.
도 6은 복수개의 뱅크로 구성된 메모리의 구성도이다.
도 6의 예에서는 4개의 뱅크로 메모리가 구성되어 있으며, 따라서 서로 다른 뱅크를 액세스하는 경우에는 서로 독립적으로 동작할 수 있음을 알 수 있다. 예를 들어 뱅크 0의 row 5 페이지를 액세스하고 있는 동안에 뱅크 1의 row 10 페이지를 액세스할 수 있다. 다른 뱅크의 경우도 마찬가지이다.
도 7은 RAS 신호의 생성에 관한 상태도를 도시한 도면이다.
RAS idle 상태에서 명령어 큐가 비어있지 않고 동일한 뱅크가 아닌 위치의 메모리 액세스 명령인 경우에는, 명령어 큐의 명령어를 해석하여 RAS 신호를 생성하여 출력한 후 RAS idle 상태로 되돌아간다. Auto refresh time이 되면 AR 상태로 가서 Auto Refresh 신호를 생성하여 출력한다.
도 8은 CAS 신호의 생성에 관한 상태도를 도시한 도면이다.
CAS idle 상태에서 RAS 큐가 비어있지 않으면 명령어를 해석하여 CAS 신호를 생성한다. 버스트 모드인 경우에는 출력되는 데이터의 개수, 즉 버스트 크기만큼의 클럭후 프리차지 신호를 생성한다. 버스트가 끝나면 프리차지 신호를 생성하여야 하므로 PR 상태로 간다. PR 상태에서 RAS 큐가 비어있는 상태이면 프리차지를 수행한 후 다시 CAS idle 상태로 돌아가고, 명령어 큐에 저장된 다음 명령어가 이전 명령과 동일한 뱅크, 동일한 row address의 데이터를 액세스하는 명령어라면 다시 CAS 신호를 생성하여 출력한다.
도 9는 본 발명의 메모리 제어방법의 플로우차트이다.
복수개의 마스터 장치들로부터 복수개의 명령어들을 수신한다(S910). 수신된 명령어들의 메모리 액세스 위치의 유사성을 판단한다(S920), 즉, 처음 수행한 명령어가 액세스한 메모리의 뱅크 및 row address가, 그 이후에 수행할 명령어가 액세스하고자 하는 메모리와 동일한 뱅크 및 동일한 row address를 가진 명령어인가를 판단한다. 판단방법은 도 4를 참조하여 상술한 바와 같다. 그리고 나서 그에 맞게 명령어의 실행순서를 조정한다(S930).
이제까지 본 발명에 대하여 그 바람직한 실시예들을 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
전술한 바와 같이 본 발명에 따르면, 현재 수행한 명령어가 액세스하는 메모리의 위치와 동일한 명령어를 먼저 수행하도록, 마스터 장치들로부터의 명령어 처리순서를 조정함으로써, 시스템의 크기를 크게 늘리지 않으면서 명령어 처리속도를 향상시킬 수 있다.
도 1은 복수개의 마스터 장치들을 포함하는 시스템 온 칩(SOC)의 간략화한 구성도,
도 2는 DRAM을 액세스 하는데 필요한 신호들을 도시한 도면,
도 3은 도 2의 메모리 액세스 신호에 따라 DRAM 메모리 셀에서 데이터가 출력되는 것을 도시한 도면,
도 4는 본 발명의 메모리 제어부에서 마스터 장치들로부터의 명령어들의 처리 순서를 바꾸는 것을 설명하는 도면,
도 5는 본 발명의 메모리 제어부의 블록도,
도 6은 복수개의 뱅크로 구성된 메모리의 구성도,
도 7은 RAS 신호의 생성에 관한 상태도를 도시한 도면,
도 8은 CAS 신호의 생성에 관한 상태도를 도시한 도면,
도 9는 본 발명의 메모리 제어방법의 플로우차트이다.

Claims (8)

  1. 적어도 하나의 마스터 장치들로부터의 메모리 액세스 명령들을 수신하여 저장하는 명령어 큐;
    상기 수신된 명령들이 액세스하고자 하는 메모리의 어드레스를 분석하여 그 연관관계에 따라, 상기 저장된 명령들의 처리순서를 조정하는 판단부; 및
    상기 판단부의 제어에 따라 출력된 명령어를 해석하여, 어드레스 관련 신호를 출력하는 명령어 해석부를 포함하는 것을 특징으로 하는 메모리 제어장치.
  2. 제1항에 있어서,
    상기 마스터 장치들이 액세스하는 메모리는 DRAM인 것을 특징으로 하는 메모리 제어장치.
  3. 제2항에 있어서, 상기 명령어 해석부는
    상기 DRAM의 RAS 신호를 생성하는 RAS 처리부; 및
    상기 DRAM의 CAS 신호를 생성하는 CAS 처리부를 포함하는 것을 특징으로 하는 메모리 제어장치.
  4. 제2항에 있어서, 상기 판단부는
    상기 명령어 큐에 저장된 메모리 액세스 명령들 중, 명령어 해석부에서 현재 처리중인 메모리 액세스 명령어와 동일한 뱅크의 동일한 페이지의 메모리 액세스 명령을 먼저 처리하도록 명령어 처리순서를 정하는 것을 특징으로 하는 메모리 제어장치.
  5. (a) 적어도 하나의 마스터 장치들로부터의 메모리 액세스 명령들을 수신하여 저장하는 단계;
    (b) 상기 수신된 명령들이 액세스하고자 하는 메모리의 어드레스를 분석하여 그 연관관계에 따라, 상기 저장된 명령들의 처리순서를 조정하는 단계; 및
    (c) 상기 조정된 순서에 따라 출력된 명령어를 해석하여, 어드레스 관련 신호를 출력하는 단계를 포함하는 것을 특징으로 하는 메모리 제어방법.
  6. 제5항에 있어서,
    상기 마스터 장치들이 액세스하는 메모리는 DRAM인 것을 특징으로 하는 메모리 제어방법.
  7. 제6항에 있어서, 상기 (b) 단계는
    상기 저장된 메모리 액세스 명령들 중, 현재 처리중인 메모리 액세스 명령어와 동일한 뱅크의 동일한 페이지의 메모리 액세스 명령을 먼저 처리하도록 명령어 처리순서를 정하는 것을 특징으로 하는 메모리 제어방법.
  8. 제6항에 있어서, 상기 (c) 단계는
    (c1) 상기 DRAM의 RAS 신호를 생성하는 단계; 및
    (c2) 상기 DRAM의 CAS 신호를 생성하는 단계를 포함하는 것을 특징으로 하는 메모리 제어방법.
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