JP2001282612A - メモリコントローラ - Google Patents

Abstract

(57)【要約】 【課題】 複数のユニットによりメモリを共有するシス
テムにおいてメモリアクセス制御を効率的に行う。 【解決手段】 メモリアクセス要求を格納するためのリ
クエストＦＩＦＯ、メモリリード要求の場合にメモリか
ら読み出したデータを格納するためのリードＦＩＦＯお
よびメモリライト要求の場合にメモリに書き込むデータ
を格納するためのライトＦＩＦＯを、それぞれユニット
ごとに設置する。複数のメモリアクセス要求が発生した
場合はアクセスする順番を決定し、連続するアクセス要
求に係るメモリアクセス位置が、一定の範囲内である場
合は、次のメモリアクセスに係るプリチャージを簡易化
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、複数のユニット
から１のメモリに対するアクセス要求に対応し、該メモ
リに対するアクセス制御を行うメモリコントローラに関
する。

【０００２】

【従来の技術】近年の信号処理システムにおいては、シ
ステム内に複数のＭＰＵ（Micro Processor Unit；以
下、単にユニットと記述する）を設け、多種多様の信号
処理を実現している。このようなシステムの性能を向上
させるためには、高速なメモリ装置をユニットごとに設
けるのが望ましいが、高速メモリはコスト高であるた
め、複数のユニットで１つの高速メモリを共有する場合
が多い。

【０００３】図７は、このようなメモリ共有システムの
典型例を示したものである。このシステムでは、３つの
ユニット６１，６２，６３によりメモリ６５を共有して
おり、各ユニットはメモリ６５にアクセスして、データ
の読み出しや書き込みをすることが可能である。この具
体的なメモリアクセス動作について、タイムチャートを
参照しながら説明する。

【０００４】図８は、ユニット６１から所定データの読
み出し要求「リード６１」があった場合におけるシステ
ム各部のデータの流れを示したタイムチャートである。
制御部６４は、この要求をユニット６１から受けると、
要求に対応するコマンドをメモリ６５に出力する。そし
て、メモリ６５はこのコマンドを受け、所定のデータを
データバスライン６６に出力する。図中では、４ワード
のデータ「Ｄ１Ｄ２Ｄ３Ｄ４」の例が示されている。そ
して、このデータはデータバスライン６６を介してユニ
ット６１に供給される。

【０００５】

【発明が解決しようとする課題】以上述べたメモリアク
セスの方法においては、メモリ６５からのデータをユニ
ット６１が受け取り終わるまで、データバスライン６６
はユニット６１に占有されるため、他のユニットは使用
することができない。そして、データバスライン６６か
らユニット６１へのデータ供給はユニット６１の動作ク
ロックＣＬＫ６１に同期して行われるため、この動作ク
ロックＣＬＫ６１が低速である場合は、他のユニットの
処理が不当に遅滞する問題があった。

【０００６】図９は、ユニット６１およびユニット６２
からメモリアクセス要求が発生した場合のシステム各部
のデータの流れを示したタイムチャートである。同図に
おいて、メモリ６５に係る処理内容を検討すると、ユニ
ット６１に係る処理とユニット６２に係る処理との間
（図中の区間Ｔ６１）では、メモリ６５は特に処理を行
っておらず、、高速処理が可能なメモリ６５の性能が生
かされているとはいえない問題もあった。

【０００７】本発明は以上の点を鑑みて行われたもので
あり、複数のユニットで１つの高速メモリを共有するシ
ステムにおいて、各ユニットから要求されるメモリアク
セスを効率的に行うためのメモリコントローラを提供す
ることを目的とするものである。

【０００８】

【課題を解決するための手段】以上の課題を解決するた
めに、請求項１に記載のメモリコントローラにあって
は、複数のユニットから１のメモリに対する書き込みま
たは読み出し要求を受け、メモリに対する書き込みまた
は読み出し制御を行うメモリコントローラにおいて、前
記複数のユニットに対応して各々設けられ、各々当該ユ
ニットから出力される書き込み要求または読み出し要求
を当該ユニットの動作クロックに同期して格納し、前記
メモリの動作クロックに同期して出力する複数のリクエ
ストＦＩＦＯと、前記複数のユニットに対応して各々設
けられ、各々当該ユニットから出力される前記メモリに
対する書き込みデータを当該ユニットの動作クロックに
従って格納し、前記メモリの動作クロックに同期して前
記メモリに出力する複数のライトＦＩＦＯと、前記複数
のユニットに対応して各々設けられ、各々当該ユニット
からの要求によって前記メモリから読み出されたデータ
を前記メモリの動作クロックに同期して格納し、当該ユ
ニットの動作クロックに同期して当該ユニットに出力す
る複数のリードＦＩＦＯと、いずれかのユニットに対応
した前記リクエストＦＩＦＯに実行未了の書き込み要求
が残っており、かつ、前記メモリに対するアクセスが可
能である場合に、当該ユニットに対応した前記ライトＦ
ＩＦＯに格納された書き込みデータを当該書き込み要求
に従って前記メモリに書き込む処理を前記メモリの動作
クロックに同期して行い、いずれかのユニットに対応し
た前記リクエストＦＩＦＯに実行未了の読み出し要求が
残っており、かつ、前記メモリに対するアクセスが可能
である場合に、当該読み出し要求に従って前記メモリか
らデータを読み出し、当該ユニットに対応した前記リー
ドＦＩＦＯに書き込む処理を前記メモリの動作クロック
に同期して行う制御手段とを具備することを特徴とする
ものである。

【０００９】また、請求項２に記載のメモリコントロー
ラにあっては、請求項１に記載のメモリコントローラに
おいて、前記メモリはバンク構造をとり、バンク位置、
ローアドレスおよびカラムアドレスにより１のメモリ領
域が特定されるものであり、前記制御手段は、複数の書
き込み要求または読み出し要求に対応した処理を連続し
て実行する場合において、 ａ．メモリに対する書き込みまたは読み出し要求が複数
発生した場合において、現在実行している書き込みまた
は読み出し要求において最後にアクセスするメモリ領域
のバンク位置およびローアドレスの値と、次に実行する
書き込みまたは読み出し要求において最初にアクセスす
るメモリ領域のバンク位置およびローアドレスの値とが
一致する場合、または ｂ．現在実行している書き込みまたは読み出し要求にお
いて最後にアクセスするメモリ領域のバンク位置と、次
に実行する書き込みまたは読み出し要求において最初に
アクセスするメモリ領域のバンク位置とが一致しない場
合に、次に書き込みまたは読み出し要求を実行する際の
プリチャージを省略することを特徴とするものである。

【００１０】

【発明の実施の形態】以下、図面を参照して、本発明の
実施形態について説明する。かかる実施の形態は、本発
明の一態様を示すものであり、この発明を限定するもの
ではない。本発明の趣旨を逸脱しない範囲内で任意に変
更可能である。

【００１１】Ａ：実施形態の構成 図１は、本発明に係るメモリコントローラ１０を用い
て、複数のユニット１，２，３によりメモリ３０を共有
するメモリ共有システムＭＳを構成した一例を示したも
のである。同図に示すように、メモリコントローラ１０
は、リクエストＦＩＦＯ１０１〜１０３、リードＦＩＦ
Ｏ２０１〜２０３、ライトＦＩＦＯ３０１〜３０３、制
御部２０を含んで構成される。

【００１２】リクエストＦＩＦＯ（First In First Ou
t）１０１〜１０３は、各ユニットに対応して設けられ
ており、ユニットからのメモリアクセス要求を一時的に
格納するためのメモリである。本実施形態では、ユニッ
ト１，２，３からのメモリアクセス要求は、それぞれリ
クエストＦＩＦＯ１０１，１０２，１０３に格納され
る。

【００１３】リードＦＩＦＯ２０１〜２０３は、メモリ
３０に対して読み取り（リード）要求を行った結果、メ
モリ３０から出力されたデータを一時的に格納するため
のメモリであり、このリードＦＩＦＯ２０１〜２０３
も、ユニットごとに設けられている。例えばユニット１
からリード要求のあった場合、まず、要求に対するデー
タがデータバスライン４０を介してリードＦＩＦＯ２０
１に格納され、その後そのデータがリードＦＩＦＯ２０
１からユニット１に供給される。

【００１４】ライトＦＩＦＯ３０１〜３０３は、メモリ
３０に対して書き込み（ライト）要求を行う場合に、メ
モリ３０に書き込むべき具体的なデータを格納するため
のメモリであり、このライトＦＩＦＯ３０１〜３０３
も、ユニットごとに設けられている。例えばユニット１
によりメモリに書き込みを行う場合、ユニット１からそ
の旨のメモリアクセス要求がリクエストＦＩＦＯ１０１
に供給されるとともに、書き込むべきデータがライトＦ
ＩＦＯ３０１に格納されることになる。そして、その後
ライトＦＩＦＯ３０１に格納されたデータは、データバ
スライン４０を介してメモリ３０に供給されることにな
る。

【００１５】ここで、本実施形態においては、上述した
各ＦＩＦＯとユニットとの間のデータの処理は、各ユニ
ットの動作クロックに同期して行われるが、その他のデ
ータの処理はすべてメモリ３０の動作クロックＭＣＬＫ
に同期して行われる。よって、たとえユニット１の動作
クロックが低速であった場合でも、従来のようにデータ
バスライン４０が不当に占有されてしまう事態にはなら
ず、効率的なメモリアクセス動作が可能となる。

【００１６】図２は、ユニット１〜３から発生するメモ
リアクセス要求の具体的内容を示したものである。この
ように、メモリアクセス要求は、リード／ライト情報、
スタートアドレス情報、転送ワードおよびアドレス増減
情報の各情報から構成される。リード／ライト情報と
は、メモリアクセス要求の目的を示す情報である。具体
的には、メモリからのデータ読み出しを行う（リード）
要求であるか、メモリにデータを書き込む（ライト）要
求であるかを指定するものである。スタートアドレス情
報とは、アクセスを開始するメモリの位置（アドレス）
を指定するための情報である。

【００１７】また、転送ワード数とは、メモリからデー
タを読み出すワード数、あるいはメモリにデータを書き
込むワード数を指定する情報である。本実施形態におい
ては、１のアドレスに対して１ワードに相当するデータ
が格納されている。よって、複数のワード数を指定する
ことにより、複数のアドレスに格納されるデータの読み
出し（リード）要求をすることも可能である。アドレス
増減情報とは、「＋（正方向）」あるいは「−（マイナ
ス方向）」のいずれかにより指定される情報である。こ
れは、複数のアドレスに対してのアクセスを行う場合、
最初にアクセスしたアドレスに対して、アドレスが増加
する方向にアクセスを行うのか、アドレスが減少する方
向にアクセスを行うのかを指定する情報である。

【００１８】なお、図２に示したアクセス要求は、リー
ド／ライト情報として「リード」、スタートアドレス情
報として「１０００番地」、転送ワード数として「４ワ
ード」、アドレス増減情報として「＋」がそれぞれ指定
された例である。すなわち、このアクセス要求は、メモ
リのアドレス１０００番地からアドレスの正方向に向か
い４ワード分のデータを読み込む内容のものであること
を示している。

【００１９】再び、図１に戻って構成の説明を行う。制
御部２０は、上述した各種のメモリアクセス要求をリク
エストＦＩＦＯ１０１〜１０３から１つずつ取り出すと
ともに、その要求に対応するコマンドをメモリ３０に対
して出力する装置である。図３は、制御部２０の内部構
成を示したものである。同図に示すように、制御部２０
は、リクエスト制御部２１、レジスタ２２，２３、アド
レス比較部２４、メモリアクセス方法決定部２５から構
成されている。

【００２０】リクエスト制御部２１は、リクエストＦＩ
ＦＯ１０１〜１０３に格納されるメモリアクセス要求を
検出するとともに、いずれか１つを選択して出力する制
御を行う装置である。このリクエスト制御部２１の選択
制御方法は任意であり、例えば、リクエストＦＩＦＯに
要求が格納された順に優先順位をつけ、優先順位が高い
要求の順に選択することとしてもよい。また、各ユニッ
トに対する優先度をあらかじめ決定しておき、その優先
度に従いメモリアクセス要求を取り出す制御を行っても
よい。

【００２１】レジスタ２２およびレジスタ２３はメモリ
アクセス要求をそれぞれ１つずつ格納することができる
レジスタである。双方とも、リクエスト制御部２１から
出力されたメモリアクセス要求を格納する点において共
通するが、以下の点において異なる。レジスタ２３は、
現在実行しているメモリアクセスに対応する要求を格納
するためのレジスタである。言い換えれば、レジスタ２
３に格納されたメモリアクセス要求に対応するコマンド
が制御部２０からメモリ３０に出力されている。そし
て、レジスタ２２は、複数のメモリアクセス要求があっ
た場合に、現在実行しているメモリアクセス要求の次に
実行を予定するメモリアクセス要求を格納するためのレ
ジスタである。

【００２２】アドレス比較部２４は、レジスタ２２とレ
ジスタ２３に格納されているそれぞれのメモリアクセス
要求の内容を比較する装置である。例えば、レジスタ２
３に格納される要求が、メモリアドレス１０００番地か
ら１００３番地に格納されるデータを読み出す要求であ
り、レジスタ２２に格納される要求が、メモリアドレス
２０００番地から２００３番地に格納されるデータを読
み出す要求であった場合、アドレス比較部２４は、アド
レス１００３番地と２０００番地の比較を行う。すなわ
ち、現在実行されているメモリアクセス要求において最
後にアクセスするメモリアドレスと、次に実行する予定
のメモリアクセス要求において最初にアクセスするメモ
リアドレスの内容を比較するのである。なお、最後にア
クセスするメモリアドレス値は、メモリアクセス要求に
含まれるスタートアドレス、転送ワード数およびアドレ
ス増減情報から一義に決定される。

【００２３】メモリアクセス方法決定部２５は、以上の
比較結果を受け、次に実行するメモリアクセス要求に対
するアクセス方法を決定する装置である。一般に、メモ
リアクセスを続けて行う場合には、アクセスとアクセス
の間にプリチャージといわれるリセット期間を設ける必
要がある。しかし、先に実行されているメモリアクセス
要求において最後にアクセスするメモリアドレスと、次
に実行する予定のメモリアクセス要求において最初にア
クセスするメモリアドレスとの間に一定の関係がある場
合は、プリチャージの必要がなくなる。メモリアクセス
方法決定部２５は、このメモリの特質を踏まえて、アド
レス比較部２４による比較結果よりプリチャージの必要
性の有無を判断するとともに、具体的にメモリアクセス
コマンドをメモリ３０に対して出力する装置である。

【００２４】このメモリの特質についてさらに詳述す
る。本実施形態に係るメモリ共有システムＭＳにおいて
は、メモリ３０として、多重バンク構造のＤＲＡＭ（Dy
namic Random Access Memory）を採用している。多重バ
ンク構造のＤＲＡＭとは、メモリ領域を複数のバンクに
分割したＤＲＡＭであり、このバンクの切替を行いなが
らメモリアクセスを行うものとして知られている。ま
た、この多重バンク構造のＤＲＡＭは、バンク、ローア
ドレスおよびカラムアドレスを指定することにより１の
メモリ領域が特定される。

【００２５】ここで、ＤＲＡＭの特定のメモリ領域にア
クセスを行う場合は、はじめにバンクを指定後、ローア
ドレスを供給し、そのローアドレスに接続されているメ
モリ領域を立ち上げる。そして、カラムアドレスを供給
させ、立ち上がっているメモリ領域の中の一箇所を特定
する。そして、上述したように、１のメモリアクセスと
次のメモリアクセスとの間には、プリチャージといわれ
るリセット動作を行う必要がある。

【００２６】しかし、後続して実行されるメモリアクセ
スの位置（アドレス）が、すでに立ち上げられたメモリ
領域の中である場合、すなわち、同一のローアドレスで
ある場合は、改めてメモリ領域の立ち上げを行う必要が
ないため、プリチャージを改めて行う必要がない。ま
た、後続して実行されるメモリアクセスの位置（アドレ
ス）が、異なるバンク領域であった場合も改めてプリチ
ャージを行う必要がない。これは、先行してメモリアク
セスが実行されている間に、該アクセスに関係のないバ
ンクについては予めプリチャージを行っておくことが可
能であることによるものである。

【００２７】本実施形態に係るメモリコントローラ１０
においては、以上のメモリの特質を利用し、効率の良い
メモリアクセス制御を行っている。具体的には、前述し
たアドレス比較部２４の結果により、上記に示したプリ
チャージが不要となる例に該当しないかを判別し、不要
である場合は改めてプリチャージを行わないアクセス制
御を行っている。

【００２８】Ｂ：実施形態の動作 次に、図面を用いて本実施形態の動作の説明を行う。図
４は、本実施形態に係るメモリ共有システムＭＳにおい
て、ユニット１およびユニット２からメモリアクセス要
求（それぞれ４ワード分のリード要求）が発生した場合
の、メモリ共有システムＭＳ各部のデータの流れを示し
たタイムチャートである。

【００２９】この場合、ユニット１から発生したメモリ
読み出し要求「リード１」が、まず、ユニット１用のリ
クエストＦＩＦＯ１０１に格納される。この時点では他
のメモリアクセスは行われていないため、ユニット１の
読み出し要求「リード１」はすぐに実行が開始される。
すなわち、かかる要求はレジスタ２３に格納され、その
要求に応じたコマンドが制御部２０からメモリ３０に出
力される。そして、メモリ３０はこのコマンドを受け、
コマンドに応じたデータ１１〜１４をデータバスライン
４０を介してリードＦＩＦＯ２０１に供給する。その
後、このデータ１１〜１４はユニット１に供給され、ユ
ニット１からのメモリ読み出し要求「リード１」に係る
一連の処理は終了する。

【００３０】図４に示す例では、さらにユニット２から
もメモリ読み出し要求「リード２」が発生した場合を想
定している。このメモリ読み出し要求「リード２」はリ
クエストＦＩＦＯ１０２に格納される。ユニット２から
のアクセス要求の発生時点においては、ユニット１から
のメモリ読み出し要求「リード１」が処理中である。す
なわち、データバスライン４０はリードＦＩＦＯ２０１
とメモリ３０との間で占有されている状態にある。この
ため、制御部２０のリクエスト制御部２１は、リクエス
トＦＩＦＯ１０２に格納されている読み出し要求「リー
ド２」をレジスタ２２に格納し、次に実行するべきメモ
リ読み出し要求として取扱う。

【００３１】そして、アドレス比較部２４は、レジスタ
２２とレジスタ２３にそれぞれ格納されるメモリ読み出
し要求の内容を比較する。具体的には、アドレス比較部
２４は、ユニット１からのメモリ読み出し要求において
最後にアクセスを行うメモリアドレス（この例ではデー
タ１４が格納されているアドレス）と、ユニット２から
のメモリ読み出し要求において最初にアクセスを行うア
ドレス（この例ではデータ２１が格納されているアド
レ）の値を比較する。上述したように、メモリアクセス
方法決定部２５は、この比較結果をもとにして、次に処
理を行うユニット２からのメモリ読み出し要求を開始す
る際にプリチャージを行う必要性の有無を判断する。

【００３２】図４は、メモリアクセス方法決定部２５
が、プリチャージが必要であると判断した場合のタイム
チャートである。図中においてはプリチャージを含むリ
ードコマンドを３クロックにより行う例が示されてお
り、メモリアクセス方法決定部２５からは、プリチャー
ジを行うべきコマンドが出力されるので、ユニット２に
係るメモリアクセスについても３クロック分のリードコ
マンドが実行されている。

【００３３】図５は、メモリアクセス方法決定部２５
が、プリチャージが必要でないと判断した場合のタイム
チャートである。すなわち、図中においてはユニット１
からのメモリアクセスと、ユニット２からのメモリアク
セスの間にタイムラグが生じない例が示されており、よ
り迅速なメモリアクセスが実現されることになる。

【００３４】図６は、ユニット１からメモリ読み出し
（リード）要求があり、ユニット２からメモリ書き込み
（ライト）要求があった場合の例を示したものである。
前述した図５の例に比較し、ユニット２からのメモリア
クセス要求がライト要求（４ワード分の書き込み要求）
である点のみが異なっている。

【００３５】ユニット２からのメモリ書き込み要求の発
生時においては、ユニット１からのメモリ読み出し要求
「リード１」が処理中であるため、制御部２０のリクエ
スト制御部２１は、リクエストＦＩＦＯ１０２に格納さ
れている書き込み要求「ライト２」をレジスタ２２に格
納する。一方、ユニット２からライトＦＩＦＯ３０２に
対して、メモリに書き込むべき４ワード分のデータが出
力される。これは、各ＦＩＦＯとユニット間のデータ授
受が、データバスライン４０と独立して行うことができ
ることに基づくものである。

【００３６】このようにして、ユニット１に係るメモリ
読み出し要求が実行されている間に、ライトＦＩＦＯ３
０２に、次に実行されるメモリ書き込み要求においてメ
モリに書き込むべきデータが格納されることになる。よ
って、データバスライン４０がユニット２の処理に使用
できるようになった場合、即座にデータバスライン４０
を介してメモリ３０に記録を行うことが可能となる。図
６中に示したメモリ３０に係る処理内容を検討すると、
ユニット１に係る処理に連続してユニット２に係る処理
が行われており、効率的なメモリアクセスが実現されて
いる。

【００３７】なお、図６に示した例では、ユニット２に
係るメモリ書き込み処理を行う際に、プリチャージを行
っている例を示しているが、上述図５に示した例と同様
にプリチャージが省略できる場合もあり、この場合はさ
らに効率的なメモリアクセス制御が可能となる。

【００３８】Ｃ：実施形態の効果 以上説明したように、本実施形態に係るメモリ共有シス
テムＭＳによれば、複数のメモリアクセス要求があった
場合においても、効率よく迅速にメモリアクセスを行う
ことが可能である。

【００３９】Ｄ：変形例 以上、本発明の実施形態について説明したが、上記実施
形態はあくまで例示であり、本発明の趣旨から逸脱しな
い範囲内で任意に変形をすることができる。例えば以下
のようなものが考えられる。

【００４０】（変形例１）上記実施形態においては、３
つのユニット１〜３により１つのメモリ３０を共有する
システムの例を説明したが、ユニットの数をさらに増や
したシステムにおいても当然適用が可能である。また、
複数のメモリを複数のユニットにより共有させるシステ
ムとしてもよい。この場合は、データバスラインをメモ
リごとに設け、各データバスラインの切替制御をメモリ
コントローラが行うことにより、上述した実施例と同様
の効果を得ることができる。

【００４１】（変形例２）上記実施形態においてはメモ
リとしてＤＲＡＭを用いたメモリ共有システムの例を示
したが、例えばＳＲＡＭやＳＤＲＡＭをメモリとして採
用したメモリ共有システムに適用しても同様の効果を得
ることができる。なお、ＳＤＲＡＭを採用した場合は、
ＳＤＲＡＭのオートプリチャージ機能を利用することに
より、さらにメモリアクセスの効率を向上させることも
できる。

【００４２】

【発明の効果】以上のように、本発明に係るメモリコン
トローラによれば、複数のユニットでメモリを共有する
メモリ共有システムにおいて、各ユニットからのメモリ
アクセスを効率よく制御することが可能である。

【図面の簡単な説明】

【図１】 本発明の一実施形態におけるメモリ共有シス
テムの構成図を示したものである。

【図２】 同システムにおけるメモリアクセス要求の内
容を説明するための図である。

【図３】 同システムにおける制御部の構成図である。

【図４】 同システムの動作を説明するためのタイムチ
ャートである。

【図５】 同システムの動作を説明するためのタイムチ
ャートである。

【図６】 同システムの動作を説明するためのタイムチ
ャートである。

【図７】 従来のメモリ共有システムの一構成図を示し
たものである。

【図８】 同システムの動作を説明するためのタイムチ
ャートである。

【図９】 同システムの動作を説明するためのタイムチ
ャートである。

【符号の説明】

１，２，３…ユニット １０…メモリコントローラ ２０…制御部 ２１…リクエスト制御部 ２２，２３…レジスタ ２４…アドレス比較部 ２５…メモリアクセス方法決定部 ３０…メモリ ４０…データバスライン １０１，１０２，１０３…リクエストＦＩＦＯ ２０１，２０２，２０３…リードＦＩＦＯ ３０１，３０２，３０３…ライトＦＩＦＯ ＭＳ…メモリ共有システム ６１，６２，６３…ユニット ６４…制御部 ６５…メモリ ６６…データバスライン

Claims (2)

【特許請求の範囲】
1. 【請求項１】 複数のユニットから１のメモリに対する
   書き込みまたは読み出し要求を受け、メモリに対する書
   き込みまたは読み出し制御を行うメモリコントローラに
   おいて、 前記複数のユニットに対応して各々設けられ、各々当該
   ユニットから出力される書き込み要求または読み出し要
   求を当該ユニットの動作クロックに同期して格納し、前
   記メモリの動作クロックに同期して出力する複数のリク
   エストＦＩＦＯと、 前記複数のユニットに対応して各々設けられ、各々当該
   ユニットから出力される前記メモリに対する書き込みデ
   ータを当該ユニットの動作クロックに従って格納し、前
   記メモリの動作クロックに同期して前記メモリに出力す
   る複数のライトＦＩＦＯと、 前記複数のユニットに対応して各々設けられ、各々当該
   ユニットからの要求によって前記メモリから読み出され
   たデータを前記メモリの動作クロックに同期して格納
   し、当該ユニットの動作クロックに同期して当該ユニッ
   トに出力する複数のリードＦＩＦＯと、 いずれかのユニットに対応した前記リクエストＦＩＦＯ
   に実行未了の書き込み要求が残っており、かつ、前記メ
   モリに対するアクセスが可能である場合に、当該ユニッ
   トに対応した前記ライトＦＩＦＯに格納された書き込み
   データを当該書き込み要求に従って前記メモリに書き込
   む処理を前記メモリの動作クロックに同期して行い、い
   ずれかのユニットに対応した前記リクエストＦＩＦＯに
   実行未了の読み出し要求が残っており、かつ、前記メモ
   リに対するアクセスが可能である場合に、当該読み出し
   要求に従って前記メモリからデータを読み出し、当該ユ
   ニットに対応した前記リードＦＩＦＯに書き込む処理を
   前記メモリの動作クロックに同期して行う制御手段とを
   具備することを特徴とするメモリコントローラ。
2. 【請求項２】 前記メモリはバンク構造をとり、バンク
   位置、ローアドレスおよびカラムアドレスにより１のメ
   モリ領域が特定されるものであり、 前記制御手段は、複数の書き込み要求または読み出し要
   求に対応した処理を連続して実行する場合において、 ａ．メモリに対する書き込みまたは読み出し要求が複数
   発生した場合において、現在実行している書き込みまた
   は読み出し要求において最後にアクセスするメモリ領域
   のバンク位置およびローアドレスの値と、次に実行する
   書き込みまたは読み出し要求において最初にアクセスす
   るメモリ領域のバンク位置およびローアドレスの値とが
   一致する場合、または ｂ．現在実行している書き込みまたは読み出し要求にお
   いて最後にアクセスするメモリ領域のバンク位置と、次
   に実行する書き込みまたは読み出し要求において最初に
   アクセスするメモリ領域のバンク位置とが一致しない場
   合に、次に書き込みまたは読み出し要求を実行する際の
   プリチャージを省略することを特徴とする請求項１に記
   載のメモリコントローラ。