JPH06149652A - メモリ制御装置 - Google Patents
メモリ制御装置Info
- Publication number
- JPH06149652A JPH06149652A JP29833392A JP29833392A JPH06149652A JP H06149652 A JPH06149652 A JP H06149652A JP 29833392 A JP29833392 A JP 29833392A JP 29833392 A JP29833392 A JP 29833392A JP H06149652 A JPH06149652 A JP H06149652A
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- Japan
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- data
- program
- ram
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Abstract
(57)【要約】
【目的】 構成が比較的簡単でありしかも高速で安定し
たメモリ制御が行なえるメモリ制御装置を提供するこ
と。 【構成】 メモリ制御装置に、アクセス要求に応じた動
作モードの選択を行なう手段１３と、各動作モードに対
応する動作プログラムが格納される記憶手段１４と、記
憶手段１４からのプログラムに基づいて制御信号を作成
するシーケンサー部１５と、制御信号をメモリ１１、１
２間で振り分けるモード制御部１６とを設けた。アクセ
ス要求に対して必要なプログラムを読み出して処理実行
すればよいため、Ｄ−ＲＡＭ制御を行なう回路構成が簡
単になり、また処理実行を高速に行なえる。
たメモリ制御が行なえるメモリ制御装置を提供するこ
と。 【構成】 メモリ制御装置に、アクセス要求に応じた動
作モードの選択を行なう手段１３と、各動作モードに対
応する動作プログラムが格納される記憶手段１４と、記
憶手段１４からのプログラムに基づいて制御信号を作成
するシーケンサー部１５と、制御信号をメモリ１１、１
２間で振り分けるモード制御部１６とを設けた。アクセ
ス要求に対して必要なプログラムを読み出して処理実行
すればよいため、Ｄ−ＲＡＭ制御を行なう回路構成が簡
単になり、また処理実行を高速に行なえる。
Description
【０００１】
【産業上の利用分野】本発明はメモリ制御装置、特に簡
単な構成で高速のメモリ制御を行なえるメモリ制御装置
に関するものである。
単な構成で高速のメモリ制御を行なえるメモリ制御装置
に関するものである。
【０００２】
【従来の技術】メモリへのデータの書き込み、および読
み出しを行なうにはメモリ制御装置により動作制御が行
なわれるが、このようなメモリ制御装置の従来例として
は例えば図４に示すものがある。この図に示されたメモ
リ制御装置はダイナミック・ランダムアクセスメモリ
（Ｄ−ＲＡＭ）に対する動作制御を行なうものである。
この図において、符号１および２はデータの書き込みま
たは読み出しが行なわれるＤ−ＲＡＭである。３はＤ−
ＲＡＭ１または２へのアクセス要求とアドレスを受け付
けるアクセス要求受付部、４はアクセス要求に基づいて
Ｄ−ＲＡＭ１または２の動作モードを決定するモード制
御部、５はＤ−ＲＡＭ１または２へ書き込まれたり或い
はこれらから読み出されたりするデータの伝送を整える
ため一時格納するデータバッファ、６はデータの伝送路
となるデータバスである。そして、前記アクセス要求受
付部３、モード制御部４およびデータバッファ５によっ
てＤ−ＲＡＭ制御回路が構成される。
み出しを行なうにはメモリ制御装置により動作制御が行
なわれるが、このようなメモリ制御装置の従来例として
は例えば図４に示すものがある。この図に示されたメモ
リ制御装置はダイナミック・ランダムアクセスメモリ
（Ｄ−ＲＡＭ）に対する動作制御を行なうものである。
この図において、符号１および２はデータの書き込みま
たは読み出しが行なわれるＤ−ＲＡＭである。３はＤ−
ＲＡＭ１または２へのアクセス要求とアドレスを受け付
けるアクセス要求受付部、４はアクセス要求に基づいて
Ｄ−ＲＡＭ１または２の動作モードを決定するモード制
御部、５はＤ−ＲＡＭ１または２へ書き込まれたり或い
はこれらから読み出されたりするデータの伝送を整える
ため一時格納するデータバッファ、６はデータの伝送路
となるデータバスである。そして、前記アクセス要求受
付部３、モード制御部４およびデータバッファ５によっ
てＤ−ＲＡＭ制御回路が構成される。
【０００３】このようなメモリ制御装置において、アク
セス要求受付部３へアクセス要求および対応するＤ−Ｒ
ＡＭ１または２のアドレス情報が入力されると、アクセ
ス要求受付部３はモード制御部４に対してアクセス要求
信号とアドレス信号とを送付する。これによりモード制
御部４はアクセス要求がデータ書き込みであるのかデー
タ読み出しであるのか、或いは如何なる動作モード（リ
フレッシュモード、ページモード等）の要求であり、ま
たおよびどのＤ−ＲＡＭ１または２に対するアクセス要
求であるのかを判断し対応するＤ−ＲＡＭ１または２に
対してＲＡＳ信号、ＣＡＳ信号、またはＷＥ信号を発す
ると共にアドレス信号を送付する。そしてモード制御部
４は、アクセス要求受付部３に対して応答信号を返す
と、アクセス要求受付部３はデータバッファ５に対して
データバッファ制御信号を発する。これにより、データ
の書き込みであれば、データバス６を介してデータが入
力されＤ−ＲＡＭ１または２の所定のアドレスへ書き込
まれる。また一方、データの読み出しであれば、Ｄ−Ｒ
ＡＭ１または２の所定のアドレスからデータが読み出さ
れデータバス６を介してデータが出力される。
セス要求受付部３へアクセス要求および対応するＤ−Ｒ
ＡＭ１または２のアドレス情報が入力されると、アクセ
ス要求受付部３はモード制御部４に対してアクセス要求
信号とアドレス信号とを送付する。これによりモード制
御部４はアクセス要求がデータ書き込みであるのかデー
タ読み出しであるのか、或いは如何なる動作モード（リ
フレッシュモード、ページモード等）の要求であり、ま
たおよびどのＤ−ＲＡＭ１または２に対するアクセス要
求であるのかを判断し対応するＤ−ＲＡＭ１または２に
対してＲＡＳ信号、ＣＡＳ信号、またはＷＥ信号を発す
ると共にアドレス信号を送付する。そしてモード制御部
４は、アクセス要求受付部３に対して応答信号を返す
と、アクセス要求受付部３はデータバッファ５に対して
データバッファ制御信号を発する。これにより、データ
の書き込みであれば、データバス６を介してデータが入
力されＤ−ＲＡＭ１または２の所定のアドレスへ書き込
まれる。また一方、データの読み出しであれば、Ｄ−Ｒ
ＡＭ１または２の所定のアドレスからデータが読み出さ
れデータバス６を介してデータが出力される。
【０００４】
【発明が解決しようとする課題】しかしながら、このよ
うな従来のメモリ制御装置にあっては、Ｄ−ＲＡＭ１ま
たは２の動作を制御するには、各動作モード（書き込み
モード、読み出しモード等）に対応した専用のランダム
ロジックを構成し、且つメモリ・アクセスの帯域を向上
させるために、高速で動作する必要がある。そのためＤ
−ＲＡＭ制御回路中の特にアクセス要求受付部３やモー
ド制御部４の回路構成が大型且つ複雑になり易く高価と
なる上、高速動作をさせることによりトラブルの発生が
起こり易くなり、安定性に欠けるという不具合があっ
た。
うな従来のメモリ制御装置にあっては、Ｄ−ＲＡＭ１ま
たは２の動作を制御するには、各動作モード（書き込み
モード、読み出しモード等）に対応した専用のランダム
ロジックを構成し、且つメモリ・アクセスの帯域を向上
させるために、高速で動作する必要がある。そのためＤ
−ＲＡＭ制御回路中の特にアクセス要求受付部３やモー
ド制御部４の回路構成が大型且つ複雑になり易く高価と
なる上、高速動作をさせることによりトラブルの発生が
起こり易くなり、安定性に欠けるという不具合があっ
た。
【０００５】本発明は前記問題点に鑑みてなされたもの
で、その目的は、構成が比較的簡単でありしかも高速で
安定したメモリ制御が行なえるメモリ制御装置を提供す
ることである。
で、その目的は、構成が比較的簡単でありしかも高速で
安定したメモリ制御が行なえるメモリ制御装置を提供す
ることである。
【０００６】
【課題を解決するための手段】本発明は、前記目的を達
成するために、メモリ制御装置を、外部からのアクセス
要求を受け付けて動作モードの選択を行なうモード選択
手段と、メモリの各動作モードに対応する各種動作プロ
グラムが格納される記憶手段と、記憶手段からのプログ
ラムデータを受け入れてその動作を行なうための制御信
号を作成および出力するシーケンサー部と、シーケンサ
ー部から出力された制御信号を振り分け制御するモード
制御部とにより構成したことを要旨とする。
成するために、メモリ制御装置を、外部からのアクセス
要求を受け付けて動作モードの選択を行なうモード選択
手段と、メモリの各動作モードに対応する各種動作プロ
グラムが格納される記憶手段と、記憶手段からのプログ
ラムデータを受け入れてその動作を行なうための制御信
号を作成および出力するシーケンサー部と、シーケンサ
ー部から出力された制御信号を振り分け制御するモード
制御部とにより構成したことを要旨とする。
【０００７】
【作用】モード選択手段にアクセス要求が入力される
と、このモード選択手段はアクセス要求の内容を判別し
て動作プログラム記憶手段のアドレスを指定する一方、
シーケンサー部に対して起動をかける。これにより、前
記動作プログラム記憶手段からはアクセス要求に対応す
る動作プログラムが読み出されてシーケンサー部に送ら
れシーケンサー部はそのプログラム内容から必要な制御
信号を生成する。そして、モード制御部は、この制御信
号に基づいてメモリに対し各種動作を行なう。
と、このモード選択手段はアクセス要求の内容を判別し
て動作プログラム記憶手段のアドレスを指定する一方、
シーケンサー部に対して起動をかける。これにより、前
記動作プログラム記憶手段からはアクセス要求に対応す
る動作プログラムが読み出されてシーケンサー部に送ら
れシーケンサー部はそのプログラム内容から必要な制御
信号を生成する。そして、モード制御部は、この制御信
号に基づいてメモリに対し各種動作を行なう。
【０００８】
【実施例】図１乃至図３は本発明によるメモリ制御装置
の一実施例を示す図である。このうち図１はこの実施例
に係るメモリ制御装置の構成を表すブロック図である。
この図において符号１１、１２はデータの書き込みまた
は読み出しが行なわれるメモリすなわちＤ−ＲＡＭであ
る。１３はＤ−ＲＡＭ１または２へのアクセス要求を受
け付けて動作モードを判別するモード選択手段としての
モード選択部、１４は各種動作モードに対応する動作プ
ログラムが格納される記憶手段としてのＲＯＭ、１５は
ＲＯＭ１４から読み出されたプログラムの内容を解析し
その動作モードに必要な制御信号を生成するシーケンサ
ー部、１６はシーケンサー部１５から出力された制御信
号を各Ｄ−ＲＡＭ１１または１２へ振り分け制御するモ
ード制御部、１７は入力されたアドレスデータおよび処
理データの伝送を整えるアドレス・データ制御部、１８
はデータの伝送路となるデータバスである。また、１９
はＤ−ＲＡＭ１１または１２に対するリフレッシュ要求
を発するリフレッシュ制御部である。アドレス・データ
制御部１７はアドレスデータおよびＤ−ＲＡＭ１１また
は１２へ書き込まれたりこれらから読み出されたりする
データの伝送を整えるためバッファに機能を有してい
る。そして、前記モード選択部１３、ＲＯＭ１４、シー
ケンサー部１５、モード制御部１６、アドレス・データ
制御部１７およびデータバス１８によってＤ−ＲＡＭ制
御回路が構成されている。
の一実施例を示す図である。このうち図１はこの実施例
に係るメモリ制御装置の構成を表すブロック図である。
この図において符号１１、１２はデータの書き込みまた
は読み出しが行なわれるメモリすなわちＤ−ＲＡＭであ
る。１３はＤ−ＲＡＭ１または２へのアクセス要求を受
け付けて動作モードを判別するモード選択手段としての
モード選択部、１４は各種動作モードに対応する動作プ
ログラムが格納される記憶手段としてのＲＯＭ、１５は
ＲＯＭ１４から読み出されたプログラムの内容を解析し
その動作モードに必要な制御信号を生成するシーケンサ
ー部、１６はシーケンサー部１５から出力された制御信
号を各Ｄ−ＲＡＭ１１または１２へ振り分け制御するモ
ード制御部、１７は入力されたアドレスデータおよび処
理データの伝送を整えるアドレス・データ制御部、１８
はデータの伝送路となるデータバスである。また、１９
はＤ−ＲＡＭ１１または１２に対するリフレッシュ要求
を発するリフレッシュ制御部である。アドレス・データ
制御部１７はアドレスデータおよびＤ−ＲＡＭ１１また
は１２へ書き込まれたりこれらから読み出されたりする
データの伝送を整えるためバッファに機能を有してい
る。そして、前記モード選択部１３、ＲＯＭ１４、シー
ケンサー部１５、モード制御部１６、アドレス・データ
制御部１７およびデータバス１８によってＤ−ＲＡＭ制
御回路が構成されている。
【０００９】図２はＲＯＭ１４内部のプログラムデータ
の格納状態を示す図である。この図において、ＲＯＭア
ドレス０番地から１０番地まではプログラム（１）とし
てリードアクセスを実行するプログラムが格納されてい
る。以下同様にして、それぞれ所定のアドレス区間には
ライトアクセスを実行するプログラム、ページモード・
リードアクセスを実行するプログラム、ページモード・
ライトアクセスを実行するプログラム、リードモディフ
ァイ・ライトアクセスを実行するプログラム、およびリ
フレッシュ要求を実行するプログラムが格納されてい
る。
の格納状態を示す図である。この図において、ＲＯＭア
ドレス０番地から１０番地まではプログラム（１）とし
てリードアクセスを実行するプログラムが格納されてい
る。以下同様にして、それぞれ所定のアドレス区間には
ライトアクセスを実行するプログラム、ページモード・
リードアクセスを実行するプログラム、ページモード・
ライトアクセスを実行するプログラム、リードモディフ
ァイ・ライトアクセスを実行するプログラム、およびリ
フレッシュ要求を実行するプログラムが格納されてい
る。
【００１０】このような構成を有するメモリ制御装置に
ついて、以下動作を説明する。図３はこのメモリ制御装
置のライト動作時における各信号のタイミング図であ
る。この図において（１）はクロック信号を示し、この
クロック信号のカウントに合わせて各信号のオン、オフ
が行なわれる。いま、外部からＤ−ＲＡＭ制御回路へＤ
−ＲＡＭ１１または１２の所定のアドレスへのライトア
クセス要求がなされると、ライトアクセス要求はモード
制御部３に入力される一方、アドレスデータはアドレス
・データ制御部へ入力される。モード選択部１３は、こ
のアクセス要求を解析してライト要求であることを認識
し、その結果であるスタート信号をシーケンサー部１５
へ送付する一方、ＲＯＭ１４へライトプログラムを読み
出すべく対応するＲＯＭアドレスを出力する。このモー
ド選択部１３の受け付け動作について、アクセス要求と
ほぼ同時にリフレッシュ制御部１９からのリフレッシュ
要求がモード選択部１３に入力されたときは、このモー
ド選択部１３はリフレッシュ要求の方を優先的に受け付
けるようになっている。シーケンサー部１５はスタート
信号を受け取った時点で、ＲＯＭ１４の指定されたアド
レスからライトプログラムを取り込み、このライトプロ
グラムのビットの並びを判断してどの信号を出力するか
を判断し、ＲＡＳ信号およびＣＡＳ信号およびＷＥ信号
を出力する。これらの信号はモード制御部１６に入力さ
れ、このモード制御部１６ではＤ−ＲＡＭ１１またはＤ
−ＲＡＭ１２に向けて前記信号を振り分ける。これによ
って、Ｄ−ＲＡＭ１１または１２が起動し、アドレスデ
ータにより指定されたアドレスにデータバス１８を通し
て入力されたライトデータが書き込まれる。そして、ラ
イト要求のあったデータが全て書き込まれてしまうと、
一連のアクセス要求の実行は終了する。また、前記ライ
トアクセス要求とば別のアクセス要求があったときはそ
のモードを実行するためのプログラムがＲＯＭ１４から
シーケンサー部１５へ読み出され、このプログラムが実
行される。
ついて、以下動作を説明する。図３はこのメモリ制御装
置のライト動作時における各信号のタイミング図であ
る。この図において（１）はクロック信号を示し、この
クロック信号のカウントに合わせて各信号のオン、オフ
が行なわれる。いま、外部からＤ−ＲＡＭ制御回路へＤ
−ＲＡＭ１１または１２の所定のアドレスへのライトア
クセス要求がなされると、ライトアクセス要求はモード
制御部３に入力される一方、アドレスデータはアドレス
・データ制御部へ入力される。モード選択部１３は、こ
のアクセス要求を解析してライト要求であることを認識
し、その結果であるスタート信号をシーケンサー部１５
へ送付する一方、ＲＯＭ１４へライトプログラムを読み
出すべく対応するＲＯＭアドレスを出力する。このモー
ド選択部１３の受け付け動作について、アクセス要求と
ほぼ同時にリフレッシュ制御部１９からのリフレッシュ
要求がモード選択部１３に入力されたときは、このモー
ド選択部１３はリフレッシュ要求の方を優先的に受け付
けるようになっている。シーケンサー部１５はスタート
信号を受け取った時点で、ＲＯＭ１４の指定されたアド
レスからライトプログラムを取り込み、このライトプロ
グラムのビットの並びを判断してどの信号を出力するか
を判断し、ＲＡＳ信号およびＣＡＳ信号およびＷＥ信号
を出力する。これらの信号はモード制御部１６に入力さ
れ、このモード制御部１６ではＤ−ＲＡＭ１１またはＤ
−ＲＡＭ１２に向けて前記信号を振り分ける。これによ
って、Ｄ−ＲＡＭ１１または１２が起動し、アドレスデ
ータにより指定されたアドレスにデータバス１８を通し
て入力されたライトデータが書き込まれる。そして、ラ
イト要求のあったデータが全て書き込まれてしまうと、
一連のアクセス要求の実行は終了する。また、前記ライ
トアクセス要求とば別のアクセス要求があったときはそ
のモードを実行するためのプログラムがＲＯＭ１４から
シーケンサー部１５へ読み出され、このプログラムが実
行される。
【００１１】このように、ＲＯＭ１４に考えられるアク
セス要求を実行するためのプログラムを格納しておき、
それぞれのアクセス要求に対して必要なプログラムを取
り出すことによりそのアクセス要求を満たすことができ
るため、Ｄ−ＲＡＭ制御を行なう回路構成が簡単にな
り、また処理実行の動作が高速になる。
セス要求を実行するためのプログラムを格納しておき、
それぞれのアクセス要求に対して必要なプログラムを取
り出すことによりそのアクセス要求を満たすことができ
るため、Ｄ−ＲＡＭ制御を行なう回路構成が簡単にな
り、また処理実行の動作が高速になる。
【００１２】
【発明の効果】以上説明したように、本発明によれば、
メモリ制御装置に、アクセス要求に応じた動作モードの
選択を行なう手段と、各動作モードに対応する動作プロ
グラムが格納される記憶手段と、記憶手段からのプログ
ラムに基づいて制御信号を作成するシーケンサー部と、
制御信号をメモリ間で振り分けるモード制御部とを設け
たため、Ｄ−ＲＡＭ制御を行なう回路構成が簡単にな
り、また処理実行の動作が高速になるという効果が得ら
れる。
メモリ制御装置に、アクセス要求に応じた動作モードの
選択を行なう手段と、各動作モードに対応する動作プロ
グラムが格納される記憶手段と、記憶手段からのプログ
ラムに基づいて制御信号を作成するシーケンサー部と、
制御信号をメモリ間で振り分けるモード制御部とを設け
たため、Ｄ−ＲＡＭ制御を行なう回路構成が簡単にな
り、また処理実行の動作が高速になるという効果が得ら
れる。
【図１】本発明によるメモリ制御装置の一実施例を示す
ブロック図
ブロック図
【図２】前記実施例のＲＯＭの内部構成を概略的に示す
フォーマット図
フォーマット図
【図３】前記実施例のメモリ制御装置のライト動作時に
おける各信号のタイミング図
おける各信号のタイミング図
【図４】従来のメモリ制御装置の一例を示すブロック図
１１、１２ Ｄ−ＲＡＭ １３ モード選択部 １４ ＲＯＭ（プログラム記憶手段） １５ シーケンサー部 １６ モード制御部 １７ アドレス・データ制御部
Claims (1)
- 【請求項１】 外部からのアクセス要求を受け付けて動
作モードの選択を行なうモード選択手段と、アクセス要
求で指定される各種動作プログラムが格納される記憶手
段と、記憶手段からのプログラムデータを受け入れてそ
の動作を行なうための制御信号を作成および出力するシ
ーケンサー部と、シーケンサー部から出力された制御信
号をメモリ間で振り分け制御するモード制御部とを備
え、アクセス要求に対して、必要なプログラムを読み出
して処理実行するようにしたことを特徴とするメモリ制
御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29833392A JPH06149652A (ja) | 1992-11-09 | 1992-11-09 | メモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29833392A JPH06149652A (ja) | 1992-11-09 | 1992-11-09 | メモリ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06149652A true JPH06149652A (ja) | 1994-05-31 |
Family
ID=17858311
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29833392A Pending JPH06149652A (ja) | 1992-11-09 | 1992-11-09 | メモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06149652A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63301338A (ja) * | 1987-06-01 | 1988-12-08 | Hitachi Ltd | 制御メモリ付記憶装置 |
-
1992
- 1992-11-09 JP JP29833392A patent/JPH06149652A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63301338A (ja) * | 1987-06-01 | 1988-12-08 | Hitachi Ltd | 制御メモリ付記憶装置 |
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