JPH04321145A - プロセッサシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】［発明の目的］

【０００２】

【産業上の利用分野】この発明は、プロセッサの外部に
機能が異なる複数の記憶装置を備えたプロセッサシステ
ムに関する。

【０００３】

【従来の技術】プロセッサを用いた従来の情報処理シス
テムにあっては、プロセッサと主記憶との動作速度の差
を補間するために、スタティック型のランダム・アクセ
ス・メモリ（ＳＲＡＭ）等の高速なメモリにより構成さ
れたキャッシュメモリを備えるようになっている。さら
には、プロセッサの内部にキャッシュメモリを設けるよ
うにしたものがある。

【０００４】このように、プロセッサの内部にキャッシ
ュメモリを備えたシステムにあっては、内蔵されるキャ
ッシュメモリの容量は限られるため、キャッシュメモリ
に格納しきれない情報はアクセス速度の遅い主記憶に対
してアクセスしなければならない。このため、処理速度
の向上を困難にしていた。

【０００５】そこで、主記憶とプロセッサのキャッシュ
メモリとの間に、プロセッサに内蔵されるキャッシュメ
モリよりは容量の大きなＳＲＡＭで構成される２次キャ
ッシュメモリを設けるようにして、上述した不具合を改
善するようにしたシステムがある。

【０００６】図３は上述したようなシステムの構成を示
すブロック図であり、図３に示すシステムは、プロセッ
サに対する記憶領域を、プロセッサの外部に設けた主記
憶と２次キャッシュメモリ及びプロセッサの内部の１次
キャッシュメモリにより階層化して構築したシステムで
ある。

【０００７】図３において、１次キャッシュメモリ（図
示せず）を内蔵するプロセッサ１はインターフェイス回
路２を介して２次キャッシュメモリ３に接続され、２次
キャッシュメモリ３はインターフェイス回路４を介して
システムバス５に接続され、システムバス５には主記憶
６及び他デバイス７が接続されている。２次キャッシュ
メモリ３及び主記憶６は、プロセッサ１から出力される
一定のタイミングの信号を受けてアクセス制御信号を生
成する制御回路８によってアクセス制御されている。

【０００８】このようなシステムにおいて、１次キャッ
シュメモリ及び２次キャッシュメモリ３においてミスヒ
ットが発生した場合には、主記憶６から２次キャッシュ
メモリ３にデータを転送し、さらに１次キャッシュメモ
リにデータを転送してそれぞれのキャッシュメモリの更
新を行なわなければならず、多くの処理時間を要するこ
とになる。一方、主記憶６から１次キャッシュメモリへ
のデータ転送を２次キャッシュメモリ３を介することな
く行なおうとすると、図３に示すように、インターフェ
イス回路２と２次キャッシュメモリ３をバイパスするバ
ッファ回路９が必要となり、ハードウェア量の増大を招
くことになる。

【０００９】また、プロセッサ１の外部の２次キャッシ
ュメモリ３や主記憶６のアクセスを制御するための制御
回路８が必要となり、ダイナミック型のランダムアクセ
ス・メモリ（ＤＲＡＭ）で構成される主記憶６をページ
モード動作やニブルモード動作等の高速アクセスモード
でアクセスする場合には、制御回路８が複雑化するとと
もに大型化することになる。このことは、それぞれの構
成要素をボード上に実装してシステムを構築する場合に
は、部品点数の増加を招き、実装ボードが大型化するこ
とになる。

【００１０】さらに、プロセッサから一定のインターフ
ェイス信号しか出力されていない場合には、メモリのア
クセス制御信号におけるタイミング調整は、主にプロセ
ッサのクロック信号で行なわれるが、アクセス制御信号
における一部のタイミングが満足されない場合にはプロ
セッサのクロック信号の周期を遅らせて対応するため、
システム全体としての性能低下を招いていた。

【００１１】

【発明が解決しようとする課題】以上説明したように、
機能が異なる記憶装置を具備した従来のプロセッサシス
テムにあっては、それぞれの記憶装置の機能が充分に発
揮されておらず、処理速度の高速化を困難にしていた。 一方、記憶装置を十分に機能させようとすると、構成要
素の増大や複雑化を招くとともに、プロセッサの処理能
力の低下によるシステム全体としての性能が低下すると
いった不具合を招いていた。

【００１２】そこで、この発明は、上記に鑑みてなされ
たものであり、その目的とするところは、構成の大型化
を招くことなく、同一のデータバスを介して並列にプロ
セッサに接続されるそれぞれの記憶装置の性能を最大限
に引出すとともに記憶装置間におけるデータ転送の効率
化を図り、処理速度の高速化ならびにシステム全体とし
ての性能向上を達成し得るプロセッサシステムを提供す
ることにある。

【００１３】［発明の構成］

【００１４】

【課題を解決するための手段】上記目的を達成するため
に、この発明は、同一のデータバス及びアドレスバスに
並列接続された機能の異なる複数の記憶装置と、前記デ
ータバス及びアドレスバスの一方端に接続されて、前記
複数の記憶装置にアクセス制御信号を直接供給するプロ
セッサとから構成される。

【００１５】

【作用】上記構成において、この発明は、プロセッサの
データバス及びアドレスバスに並列接続されるそれぞれ
の記憶装置を、プロセッサが直接アクセス制御するよう
にしている。

【００１６】

【実施例】以下、図面を用いてこの発明の実施例を説明
する。

【００１７】図１はこの発明の一実施例に係るプロセッ
サシステムの構成を示すブロック図である。

【００１８】図１において、プロセッサシステムは、１
次キャッシュメモリ（図示せず）を内蔵したプロセッサ
１１と、プロセッサ１１外に設けられた２次キャッシュ
メリ１２、主記憶１３、ブートストラップ用メモリ１４
からなる機能の異なる複数の記憶領域を備えて構成され
ている。これらの記憶領域は、プロセッサ１１のデータ
バス１５及びアドレスバス１６に並列に接続されており
、プロセッサ１１により直接アクセス制御されている。

【００１９】プロセッサ１１は、データバス１５及びア
ドレスバス１６に並列に接続された２次キャッシュメモ
リ１２、主記憶１３、ブートストラップ用メモリ１４を
直接アクセス制御しており、そのためのアクセス制御信
号を内部で生成し、生成したアクセス制御信号を対応す
る記憶領域に直接供給している。

【００２０】プロセッサ１１は、ＳＲＡＭからなる２次
キャッシュメモリ１２に対するアクセス制御信号として
、／ＯＥ（アウトプットイネーブル）信号、／ＣＥ（チ
ップイネーブル）信号、／ＳＷＥ（ライトイネーブル）
信号を生成し、ＤＲＡＭからなる主記憶１３に対するア
クセス制御信号として、／ＲＡＳ（ローアドレスストロ
ーブ）信号、／ＣＡＳ（カラムアドレスストローブ）信
号、／ＤＷＥ（ライトイネーブル）信号を生成し、ＥＰ
ＲＯＭからなるブートストラップ用メモリ１４に対する
アクセス制御信号として、／ＥＯＥ（アウトプットイネ
ーブル）信号を生成している。

【００２１】これらのアクセス制御信号は、それぞれの
遷移タイミングがシステムの初期化の際に外部からソフ
トウェア処理により設定変更される。すなわち、ブート
ストラップ用メモリ１４から／ＥＯＥ信号とアドレス信
号によりデータを読出してシステムのブートストラップ
を行なう際に、それぞれのメモリのスペック値を満足さ
せるように、それぞれ個別にプログラムにより設定変更
される。これにより、それぞれのアクセス制御信号にお
けるタイミングの微調整が可能となり、それぞれのメモ
リの性能に応じた最適なアクセス制御信号がプロセッサ
１１からそれぞれの記憶領域に直接与えられる。

【００２２】このような構成において、プロセッサ１１
が内蔵する１次キャッシュメモリ及び２次キャッシュメ
モリ１２において、ミスヒットした際の更新処理の動作
について、図２に示すタイミングチャートを参照して説
明する。

【００２３】上述したように、両キャッシュメモリにお
いてミスヒットが発生した場合には、主記憶１３から両
キャッシュメモリにミスヒットしたデータを転送して更
新処理が行なわれる。

【００２４】まず、図２に示すように、／ＲＡＳ信号を
ロウレベルとしてイネーブルにした状態で、／ＣＡＳ信
号を周期的にイネーブル状態にすることによりＤＲＡＭ
のニブル動作モード（高速ページ動作モードでも同様）
のタイミングで、アドレスバス１６から与えられるアド
レス信号に基づいて両キャッシュメモリにおける１ライ
ン分の例えば４つのデータ（０〜３）が主記憶１３から
データバス１５に読出される。ここで、図２に示すよう
に、アドレス信号（ＡＤＲ）を／ＣＡＳ信号のサイクル
毎に変化させているが、このようにすることで、ページ
動作モードに対応することも可能となる。

【００２５】一方、主記憶１３からデータが読出された
状態にあって、／ＣＥ信号及び／ＳＷＥ信号をロウレベ
ルにしてイネーブル状態にすることにより、主記憶１３
からデータバス１５に読出されたデータは、書込み状態
の２次キャッシュメモリ１２に取り込まれて、アドレス
バス１６から与えられるアドレス信号に基づいて書込ま
れる。

【００２６】また、これと並行して、主記憶１３からデ
ータバス１５に読出されたデータはプロセッサ１１の１
次キャッシュメモリにも取り込まれて書込まれる。

【００２７】このように、主記憶１３から読出されたデ
ータは、共通のデータバス１５を介してプロセッサ１１
の１次キャッシュメモリ及び２次キャッシュメモリ１２
に並列に与えられるため、両キャッシュメモリにおいて
ミスヒット時の更新処理が並行して行なわれることにな
る。なお、図２において、／ＣＡＳ信号におけるイネー
ブル時間（ｔＣＡＳ　）、プリチャージ時間（ｔＣＰ）
及び／ＳＷＥ信号におけるイネーブル時間（ｔＷＰ）は
、前述したように、システムのブートストラップ時にプ
ログラムにより最適値に設定される。

【００２８】これにより、データ転送が効率的に行なわ
れ、図３に示す従来のシステム構成における両キャッシ
ュメモリの更新処理に比して、新たな構成要素を追加す
ることなく、大幅に処理時間を短縮することが可能とな
る。また、それぞれの記憶領域がそれぞれの性能に応じ
てアクセス制御されるので、それぞれの記憶領域の性能
を最大限に引出すことができ、システムの性能が高めら
れる。

【００２９】

【発明の効果】以上説明したように、この発明によれば
、プロセッサのデータバス及びアドレスバスに機能の異
なる複数の記憶装置を並列接続し、それぞれの記憶装置
をプロセッサが直接アクセス制御するようにしたので、
それぞれの記憶装置の性能が十分に発揮されるとともに
、記憶装置間におけるデータ転送を効率化することがで
きる。これらにより、高速に情報を処理することが可能
になるとともに、システム全体としての性能を向上させ
ることができるようになる。

【図面の簡単な説明】

【図１】この発明の一実施例に係るプロセッサシステム
の構成を示すブロック図である。

【図２】図１に示すシステムにおけるメモリアクセスの
一タイミング例を示すタイミングチャートである。

【図３】従来のプロセッサシステムの構成を示すブロッ
ク図である。

【符号の説明】

１，１１　　プロセッサ ２，４　　インターフェイス回路 ３，１２　　２次キャッシュメモリ ５，１５　　データバス ６，１３　　主記憶 ８　　制御回路 ９　　バッファ回路 １４　　ブートストラップ用メモリ １６　　アドレスバス

Claims (3)

【特許請求の範囲】
1. 【請求項１】　　同一のデータバス及びアドレスバスに
   並列接続された機能の異なる複数の記憶装置と、前記デ
   ータバス及びアドレスバスの一方端に接続されて、前記
   複数の記憶装置にアクセス制御信号を直接供給するプロ
   セッサとを有することを特徴とするプロセッサシステム
   。
2. 【請求項２】前記プロセッサは、キャッシュメモリを備
   えてなることを特徴とする請求項１記載のプロセッサシ
   ステム
3. 【請求項３】　　前記アクセス制御信号は、その遷移タ
   イミングがプログラムにより設定変更されてなることを
   特徴とする請求項１又は２記載のプロセッサシステム。