JP2007527592A

JP2007527592A - Ｄｒａｍの部分的リフレッシュのための方法及び装置

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Publication number: JP2007527592A
Application number: JP2006518772A
Authority: JP
Inventors: シ，ジュン; ミシュラ，アニメシュ
Original assignee: インテルコーポレイション
Priority date: 2003-07-01
Filing date: 2004-06-30
Publication date: 2007-09-27
Also published as: CN1839446B; EP1639604A1; US6876593B2; CN1839446A; US20050002253A1; ATE408882T1; WO2005006341A1; EP1639604B1; DE602004016655D1; KR20060029272A

Abstract

メモリー素子内のメモリーセルの各行が保持するべきデータを有しているとしてマークされているか否かによって、メモリー素子内のメモリーセルの各行を選択的にリフレッシュするメモリー素子、リフレッシュロジック、及び方法。

Description

本発明は、ＤＲＡＭの部分的リフレッシュのための方法及び装置に関する。

コンピュータシステムは、高速化と消費電力の低減という多くの場合相反する２つの目標を達成するために設計され続けている。前記２つの目標を達成しようとする苦闘はノートパソコン及びハンドヘルドコンピュータを含むポータブルコンピュータシステムのような電子機器の場合に顕著になる。前記電子機器の利用が今まで以上に増えているので、より高速なプロセッサー、より大容量のメモリー等を含む今まで以上に高い処理性能が必要とされる。しかし同時に、前記機器の利用が今まで以上に増えているので、それら機器の携帯性を今まで以上に向上しそれら機器を新しく創造された方法で利用できる場所へ容易に持ち運べるようにしたいという要求が増大している。

この苦闘はメモリー素子を含む前記電子機器の各構成要素により必要とされる電力量を減少させる方法を見いだそうとする努力に繋がった。従来の手法には前記電子機器が活発に利用されていない時に入る省電力モード（一般的に「スリープモード」又は「ハイバネーションモード」と呼ばれる）の創造が含まれる。ＤＲＡＭ（ダイナミックランダムアクセスメモリ）素子はＤＲＡＭ素子産業では一般に「セルフリフレッシュ」モードと呼ばれる低電力モードと共に開発されている。セルフリフレッシュモードではＤＲＡＭ素子と他の構成要素との間の相互作用が最小限に抑えられる。この相互作用には、ＤＲＡＭ素子内部のメモリーセルに格納されたデータの消失を防ぐ目的でメモリーセルをリフレッシュする機能を実行するためにＤＲＡＭ素子に定期的に送信されるコマンドのやりとりが含まれる。セルフリフレッシュモードはＤＲＡＭ素子が自律的にＤＲＡＭ素子のメモリーセルをリフレッシュする機能を実行できるようにＤＲＡＭ素子内部の最小限のロジックを使用する。

しかしＤＲＡＭ素子の消費電力を低減する前記手法は、セルフリフレッシュモードのような省電力モードであっても、保持するべきデータを含まない大量のメモリーセルをリフレッシュするための不必要な電力浪費の問題を解決していない。

本発明の目的、特徴、及び利点は図示される以下の詳細な説明から当業者にとって明らかであろう。
［発明を実施するための最良の形態］

以下の記述では説明のため、多くの詳細事項を先に記述し、本発明の実施例の完全な理解を提供する。しかし当業者にはこれら詳細情報が以下に説明する本発明を実施するために必要とされないことは明らかであろう。

本発明の実施例はＤＲＡＭ素子のメモリーセルのリフレッシュを保持されるデータを含むメモリーセルを持つＤＲＡＭ素子の一部のみに制限するサポートを用いることに関する。本発明により保持されるデータを含まないメモリーセルをリフレッシュするために消費される不必要な電力を減少させる。以下の説明はＤＲＡＭ素子に重点を置くが、当業者は以下に説明する本発明がメモリー素子の内容を保持するために定期的間隔でリフレッシュ又は維持されることを必要とする如何なる種類のメモリー素子においても実施してよいことを理解するだろう。また以下の説明は行と列の２次元配列で構成されているメモリーセルを有するメモリー素子に重点を置くが、メモリーセルはメモリーバンク及びメモリーインターリーブの有無、２次元より大きい配列、連想記憶装置等を含む種々の形式のうち如何なる形式も含む。また以下の説明の一部は少なくともコンピュータシステム内のメモリーに重点を置くが、当業者は以下に説明する本発明がメモリー素子を有する他の電子機器やシステムと一緒に実施されてもよいことを理解するだろう。

図１はメモリー素子を利用したある実施例の簡単なブロック図である。メモリー素子１００は少なくとも構成要素としてメモリー配列１１０、制御ロジック１３０、行アドレスデコーダ１３４、列アドレスデコーダ１３６、データ列マルチプレクサ１３８、外部制御インターフェース１５４、外部アドレスインターフェース１５６、及び外部データインターフェース１５８を有する。ＤＲＡＭ素子を含むメモリー素子の設計に携わる当業者は、図１がＤＲＡＭ素子を構成する要素の比較的簡単な図であり、ＤＲＡＭ素子内の要素の正確な配置と構成は以下に説明する本発明の精神と範囲から逸脱しない範囲で省略又は補増又は変更されていることを直ちに理解するだろう。特にメモリー素子１００はただ１つのメモリー配列のみを有するように図示され、説明を簡単にするためメモリー素子１００は単一の２次元配列で構成されるメモリーセルのただ１つの「バンク」を示しているが、当業者はメモリー素子１００のメモリーセルは１つより多くのバンクを提供する１つより多くのメモリー配列を有する方法、又は複数のバンクに相当する機能を提供するように構成された単一のメモリー配列を有する方法を含む多くの方法のうち如何なる方法で構成されてもよいことを理解するだろう。

外部制御インターフェース１５４、外部アドレスインターフェース１５６、及び外部データインターフェース１５８は共に、メモリー素子１００とメモリー素子１００に取り付けられた外部装置（図中にない）との間のインターフェースを提供する。制御ロジック１３０と結合されている外部制御インターフェース１５４を通じ、メモリー素子１００は読み出し、書き込み及び他の動作を実行するコマンドを受信する。制御ロジック１３０と結合されている外部アドレスインターフェース１５６を通じ、メモリー素子１００は読み出し、書き込み及び他の動作の対象となるメモリー配列１１０内のメモリーセルを指定するアドレスを受信する。少なくともデータ列マルチプレクサ１３８と結合されている外部データインターフェース１５８を通じ、メモリー素子１００はメモリー配列１１０から読み出したデータを外部装置へ送信するとともに、外部装置により送信されたメモリー配列１１０に格納されるべきデータを受信する。

制御ロジック１３０は、外部アドレスインターフェース１５６を通じて受信したアドレス及び／又は他の情報を用いて又は用いずに、外部制御インターフェース１５４を通じて受信したコマンドの実行を調整する。メモリー配列１１０のメモリーセルは行と列の２次元配列で構成され、制御ロジック１３０は行アドレスデコーダ１３４へ行アドレスを送信し列アドレスデコーダ１３６へ列アドレスを送信することにより、読み出し、書き込み及び他の動作を実行するためにアクセスすべきメモリー配列１１０の部分を選択する。ここで行アドレスデコーダ１３４と列アドレスデコーダ１３６は共に制御ロジック１３０と結合されている。行アドレスデコーダ１３４は制御ロジック１３０から受信した行アドレスを解読し、前記解読した行アドレスを用いメモリー配列１１０内のメモリーセルの行をアクセスのために選択する。同様に列アドレスデコーダ１３６は制御ロジック１３０から受信した列アドレスを解読し、前記解読した列アドレスを用い（列アドレスデコーダ１３６と結合されている）データ列マルチプレクサ１３８を制御し、行アドレスデコーダ１３４により選択されたメモリーセルの行からメモリーセルをアクセスのために選択する。

制御ロジック１３０の構成部分であるリフレッシュ制御ロジック１４０は、リフレッシュ動作を実行する要求に応じて、メモリー配列１１０内の保持するべきデータを有しているとしてマークされたメモリーセルをリフレッシュするリフレッシュ動作を選択的に実行する。リフレッシュ動作が外部装置からコマンドを受信した結果として要求されようと内部要求のトリガとなる予め定められた時間間隔の経過に応じて要求されようとも、リフレッシュ制御ロジック１４０はリフレッシュするよう要求された行が保持するべきデータを有しているとしてマークされているか否かを最初に決定する。リフレッシュするよう要求された行が保持するべきデータを有しているとしてマークされていない場合、リフレッシュ制御ロジック１４０は前記行に対してリフレッシュ動作を実行しない（実質的にリフレッシュ制御ロジック１４０は要求を「無視」する）。これによりデータを保持していない行をリフレッシュするための不必要な電力消費の回避が実現される。一方、リフレッシュするよう要求された行が保持するべきデータを有しているとしてマークされている場合、リフレッシュ制御ロジック１４０は行アドレスデコーダ１３４を用い、メモリーセルの行が読み出し又は書き込み操作の一部としてアクセスされるよう選択される方法と異なる方法で、リフレッシュするよう要求された行を選択する。前記行の選択と保持するべきデータを有しているか又は有していないかのマーク付けは、外部装置（図示されていない）により実行される。ここで前記外部装置はメモリー素子１００と結合され、メモリー素子１００は前記外部装置から保持するべきデータを有している又は有していないとしてマークするコマンドを受信する。

メモリー素子１００が非省電力モードで動作している場合、リフレッシュ制御ロジック１４０は外部制御インターフェース１５４を通じて外部装置から受信したコマンドを選択的に実行し、メモリー配列１１０内のメモリーセルの１つ以上の行をリフレッシュする。ある実施例では、外部制御インターフェース１５４を通じて受信したリフレッシュ動作を実行するコマンドは、外部制御インターフェース１５４及び／又は外部アドレスインターフェース１５６を通じてメモリー配列１１０内のリフレッシュするべき特定の行の指示を伴う。ここで、指定された行の行アドレスは行アドレスデコーダ１３４に提供され、前記行が保持するべきデータを有しているとしてマークされていた場合は、リフレッシュのために指定された行が選択される。別の実施例では、外部制御インターフェース１５４を通じて受信したリフレッシュを実行するコマンドはリフレッシュするべき特定行の指示を伴わず、リフレッシュ制御ロジック１４０内のカウンター１４２はリフレッシュするべき行の行アドレスを提供する。カウンター１４２からの前記行アドレスは行アドレスデコーダ１３４に提供され、前記行が保持するべきデータを有しているとしてマークされている場合は、リフレッシュのためにその行が選択される。前記行が保持するべきデータを有しているとしてマークされているか否かに関わらず、カウンター１４２はインクリメントされ、続いて発生する行の指定を伴わないリフレッシュコマンドに応じるために別の行アドレスを提供できるようにする。

メモリー素子１００が「セルフリフレッシュ」モードのような省電力モードで動作している場合、リフレッシュ制御ロジック１４０は外部装置から受信したコマンドを通じて指示されることなく自律的にメモリーセルの行のリフレッシュを選択的に実行する。このような省電力モードではリフレッシュ制御ロジック１４０内のカウンター１４２はリフレッシュされるべき行の行アドレスを提供する。前記行アドレスは行アドレスデコーダ１３４に提供され、行が保持するべきデータを有しているとしてマークされていた場合は、リフレッシュのために行が選択される。前記行が保持するべきデータを有しているとしてマークされているか否かに関わらず、カウンター１４２はインクリメントされ、続くリフレッシュ動作において利用するための別の行アドレスを提供する。

いくつかの実施例では、マーキングバッファ１４４がリフレッシュ制御ロジック１４０の一部を成し、メモリー配列１１０内のメモリーセルのどの行が保持するべきデータを有しているとしてマークされているか又はどの行がマークされていないかに関するマーク付けデータを保持している。そしてリフレッシュ制御ロジック１４０はマーキングバッファ１４４にアクセスし、リフレッシュ動作が与えられた行に対して行われるべきかどうかを決定する。前記実施例のいくつかの変形では、メモリー素子１００に結合した外部装置が、メモリー素子１００の１つ以上の行をマークするコマンドを送信する。この時、外部制御インターフェース１５４に結合する制御線と外部アドレスインターフェース１５６に結合するアドレス線の組み合わせを用い、マーク付けデータを書き込むべきマーキングバッファ１４４を選択する。前記マーク付けデータはメモリー配列１１０内の１つ以上の行に保持するべきデータを有している又は有していないとしてマークする。マーク付けデータは外部制御インターフェース１５４及び／又は外部アドレスインターフェース１５６に結合され空いている制御線及び／又はアドレス線を用いてメモリー素子１００に提供されてもよい。あるいはマーク付けデータは外部データインターフェース１５８に結合されたデータ線を用いてメモリー素子に提供されてもよい。

別の実施例では、メモリー配列１１０内のメモリーセルの１つ以上の行は、どの行が保持するべきデータを有するとしてマークされているか又はどの行がマークされていないかを示すマーク付けデータを保持するために割り当てられている。前記実施例のいくつかの変形では、メモリー素子１００に結合された外部装置が、マーク付けデータを保持する行の少なくとも一部に、１つ以上の行が保持するべきデータを有している又は有していないと示すマーク付けデータを書き込む書き込みコマンドを送信する。前記書き込みコマンドは、マーク付けデータの格納に利用されないメモリー素子１００内の他のメモリーセルへのデータの書き込みに通常利用される同様の手順及びタイミングに従ってもよい。あるいは他の変形では、メモリー素子１００に結合された外部装置が、メモリー素子１００の１つ以上の行をマークするコマンドを送信する。この時、外部制御インターフェース１５４に結合された制御線と外部アドレスインターフェース１５６に結合されたアドレス線の組み合わせを用い、１つ以上の行に保持するべきデータを有している又は有していないとしてマークするマーク付けデータを書き込むべき行内の行及び／又は列を選択する。前記コマンドは、複雑さ及び／又はメモリー素子１００にコマンドを送信するために要する時間を減少させるために、できれば外部データインターフェース１５８に結合されたデータ線の利用を避けることにより、通常の書き込みコマンドと異なる手順及び／又はタイミングにより構成されてもよい。

ある実施例では、メモリー配列１１０内でマーク付けデータを格納するためにメモリーセルの１つ以上の行を利用する。前記実施例では、リフレッシュ制御ロジック１４０は少なくともマーキングバッファ１４４を構成要素に持ち、マーク付けデータを格納するために使用される１つ以上の行から読み出されたマーク付けデータのためのキャッシュの一種として振舞うことが望ましい。リフレッシュ動作を実際に実行するべきか否かを決定する各可能なリフレッシュ動作の実行前に、行へアクセスし、マーク付けデータを取得すると、長い時間を要しかつ／又は多くの電力を消費すると考えられる。従ってマーク付けデータを格納する行をアクセスし、少なくともその行のマーク付けデータの部分を読み出し、マーキングバッファ１４４にコピーを格納してもよい。マーキングバッファ１４４の前記利用を可能にするため、マーキングバッファ１４４は（データ列マルチプレクサ１３８を通じてメモリー配列１１０に結合されている）外部データインターフェース１５８よりもメモリー配列１１０により直接的に結合されることが望ましい。これによりマーキングバッファ１４４は、マーキングバッファ１４４がデータ列マルチプレクサ１３８を通じてメモリー配列１１０に結合された場合よりも、マーク付けデータを有する選択された行からより多くのデータの列をマーク付けデータのコピーを格納するために利用できる。またリフレッシュ制御ロジック１４０内にマーキングバッファ１４４を設けることは、マーキングバッファ１４４内のマーク付けデータのコピーを維持するために要する電力量を考慮すると、望ましくない。実際には、各可能なリフレッシュ動作の前にメモリー配列１１０内の行からマーク付けデータを取得することが実質的により望ましい。このような場合には、実際にマーキングバッファ１４４はデータ列マルチプレクサ１３８を通じてメモリー配列１１０に結合されてもよい。

図２はコンピュータシステムを利用したある実施例のブロック図である。コンピュータシステム２００は少なくとも構成要素としてＣＰＵ（中央演算処理装置）２１０、システムロジック２２０、及びメモリー素子２５０ａ−２５０ｃを有する。システムロジック２２０はＣＰＵ２１０と結合され、ＣＰＵ２１０による命令の実行を支援する種々の機能を実行する。これらの機能にはシステムロジック２２０内のメモリー制御部２４０を通じてシステムロジック２２０に結合されているメモリー素子２５０ａ−２５０ｃへのアクセスをＣＰＵ２１０に提供することも含まれる。ＣＰＵ２１０、システムロジック２２０、及びメモリー素子２５０ａ−２５０ｃはコンピュータシステム２００の中核を形成する。コンピュータシステム２００はＣＰＵ２１０による機械可読命令の実行、命令を含むデータのメモリー素子２５０ａ−２５０ｃへの格納を支援することができる。

種々の実施例では、ＣＰＵ２１０は、広く知られ利用されている「ｘ８６」命令セットの少なくとも一部を実行可能なＣＰＵを含む、種々の種類のうち如何なるＣＰＵでもよい。また他の種々の実施例では、１つ以上のＣＰＵがあってもよい。種々の実施例では、メモリー素子２５０ａ−２５０ｃは、ＦＰＭ（ファストページモード）、ＥＤＯ（エクステンディッドデータアウト）、ＳＤＲＡＭ（同期ＤＲＡＭ）の一形態であるＳＤＲ（シングルデータレート）又はＤＤＲ（ダブルデータレート）、ＲＡＭＢＵＳ（商標）インターフェース等を利用する種々の技術のＲＡＭを含む種々の種類のうち如何なるＤＲＡＭでもよい。メモリー制御部２４０は、ＤＲＡＭの種類に関わらずロジック２２０にメモリー素子２５０ａ−２５０ｃのための適切なインターフェースを提供する。利用可能なＤＲＡＭの種類の多様性に関わらず、メモリー素子２５０ａ−２５０ｃのメモリーセルの少なくとも一部はメモリー配列２５１ａ−２５１ｃのような２次元メモリー配列の行と列で構成されている。メモリー配列２５１ａ−２５１ｃの何れかに含まれるメモリーセルにアクセスするために、少なくともアクセスのための行アドレスと列アドレスが指定されなければならない。ここで行アドレスは配列を形成する複数の行の中からメモリーセルの行を選択し、列アドレスは選択された行内のメモリーセルのサブセットを選択する。当業者は図２に示された三重のメモリー素子の描写すなわちメモリー素子２５０ａ−２５０ｃは、ＣＰＵに付随できるメモリーシステムのほんの一例であり、より多数の又は少数のメモリー素子を以下に説明する本発明の精神と範囲を逸脱しない範囲で用いることができることを認めるだろう。

いくつかの実施例では、システムロジック２２０はＣＰＵ２１０に結合され、ＣＰＵ２１０にストレージデバイス２６０へのアクセスを提供する。ここでストレージデバイス２６０により、ストレージメディア２６１が保持するデータ及び／又は命令をアクセスできる。実際に、いくつかの実施例では、ストレージメディア２６１はＣＰＵ２１０により実行される機械アクセス可能な命令を保持し、ＣＰＵ２１０にメモリー素子２５０ａ−２５０ｃ内の１つ以上の行に保持すべきデータを有している又は有していないとしてマークさせる。これを以下に説明する。当業者はストレージメディア２６１がＣＤ又はＤＶＤＲＯＭ、磁気又は光ディスク、光磁気ディスク、テープ、半導体メモリー、紙又は他の物質等の上の文字又は打ち抜き穴を含む、種々の技術の如何なるものに基づく種々の種類のうち如何なるものでもよいことを理解するだろう。

いくつかの実施例では、不揮発性メモリー素子２３０はシステムロジック２２０（又はコンピュータシステム２００の他の部分）に結合され、コンピュータシステム２００が「リセット」又は初期化された時（例えばコンピュータシステム２００が「起動」又は「電源を投入」された時）に実行される最初の命令セットを記憶装置に提供し、コンピュータシステム２００を通常の使用に備えるために必要なタスクを実行する。前記実施例のいくつかの変形では、コンピュータシステム２００が初期化又はリセットされると、ＣＰＵ２１０が不揮発性メモリー素子２３０にアクセスし、メモリー制御部２４０を通常の使用に備えるために実行される命令を読み出すと同時に、ＣＰＵ２１０にメモリー素子２５０ａ−２５０ｃへのアクセスを提供する。これらの同じ読み出された命令はシステムロジック２２０を通常の使用に備えるために実行されると同時に、ストレージデバイス２６０へのアクセスを提供する。ここで如何なるストレージメディア２６1の形式もストレージデバイス２６０により利用されてよい。

コンピュータシステム２００の初期化又はリセット時にＣＰＵ２１０により実行される一式の命令のソースに関わらず、ＣＰＵ２１０はメモリー素子２５０ａ−２５０ｃを利用するために初期化を実行する。この初期化には、リフレッシュロジック２５４ａ−２５４ｃ及びメモリー素子２５０ａ−２５０ｃの少なくとも１つに含まれるメモリーの行にリフレッシュ動作の実行を通じて保持するべきデータを有している又は有していないとしてマークするマーク付けデータのための付属するストレージを設定することも含まれる。ある実施例では、メモリー素子２５０ａのリフレッシュロジック２５４ａは、メモリー配列２５１ａ内の保持すべきデータを有するメモリーセルの行を指定するマーク付けデータを格納するマーキングバッファ２５５ａを内蔵する。前記実施例ではＣＰＵ２１０は一式の命令を実行することにより、メモリー制御部２４０を用い、コマンド及び／又はデータをメモリー素子２５０ａに送信し、マーキングバッファ２５５ａ内のエントリーを初期化しメモリー配列２５１ａの如何なる行も保持するべきデータを有しているとしてマークされていない状態にしてもよい。別の実施例では、リフレッシュロジック２５４ａは、メモリー配列２５１ａ内の１つ以上の列から取得したマーク付けデータをキャッシュするためのマーキングバッファ２５５ａを内蔵する。前記実施例ではＣＰＵ２１０はメモリー制御部２４０と連携し、メモリー配列２５１ａのどの行がマーク付けデータを格納するために使用されるかを選んでもよい。及び／又はＣＰＵ２１０はマーク付けデータを格納するために使用される行のメモリーセルを初期化し、メモリー配列２５１ａ内の行が保持するべきデータを有していないとしてマークされた状態にしてもよい。更に別の実施例では、リフレッシュロジック２５４ａはマーキングバッファ２５５ａのようなマーキングバッファを内蔵せず、ＣＰＵ２１０はマーク付けデータを格納するために使用する行を選んでもよい。及び／又はＣＰＵ２１０はマーク付けデータを格納するために使用する行のメモリーセルを初期化し、メモリー配列２５１ａ内の行が保持するべきデータを有していないとしてマークされた状態にしてもよい。

コンピュータシステム２００の通常動作中に、ＣＰＵ２１０は命令を実行し、ＣＰＵ２１０にメモリー素子２５０ａのメモリー配列２５１ａのようなメモリー素子内のメモリー配列を構成する１つ以上の行にデータ（命令を含む場合がある）を書き込ませる。前記データのメモリー素子２５０ａ内の行への書き込みに先立ち又は同期して、ＣＰＵ２１０は更にメモリー制御部２４０を通してメモリー素子２５０ａに命令を送信し、前記データが書き込まれている行に保持するべきデータを有しているとしてマークする。ある実施例では、マーク付けデータは、マーキングバッファ２５５ａのようなメモリー配列２５１ａと分離したバッファに格納され、マーキングバッファ２５５ａの一部に、行が保持するべきデータを有しているとしてマークするようにと書き込まれる。別の実施例では、マーク付けデータはメモリー配列２５１ａ内の行に格納され、マーク付けデータが格納された行の一部に、データが書き込まれている行に保持するべきデータを有しているとしてマークするよう書き込まれる。結果としてリフレッシュロジック２５４ａがメモリー制御部２４０により前記行をリフレッシュするよう命令された場合、あるいは具体的には、リフレッシュ動作が実行された時にリフレッシュロジック２５４ａ内のカウンターが前記行を指定する行アドレスを提供する場合、リフレッシュロジック２５４ａは前記行に該当するマーク付けデータを取得し、前記行をリフレッシュするために実際にリフレッシュ動作を実行することを決定し、前記行に対してリフレッシュ動作を実行する。

コンピュータシステム２００の通常動作中には、ＣＰＵ２１０は命令を実行し、ＣＰＵ２１０はメモリー制御部２４０を通してメモリー素子２５０ａにコマンドを送信し、保持するべきデータを有していないとして行にマークする。ある実施例では、マーク付けデータは、マーキングバッファ２５５ａのようなメモリー配列２５１ａと分離したバッファに格納され、マーキングバッファ２５５ａの一部に、前記行が保持するべきデータを有していないとしてマークする値が書き込まれる。別の実施例では、マーク付けデータはメモリー配列２５１ａ内の１つ以上の行に格納され、マーク付けデータが格納されている行の一部に、前記行は保持するべきデータを有していないとしてマークする値が書き込まれる。結果としてリフレッシュロジック２５４ａがメモリー制御部２４０により前記行をリフレッシュするよう命令された場合、あるいは具体的には、リフレッシュ動作が実行された時にリフレッシュロジック２５４ａ内のカウンターが前記行を指定する行アドレスを提供する場合、リフレッシュロジック２５４ａは前記行に該当するマーク付けデータを取得し、リフレッシュ動作を実行せずに前記行をリフレッシュしないことを決定し、前記行に対するリフレッシュ動作の実行を禁止する。

いくつかの実施例では、コンピュータシステム２００が省電力状態にある場合、メモリー素子２５０ａのようなコンピュータシステム２００を構成するメモリー素子は、メモリー制御部２４０からコマンドを受信し、セルフリフレッシュ状態のような省電力状態に入る。この状態では、非省電力状態におけるコンピュータシステム２００の通常動作中にメモリー制御部２４０とメモリー素子２５０ａとの間で行われる少なくともいくつかの命令は停止する。前記セルフリフレッシュ状態では、メモリー素子２５０ａは自律的にリフレッシュ動作を実行し、メモリー配列２５１ａ内のメモリーセルの行をリフレッシュしなければならない。そしてメモリー素子２５０ａは、リフレッシュ動作を実行するよう要求し、メモリー制御部２４０から受信する代わりに、与えられた行をリフレッシュする。ここで与えられた行は、リフレッシュロジック２５４ａ内で予め定められた時間間隔でカウンターにより生成されてもよい。カウンターが生成した行アドレスの行をリフレッシュするリフレッシュ動作を実行するための各要求に応じて、リフレッシュロジック２５４ａはマーク付けデータにアクセスし、リフレッシュするよう要求された行が保持するべきデータを有しているとしてマークされているかどうかを決定する。ここでマーク付けデータはマーキングバッファ２５５ａのような分離したバッファ内もしくはメモリー配列２５１ａ内に割り当てられた行内にある。リフレッシュ動作を実行するよう要求された行が保持するべきデータを有しているとしてマークされている場合、リフレッシュ動作が実行され、従って前記行の内容が失われないことが保証される。あるいは、リフレッシュ動作を実行するよう要求された行が保持するべきデータを有しているとしてマークされていない場合、リフレッシュ動作は実行されない。

図３は実施例のあるフローチャートである。３１０で、保存するべきデータはメモリー素子内のメモリーセルの行に書き込まれているので、又は保存するべきデータはメモリーセルの行に書き込まれようとしているので、３２０で前記行は保持するべきデータを有しているとして既にマークされていなければそのようにマークされる。ある実施例では、ＣＰＵは監視ソフトウェアの一部を構成する一連の命令を実行する。ここで監視ソフトウェアは少なくともＣＰＵが別の一連の命令を実行する時にＣＰＵによるメモリー素子へのアクセスを監視する。そして監視ソフトウェアはＣＰＵに前記行の１つ以上に保持するべきデータを有しているとしてマークさせる。

図４は実施例の別のフローチャートである。電子機器の通常動作中に、４１０で、保持するべきデータを有しているとしてマークされた行がデータを保持しなくなった場合、４２０で前記行は保持するべきデータを有していないとしてマークされる。ある実施例では、ＣＰＵは監視ソフトウェアの一部を構成する一連の命令を実行する。ここで監視ソフトウェアは少なくともＣＰＵが別の一連の命令を実行することによるメモリーブロック位置の割付解除を監視する。そして監視ソフトウェアは、メモリーブロック位置の割付解除の結果、１つ以上の行がもはや実際にデータを保持していない場合、ＣＰＵに１つ以上の行に保持すべきデータを有していないとしてマークさせる。

図５は実施例の更に別のフローチャートである。５１０でメモリー素子内のメモリーセルの行をリフレッシュするという要求が受信される。メモリー素子が（「セルフリフレッシュ」モードのような）省電力モードにある時、いくつかの実施例では前記要求はメモリー素子の外部にある素子で生成され、また別の実施例では前記要求は定期的間隔でリフレッシュされる行の行アドレスを提供するメモリー素子内のカウンターにより生成される。５２０では、前記行が保持するべきデータを有しているとしてマークされているか否かが確認される。前記行が保持するべきデータを有しているとしてマークされている場合、５３０で前記行に対してリフレッシュ動作が実行される。

図６ａ及び図６ｂはメモリーバス上の信号の伝達を利用した実施例のタイミング図である。図６ａ及び図６ｂは共に、メモリーセルの行に保持すべきデータを有している又は有していないとしてマークする、マーク付けコマンドの１つ以上のメモリー素子への送信を示す。これらの図及びこれらに伴う説明は、クロック信号と同期したトランザクションが行われるメモリーバスの実施例に重点を置くが、当業者は他の実施例は他の形式のタイミングの関係を利用してもよく、又は非同期であってもよいことを直ちに理解するだろう。

図６ａは、１つ以上の既知のＳＤＲＡＭインターフェースと互換性のあるタイミングを有するよう構成されたある実施例を示す。マーク付けコマンドはアクティブコマンドに埋め込まれ、１つ以上のメモリー素子に結合されたコマンドを生成する。ここで、結合されたコマンドは、アクセスのために特定の行をアクティブにするとともに、前記行に保持すべきデータを有している又は有していないとしてマークする。図６ａ及びこれに伴う説明は、マーク付けコマンドのアクティブコマンドへの埋め込みに重点を置くが、他の実施例ではマーク付けコマンドの１つ以上の他の可能なコマンドへの埋め込みを利用してもよい。前記実施例のいくつかの変形では、追加のコマンド信号線が、既知のＳＤＲＡＭインターフェースの通常利用されているコマンド信号線の既存のセットに追加されてもよい。前記追加のコマンド信号線は単に異なるコマンドの数を倍にするために利用され、これらのコマンドは増設したコマンド信号線のセット上で２進コード化される。一方、前記追加のコマンド信号線は、単に、マーク付けコマンドを埋め込みコマンドとして多くの可能な既存のコマンドの何れかに追加する目的で提供されてもよい。

マーク付けコマンドを埋め込まれたアクティブコマンドの実際の送信は、ＣＫ及び−ＣＫ信号線上で如何なるコマンド、アドレス又はデータの送信が行われていない時間６８７と６８８の間で、クロック遷移の所定の回数分だけ前に行われてもよい。必要なら、与えられたＳＤＲＡＭインターフェース及び／又はマークされるべき行が存在するメモリー素子のタイミング要件による。アクティブコマンド及び埋め込まれたマーク付けコマンドは時間６８８で送信される。これらコマンドの送信と同期して、前記実施例の一つの変形では、（与えられたメモリー素子が複数のバンクを有する場合）バンクアドレス信号ＢＡ０及びＢＡ１は、対象行が位置するバンクのバンクアドレスを送信する。そしてアドレス信号Ａ０−Ａ１１は前記バンク内の対象行を指定するために使用される。また必要なら、再びＣＫ及び−ＣＫ信号線上で如何なる送信も行われていない時間２８８と２８９の間で、クロック遷移の所定の回数が、プリチャージコマンドの送信に続いてもよい。

図６ｂは、図６ａと似た別の実施例を示しており、１つ以上の既知のＳＤＲＡＭインターフェースと互換性のあるタイミングを有するよう構成された１つの実施例を示す。マーク付けコマンドは読み出し又は書き込みコマンドのようなデータアクセスコマンドに埋め込まれ、１つ以上のメモリー素子に結合された１つのコマンドを生成する。ここで、結合されたコマンドは、データを読み出す又は書き込むとともに、データアクセスの対象となった前記行に保持するべきデータを有している又は有していないとしてマークする。図６ｂ及びこれに伴う説明は、マーク付けコマンドのデータアクセスコマンドへの埋め込みに重点を置くが、他の実施例ではマーク付けコマンドの１つ以上の他の可能なコマンドへの埋め込みを利用してもよい。

マーク付けコマンドを埋め込まれたデータアクセスコマンドの実際の送信は、同様に、ＣＫ及び−ＣＫ信号線上で如何なるコマンド、アドレス又はデータの送信が行われていない時間６８７と６８８の間及び／又は時間６８８と６８９の間でそれぞれ、クロック遷移の所定の回数分だけ前及び／又は後に行われてもよい。必要なら、与えられたＳＤＲＡＭインターフェース及び／又はマークされるべき行が存在するメモリー素子のタイミング要件による。データアクセス（読み出し又は書き込み）コマンドは、時間６８８で送信される。このコマンドの送信と同期して、前記実施例の一つの変形では、（与えられたメモリー素子が複数のバンクを有する場合）バンクアドレス信号ＢＡ０及びＢＡ１は対象行が位置するバンクのバンクアドレスを送信する。そしてアドレス信号Ａ０からＡ９（利用可能な列の数による）は前記アクセスされるべきバンク内の対象行の対象列を指定するために使用される。

またアドレス信号Ａ１１上のハイレベルの送信は、データアクセスコマンドの送信と同期する。これにより、対象行に保持するべきデータを有している又は有していないとしてマークするマーク付けコマンドがデータアクセスコマンドに埋め込まれていることが示される。前記実施例のいくつかの変形では、埋め込まれたマーク付けコマンドが対象行に保持するべきデータを有している又は有していないとしてマークするか否かを示す方法を設けてもよい。あるいは前記実施例の別の変形では、信号線Ａ１１の前記利用は、マーク付けコマンドを書き込みコマンドに埋め込むことが対象行に保持するべきデータを有しているとしてマークするコマンドとして解釈される、手順の一部であってもよい。同時にマーク付けコマンドを読み出しコマンドに埋め込むことが、対象行に保持するべきデータを有していないとしてマークするコマンドとして解釈されてもよい。更にデータアクセスコマンドの送信と同期して、アドレス信号Ａ１１上のハイレベルが送信されてもよい。これにより、データアクセスの実行後に対象行をクローズするオートプリチャージコマンドが、同様に、データアクセスコマンドに埋め込まれていることが示される。

図６ａ及び図６ｂに示された実施例では、どのコマンド及び／又はアドレス信号線がマーク付けコマンドの送信に使用されるかという選択が行われ、既知のＳＤＲＡＭインターフェースとの相互接続性が向上した。ここでＳＤＲＡＭインターフェースはＳＤＲＡＭインターフェースの一変形であり現在広く利用されているＤＤＲを含むがこれに限定されるものではない。アドレス線Ａ１１のように特定の信号線の利用に言及したが、当業者は、コマンド及び／又はアドレス信号線の如何なる組合せもマーク付けコマンドの送信及び／又は既存のＤＤＲの変形との相互接続性を提供する目的で、以下に説明する本発明の精神と範囲から逸脱しない範囲で、利用されてもよいことを直ちに理解するだろう。

図７はコンピュータシステムを利用した別の実施例のブロック図である。図２のコンピュータシステム２００と異なり、コンピュータシステム７００は少なくとも構成要素としてＣＰＵ７１０、システムロジック７２０、及びメモリー素子７５０ａ−７５０ｃを有する。システムロジック７２０はＣＰＵ７１０と結合され、ＣＰＵ７１０による命令の実行を支援する種々の機能を実行する。これらの機能にはシステムロジック７２０内のメモリー制御部７４０及びメモリーバス７８０を通じてシステムロジック７２０に結合されているメモリー素子７５０ａ−７５０ｃへのアクセスをＣＰＵ７１０に提供することも含まれる。ＣＰＵ７１０、システムロジック７２０、及びメモリー素子７５０ａ−７５０ｃはコンピュータシステム７００の中核を形成する。コンピュータシステム７００はＣＰＵ７１０による機械可読命令の実行、命令を含むデータのメモリー素子７５０ａ−７５０ｃへの格納を支援することができる。

コンピュータシステム２００の場合と同様に、コンピュータシステム７００の変形実施例では、ＣＰＵ７１０は如何なる種類のＣＰＵであってもよく、メモリー素子７５０ａ−７５０ｃは如何なる種類のＤＲＡＭであってもよい。そしてメモリー制御部７４０はＤＲＡＭの種類に関わらず、ロジック７２０にメモリー素子７５０ａ−７５０ｃとの適切なインターフェースをメモリーバス７８０を通じて提供する。当業者は図７に示された三重のメモリー素子、つまりメモリー素子７５０ａ−７５０ｃは、ＣＰＵに付随できるメモリーシステムのほんの一例であり、より多数の又は少数のメモリー素子を以下に説明する本発明の精神と範囲を逸脱しない範囲で用いることができることを認めるだろう。

いくつかの実施例では、システムロジック７２０はＣＰＵ７１０に結合され、ＣＰＵ７１０にストレージデバイス７６０へのアクセスを提供する。ここでストレージデバイス７６０により、ストレージメディア７６１が保持するデータ及び／又は命令をアクセスできる。このデータ及び／又は命令はＣＰＵ７１０により実行された時、ＣＰＵ７１０にメモリー素子７５０ａ−７５０ｃ内の１つ以上の行に保持すべきデータを有しているか否かをマークさせる。これを以下に説明する。当業者はストレージメディア７６１が種々の技術の如何なるものに基づく種々の種類のうち如何なるものでもよいことを理解するだろう。ある実施例では、不揮発性メモリー素子７３０はシステムロジック７２０（又はコンピュータシステム７００の他の部分）に結合され、コンピュータシステム７００がリセット又は初期化された時に実行される最初の命令セットを記憶装置に提供し、コンピュータシステム７００を通常の使用に備えるために必要なタスクを実行する。このタスクはメモリー制御部７４０を通常の使用に備えるために、ＣＰＵ７１０にメモリー素子７５０ａ−７５０ｃへのアクセスを提供する際に利用してもよい。及び／又はシステムロジック７２０を通常の使用に備えるために、ストレージデバイス７６０へのアクセスを提供する際に利用してもよい。ここで如何なる形式のストレージメディア７６１がストレージデバイス７６０により使用されてもよい。

コンピュータシステム７００の初期化又はリセット時にＣＰＵ７１０により実行される一式の命令のソースに関わらず、ＣＰＵ７１０はメモリー素子７５０ａ−７５０ｃを利用するために初期化を実行する。この初期化には、メモリー制御部７４０及びメモリー制御部７４０内のマーキングバッファ７４５に、リフレッシュ動作を通じて保持するべきデータを有しているか否かをメモリー素子７５０ａ−７５０ｃの少なくとも何れか１つに含まれるメモリーの行にマークするよう設定することも含まれる。ＣＰＵ７１０は一式の命令を実行することにより、マーキングバッファ７４５内のエントリーを初期化しメモリー配列７５１ａ−７５１ｃの１つ以上に含まれる如何なる行も保持するべきデータを有しているとしてマークされていない状態にしてもよい。

コンピュータシステム７００の通常動作中に、ＣＰＵ７１０は命令を実行し、ＣＰＵ７１０はメモリー素子７５０ａのメモリー配列７５１ａのようなメモリー素子内のメモリー配列を構成する１つ以上の行にデータ（命令を含む場合がある）を書き込む。前記データをメモリー素子７５０ａ内の行に書き込むことに先立ち又は同期して、ＣＰＵ７１０は更にマーク付けデータをマーキングバッファ７４５に書き込み、メモリー配列７５１ａ内の前記データが書き込まれている行に保持するべきデータを有しているとしてマークする。結果としてメモリー制御部７４０によりメモリー配列７５１ａ内の行をリフレッシュするよう命令された場合、メモリー制御部７４０はマーキングバッファ７４５からマーク付けデータを取得し、保持するべきデータを有しているとしてマークする行を識別するだろう。この行はＣＰＵ７１０が保持するべきデータを有しているとしてマークした行と同じ行だろう。そしてメモリー制御部７４０は前記行を識別する行アドレスをリフレッシュコマンドと共にメモリー素子７５０ａに送信し、メモリー素子７５０ａはメモリー配列７５１ａ内の前記特定行に対してリフレッシュ動作を実行する。

コンピュータシステム７００の通常動作中に、ＣＰＵ７１０は命令を実行し、ＣＰＵ７１０はマーク付けデータをマーキングバッファ７４５に書き込み、メモリー素子７５０ａのメモリー配列７５１ａのようなメモリー配列内の行に保持するべきデータを有していないとしてマークする。その結果、メモリー制御部７４０によりメモリー配列７５１ａ内の行をリフレッシュするよう命令された場合、メモリー制御部７４０はマーキングバッファ７４５からマーク付けデータを取得し、保持するべきデータを有しているとしてマークする行を識別するだろう。そして識別された行は、ＣＰＵ７１０が保持するべきデータを有していないとしてマークした行以外の行だろう。そしてメモリー制御部７４０は前記他の行を識別する行アドレスをリフレッシュコマンドと共にメモリー素子７５０ａに送信し、メモリー素子７５０ａはメモリー配列７５１ａ内の前記特定行に対してリフレッシュ動作を実行する。

いくつかの実施例では、コンピュータシステム７００が省電力状態にある場合、メモリー素子７５０ａのようなコンピュータシステム７００を構成するメモリー素子は、メモリー制御部７４０からコマンドを受信し、セルフリフレッシュ状態のような省電力状態に入る。前記セルフリフレッシュ状態では、メモリー素子７５０ａは自律的にリフレッシュ動作を実行し、メモリー配列７５１ａ内のメモリーセルの行をリフレッシュしなければならない。そしてメモリー素子７５０ａは、リフレッシュ動作を実行するよう要求し、メモリー制御部７４０から受信する代わりに、リフレッシュロジック７５４ａ内で予め定められた時間間隔でカウンターにより生成されることにより与えられた行をリフレッシュする。図２のメモリー素子２５０ａと異なり、メモリー素子７５０ａのリフレッシュロジック７５４ａはマーキングバッファを持たないので、メモリー素子７５０ａは、メモリー配列７５１ａ内のどの行がマーキングバッファ７４５内で保持するべきデータを有しているとしてマークされているか、どの行がマークされていないかに関わらず、メモリー配列７５１ａ内の全ての行をリフレッシュしてもよい。これはメモリー制御部７４０とメモリー素子７５０ａとの間のやりとりの少なくとも一部を中止することにより電力を節約する必要性から、必要とされるであろう。これはセルフリフレッシュ状態の一部として通常行われており、当業者には既知であろう。

本発明を好適な実施の形態と併せて説明した。当業者には、多数の選択肢、変更、変形、及び利用が、前述の説明から明らかである。当業者は、本発明がデータの消失を防ぐためにメモリーセルが「リフレッシュ」又は他の定期的維持活動のようなある種の方法を繰り返し要求する種々の可能なメモリー素子を有する種々の電子機器を支援するために実施されてもよいことを理解するだろう。当業者は、また、本発明が音楽／映像娯楽機器、輸送手段の制御部、電子回路により制御される装置等のコンピュータシステム以外の電子機器を支援するために実施されてもよいことを理解するだろう。

メモリー素子を利用したある実施例のブロック図である。コンピュータシステムを利用したある実施例のブロック図である。ある実施例の方法のフローチャートである。別の実施例の方法のフローチャートである。更に別の実施例の方法のフローチャートである。メモリーバスを利用した実施例のタイミング図である。メモリーバスを利用した実施例のタイミング図である。コンピュータシステムを利用した別の実施例のブロック図である。

Claims

複数のメモリーセルの複数の行で構成されている複数のメモリーセルを有するメモリー配列と、
前記メモリー配列内のメモリーセルのどの行が保持するべきデータを有しているとしてマークされているかの指示を格納するマーキングバッファと、
前記マーキングバッファ内で行が保持するべきデータを有しているとしてマークされている場合にメモリーセルの前記行を選択的にリフレッシュするリフレッシュロジック
とを有する装置。
メモリーセルの行に対してリフレッシュ動作を実行するコマンドを受信するインターフェースを更に有する請求項１記載の装置。
前記インターフェースは、リフレッシュ動作を実行するコマンドに伴う値を受信するとともに、メモリーセルの特定の行を識別し、前記行に対して前記指示されたリフレッシュ動作を選択的に実行するように構成されている、請求項２記載の装置。
リフレッシュロジックは、メモリーセルの行に対してリフレッシュ動作を実行する前記コマンドの受信に応じて、前記指示されたリフレッシュ動作を選択的に実行するメモリーセルの特定の行を識別する値を提供するカウンターを更に有する、請求項２記載の装置。
外部装置からリフレッシュ動作を実行するコマンドを受け付けない省電力状態に入るコマンドを受信するインターフェースと、
予め設定された時間間隔の経過に応じてリフレッシュ動作を選択的に実行するメモリーセルの特定の行を識別する値を提供するカウンター
とを更に有する、請求項１記載の装置。
前記マーキングバッファは、前記メモリー配列を構成するメモリーセルの１つ以上の行から成る、請求項１記載の装置。
ＣＰＵと、
複数のメモリーセルの複数の行で構成されている複数のメモリーセルを有し、保持するべきデータを有していないとしてメモリーセルの行にマークするコマンドを受信するインターフェースを有するメモリー素子と、
前記ＣＰＵ及び前記メモリー素子に結合されかつメモリーセルの行に保持するべきデータを有していないとしてマークするコマンドをメモリー素子に送信するよう構成されたメモリー制御部
とを有する装置。
前記メモリー素子は、保持するべきデータを有していないとしてマークされたメモリーセルの行を、メモリーセルのその行をリフレッシュする要求に関わらずリフレッシュを禁止するよう構成されたリフレッシュロジックを更に有する、請求項７記載の装置。
前記メモリー素子は、メモリーセルの特定の行をリフレッシュする要求を前記メモリー制御部から受信する、請求項８記載の装置。
前記リフレッシュロジックは、メモリーセルの行をリフレッシュする要求を生成するために前記メモリーセルの行アドレスを提供するカウンターを有する、請求項８記載の装置。
前記メモリー制御部は保持するべきデータを有しているとしてメモリーセルの行にマークするようコマンドを前記メモリー素子に送信するよう構成され、前記メモリー素子のインターフェースが保持するべきデータを有しているとしてメモリーセルの行にマークするコマンドを受信するよう更に構成されている、請求項７記載の装置。
メモリー素子内のメモリーセルの行に保持するべきデータを有していないとしてマークするコマンドを送信し、
前記メモリー素子内のメモリーセルの行が保持するべきデータを有していないとしてマークされている場合に、保持するべきデータを有していないとしてマークされたメモリーセルの行をリフレッシュする要求の受信に関わらず、前記行に対しリフレッシュ動作を実行することを選択的に禁止する
ことを特徴とする方法。
前記メモリー素子内のメモリーセルの行に保持するべきデータを有しているとしてマークするコマンドを送信し、
メモリーセルの行が保持するべきデータを有しているとしてマークされている場合に、メモリーセルの行をリフレッシュする要求の受信に応じて、前記メモリー素子内のメモリーセルの前記行に対しリフレッシュ動作を実行する
ことを更に特徴とする、請求項１２記載の方法。
メモリーセルの行に対してリフレッシュ動作を実行する要求を受信することは、前記メモリー素子がその外部にある素子により前記メモリー素子へ送信されたメモリーセルの行に対してリフレッシュ動作を実行する要求を受信することであることを特徴とする、請求項１２記載の方法。
メモリーセルの行に対してリフレッシュ動作を実行する要求を受信することは、
前記メモリー素子内のカウンターにより生成されたアドレスにより識別された行に対してリフレッシュ動作を実行する要求を前記メモリー素子内で生成することである
ことを特徴とする請求項１２記載の方法。
行に対してリフレッシュ動作を実行する要求の生成が、前記メモリー素子が省電力状態に入るコマンドを前記メモリー素子に対し外部の装置から受信するのに応答して行われる
ことを特徴とする請求項１５記載の方法。
電子機器内のプロセッサーにより実行された時に前記電子機器に、
メモリー素子内のメモリーセルの行に保持するべきデータを有しているとしてマークさせるコマンドを前記電子機器内の前記メモリー素子に送信させ、
メモリーセルの前記行にデータを書き込ませる
コードを有する、機械アクセス可能な媒体。
前記プロセッサーに、メモリーセルの行が保持するべきデータを有していないとしてマークするコマンドを前記メモリー素子へ更に送信させる、請求項１７記載の機械アクセス可能な媒体。