KR20060029272A - Ｄｒａｍ들의 부분적인 새로 고침을 위한 방법 및 장치 - Google Patents

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KR20060029272A
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인텔 코오퍼레이션
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Abstract

메모리 장치 내의 메모리 셀들의 각 로우가 보존될 데이터를 갖는 것으로서 마킹되어 있는지에 따라 각 로우를 선택적으로 새로 고침하기 위한 메모리 장치, 새로 고침 로직 및 접근법이 제공된다.
메모리 장치, 메모리 셀, 로우, 새로 고침, 마킹 버퍼

Description

ＤＲＡＭ들의 부분적인 새로 고침을 위한 방법 및 장치{METHOD AND APPARATUS FOR PARTIAL REFRESHING OF DRAMS}
컴퓨터 시스템들은 속도 증가와 전력 소비 감소의 2가지의 종종 상반되는 목표를 충족시키도록 계속 설계되고 있다. 양 목표를 충족시키기 위한 노력은 노트북 및 핸드헬드 컴퓨터들을 포함하는, 휴대용 컴퓨터 시스템들 등의 전자 장치들의 경우에 매우 분명해진다. 그러한 전자 장치들에 대한 사용이 더 많이 발견되면, 고속 프로세서들, 더 많은 메모리 등을 포함하는 더 높은 처리 능력에 대한 필요성이 존재한다. 그러나, 동시에, 그러한 장치들에 대한 사용들이 더 많이 발견되면, 그것들의 휴대가능성을 높여 그러한 장치들이 그러한 새롭게 발견된 방식들로 사용될 수 있는 장소들로 보다 용이하게 전송되도록 하는 바람이 증가한다.
이러한 노력은 메모리 장치들을 포함하는 그러한 전자 장치들의 각 컴포넌트들에 의해 요구되는 전력량을 감소시키는 방식들을 찾는 노력으로 이어졌다. 공지된 접근법들은 그러한 전자 장치들이 활발하게 사용되지 않을 때 진입하는 전력 감소 모드들(통상 "슬립 모드들(sleep modes)" 또는 "동면 모드들(hibernation modes)"이라 지칭됨)을 생성하는 것을 포함한다. DRAM(dynamic random access memory) 장치들은, DRAM 장치 산업에서는 통상 "셀프 새로 고침(self refresh)" 모드로서 지칭되는 것을 포함하는, 저전력 모드들에서 생성되었다. 셀프 새로 고침 모드에서는, 메모리 셀들 내에 저장된 데이터의 손실을 막기 위해 DRAM 장치들 내의 메모리 셀들을 새로 고침하는 기능을 수행하는 명령들이 DRAM 장치들에 정기적으로 전송되는 상호작용을 포함하는, 장치들과 기타 컴포넌트들 사이의 상호작용이 최소화된다. 셀프 새로 고침 모드들은, DRAM 장치가 DRAM 장치의 메모리 셀들을 새로 고침하는 기능을 자동적으로 수행하게 하도록 DRAM 장치에 내장된 로직의 최소량을 사용하는 것을 필요로 한다.
그러나, DRAM 장치 전력 소비를 감소시키기 위한 그러한 접근법은, 셀프 새로 고침 모드와 같은 전력 감소 모드들에서조차, 보존될 데이터를 포함하지 않는 대량의 메모리 셀들을 새로 고침하기 위한 불필요한 전력 낭비의 문제점을 처리하지 못했다.
이하의 상세한 설명의 관점에서 본 발명의 목적, 특징 및 이점들은 당업자들에게 명백할 것이다.
도 1은 메모리 장치를 채용하는 실시예의 블럭도.
도 2는 컴퓨터 시스템을 채용하는 실시예의 블럭도.
도 3은 실시예의 방법에 대한 흐름도.
도 4는 다른 실시예의 방법에 대한 흐름도.
도 5는 또 다른 실시예의 방법에 대한 흐름도.
도 6a 및 도 6b는 메모리 버스를 채용하는 실시예들의 타이밍도.
도 7은 컴퓨터 시스템을 채용하는 다른 실시예의 블럭도.
이하 설명에서는, 설명을 위해, 본 발명의 실시예들의 전반적인 이해를 제공하기 위한 다수의 상세들이 개시된다. 그러나, 이하에 청구된 본 발명을 실시하기 위해 이들 특정 상세들이 요구되지 않는다는 것은 당업자들에게 명백할 것이다.
본 발명의 실시예들은, DRAM 장치의 메모리 셀들의 새로 고침을, 보존될 데이터를 포함하는 메모리 셀들을 가진 DRAM 장치의 단지 부분들에만 제한하기 위한 통합 지원에 관한 것으로, 그것에 의하여 그러한 데이터를 포함하지 않는 메모리 셀들을 새로 고침하기 위해 사용되는 전력량을 감소시킨다. 이하의 설명은 DRAM 장치들에 중심을 두고 있지만, 이하에 청구된 본 발명은 그들의 콘텐츠를 보존하기 위해 규칙적인 간격으로 새로 고침되거나 아니면 유지될 필요가 있는 셀들을 갖는 임의 유형의 메모리 장치를 지원하도록 실시될 수 있다는 것을 당업자들은 이해할 것이다. 또한, 이하의 설명은 메모리 셀들이 2차원의 로우들과 컬럼들의 어레이들로 구성되는 메모리 장치들에 중점을 두고 있지만, 메모리 셀들은, 뱅크들로, 그리고 인터리빙을 가지거나 갖지 않고, 2 차원 이상의 어레이들로, 콘텐츠-어드레스 가능하게 등을 포함하는 다수의 방식들 중 어느 것으로 구성될 수 있다는 것을 당업자들은 이해할 것이다. 또한, 이하 설명의 적어도 일부는 컴퓨터 시스템 내의 메모리에 중점을 두고 있지만, 이하에 청구된 본 발명은 메모리 장치들을 갖는 다른 전자 장치들 또는 시스템들과 관련하여 실시될 있다는 것을 당업자들은 이해할 것이다.
도 1은 메모리 장치를 채용하는 일 실시예의 간략화된 블럭도이다. 메모리 장치(100)는, 적어도 부분적으로, 메모리 어레이(110), 제어 로직(130), 로우 어드레스 디코더(134), 컬럼 어드레스 디코더(136), 데이터 컬럼 다중화기(138), 외부 제어 인터페이스(154), 외부 어드레스 인터페이스(156), 및 외부 데이터 인터페이스(158)로 구성된다. DRAM 장치들을 포함하는 메모리 장치들의 설계 당업자들은, 도 1이 DRAM 장치를 구성하는 컴포넌트들의 비교적 간단한 도시를 제공하고, DRAM 장치 내의 컴포넌트들의 정확한 배열 및 구성은 이하에 청구된 본 발명의 정신 및 범위를 벗어나지 않고 감소되거나, 확대되거나 아니면 변경될 수 있음을 용이하게 이해할 것이다. 특히, 메모리 장치(100)는 단지 하나의 메모리 어레이(110)를 갖는 것으로 도시되고, 메모리 장치(100)는 설명의 간단함을 위해 단일 2차원 어레이로 구성된 메모리 셀들의 단지 하나의 "뱅크"를 가진다고 제안하고 있지만, 메모리 장치(100)의 메모리 셀들은 하나 이상의 뱅크를 제공하는 하나 이상의 메모리 어레이를 갖거나, 다수의 뱅크들의 기능적 등가물을 제공하도록 구성된 단일 메모리 어레이를 갖는 것을 포함하는, 다수의 방식들 중 어느 것으로 구성될 수 있다는 것을 당업자들은 이해할 것이다.
외부 제어 인터페이스(154), 외부 어드레스 인터페이스(156) 및 외부 데이터 인터페이스(158)는 함께, 메모리 장치(100)에 부착된 외부 장치들(도시하지 않음)과 메모리 장치(100) 사이의 인터페이스를 제공한다. 제어 로직(130)과 결합된 외부 제어 인터페이스(154)를 통해, 메모리 장치(100)는 판독, 기입 및 기타 동작들을 수행하는 명령들을 수신한다. 제어 로직(130)과 결합된 외부 어드레스 인터페이스(156)를 통해, 메모리 장치(100)는 메모리 어레이(110) 내의 어떤 메모리 셀(들)이 판독, 기입 및 기타 동작들에 관계되는 지를 특정하는 어드레스들을 수신한다. 적어도 데이터 컬럼 다중화기(138)에 결합되는 외부 데이터 인터페이스(158)를 통해, 메모리 장치(100)는 메모리 어레이(110)로부터 검색된 데이터를 외부 장치들로 전송하고 메모리 어레이(110)에 저장될 외부 장치들에 의해 송신된 데이터를 수신한다.
제어 로직(130)은 외부 어드레스 인터페이스(156)를 경유하여 수신된 어드레스들 및/또는 기타 정보를 가지거나 갖지 않고, 외부 제어 인터페이스(154)를 경유하여 수신된 명령들의 수행을 조정한다. 메모리 어레이(110)의 메모리 셀들은 2차원의 로우들과 컬럼들의 어레이로 구성되고, 제어 로직(130)은 로우 어드레스들을 로우 어드레스 디코더(134)로 보내고, 컬럼 어드레스들을 컬럼 어드레스 디코더(136)로 보냄으로써 판독, 기입 또는 기타 동작을 수행하도록 액세스되는 메모리 어레이(110)의 부분들을 선택하는데, 컬럼 어드레스 디코더(136) 및 로우 어드레스 디코더(134) 모두는 제어 로직(130)에 결합되어 있다. 로우 어드레스 디코더(134)는 제어 로직(130)으로부터 수신된 로우 어드레스를 디코드하고 디코딩된 로우 어드레스를 사용하여 액세스용의 메모리 어레이(110) 내의 메모리 셀들의 로우를 선택한다. 마찬가지로, 컬럼 어드레스 디코더(136)는 제어 로직(130)으로부터 수신된 컬럼 어드레스를 디코드하고 디코딩된 컬럼 어드레스를 사용하여 데이터 컬럼 다중화기(138)(이것에 컬럼 어드레스 디코더(136)가 결합됨)를 제어함으로써, 액세스용의 로우 어드레스 디코더(134)에 의해 선택된 메모리 셀들의 로우로부터 메모리 셀(들)을 선택한다.
제어 로직(130)의 구성 부분은 새로 고침 동작들을 수행하라는 요청들에 응답하여 보존될 데이터를 갖는 것으로 마킹된 메모리 어레이(110) 내의 메모리 셀들의 로우들을 새로 고침하는 새로 고침 동작을 선택적으로 수행하는 새로 고침 제어 로직(140)이다. 새로 고침 동작이 외부 장치로부터의 명령을 수신한 결과로서, 또는 내부 요청을 트리거하는 소정의 시간 간격이 지나는 것에 응답하여 요청되든 안되든, 새로 고침 제어 로직(140)은 우선 새로 고침되도록 요청된 로우가 보존될 데이터를 갖는 것으로서 마킹되었는지를 결정한다. 새로 고침되도록 요청된 로우가 보종된 데이터를 갖는 것으로 마킹되지 않으면, 새로 고침 제어 로직(140)은 해당 로우에 대해 새로 고침 동작을 수행하지 않음으로써(본질적으로, 새로 고침 로직(140)은 그 요청을 "무시"함), 보존될 데이터를 갖지 않은 로우를 새로 고침하기 위한 전력을 불필요하게 사용하는 것을 피할 수 있다. 아니면, 새로 고침되도록 요청된 로우가 보존될 데이터를 갖는 것으로 마킹되면, 새로 고침 제어 로직(140)은 로우 어드레스 디코더(134)를 사용하여 메모리 셀들의 로우가 판독 또는 기입 동작의 일부로서 액세스되도록 선택되는 방식과 다르지 않게 새로 고침되도록 요청된 메모리 셀들의 로우를 선택한다. 로우를 선택하여 보존될 데이터를 갖거나 갖지 않는 것으로 마킹하는 것은 외부 장치(도시하지 않음)에 의해 수행되는데, 외부 장치에 메모리 장치(100)가 결합되고, 외부 장치로부터 메모리 장치(100)는 하나 이상의 로우들이 보존될 데이터를 갖거나 갖지 않는 것으로 마킹되게 하는 명령들을 수신한다.
메모리 장치(100)가 전력 감소 없는 모드에서 동작할 때, 새로 고침 제어 로직(140)은 외부 장치로부터 외부 제어 인터페이스(154)를 경유하여 수신된 명령들을 선택적으로 수행하여 메모리 어레이(110) 내의 메모리 셀들의 하나 이상의 로우들을 새로 고침한다. 새로 고침 동작을 수행하도록 외부 제어 인터페이스(154)를 경유하여 수신된 명령이 메모리 어레이(110) 내에서 새로 고침되는 특정 로우의 외부 어드레스 인터페이스(156) 및/또는 외부 제어 인터페이스(154)를 통한 지시에 의해 수행되는 실시예에서는, 로우가 보존될 데이터를 갖는 것으로 마킹되면 새로 고침용의 특정된 로우를 선택하도록 특정된 로우의 로우 어드레스가 로우 어드레스 디코더(134)에 제공된다. 새로 고침을 수행하도록 외부 제어 인터페이스(154)를 경유하여 수신된 명령이 새로 고침될 특정 로우의 지시에 의해 수행되지 않는 다른 실시예에서는, 새로 고침 제어 로직(140) 내의 카운터(142)가 새로 고침될 로우에 대한 로우 어드레스를 제공하고, 카운터(142)로부터의 이러한 로우 어드레스는 해당 로우가 보존될 데이터를 갖는 것으로 마킹되면 새로 고침용의 로우를 선택하도록 로우 어드레스 디코더(134)로 제공된다. 해당 로우가 보존될 데이터를 갖는 것으로서 마킹되는 지의 여부에 관계 없이, 카운터(142)는 로우가 특정되지 않는 그러한 새로 고침 명령의 후속 발생에 응답하여 사용을 위한 또 다른 로우 어드레스를 제공하도록 증분된다.
메모리 장치(100)가 "셀프 새로 고침" 모드와 같은 전력 감소 모드에서 동작하는 동안, 새로 고침 제어 로직(140)은 외부 장치로부터 수신된 명령들을 경유하여 재촉하지 않고, 자동적으로, 메모리 셀들의 로우들의 새로 고침을 선택적으로 수행한다. 그러한 전력 감소 모드에서는, 새로 고침 제어 로직(140) 내의 카운터(142)는 새로 고침될 로우에 대한 로우 어드레스를 제공하고, 이러한 로우 어드레스는 해당 로우가 보존될 데이터를 갖는 것으로 마킹되면 새로 고침용 로우를 선택하도록 로우 어드레스 디코더(134)에 제공된다. 로우가 보존될 데이터를 갖거나 갖지 않는 것으로 마킹되는지의 여부에 관계 없이, 카운터(142)는 후속 새로 고침 동작에서 사용하기 위한 또 다른 로우 어드레스를 제공하도록 증분된다.
몇몇 실시예들에서, 마킹 버퍼(144)는 새로 고침 제어 로직(140)의 일부를 구성하고 메모리 어레이(110) 내의 메모리 셀들의 어떤 로우들이 보존될 데이터를 갖지 것으로서 마킹되고 어떤 로우들이 마킹되지 않았는지에 관한 마킹 데이터를 유지하며, 새로 고침 제어 로직(140)은 새로 고침 동작이 주어진 로우에서 수행되어야 하난지 아닌지를 결정하기 위해 마킹 버퍼(144)에 액세스한다. 그러한 실시예들의 몇몇 변형들에서는, 메모리 장치(100)에 결합된 외부 장치는, 메모리 어레이(110) 내의 하나 이상의 로우들을 보존될 데이터를 갖거나 갖지 않는 것으로서 마킹하는 마킹 데이터를 사용하여 기입될 마킹 버퍼(144)를 선택하기 위해, 외부 제어 인터페이스(154)에 결합된 제어선들 및 외부 어드레스 인터페이스(156)에 결합된 어드레스 라인들의 조합을 사용하여, 메모리 장치(100)의 하나 이상의 로우들을 마킹하는 명령을 전송한다. 마킹 데이터는 외부 제어 인터페이스(154) 및/또는 외부 어드레스 인터페이스(156)에 결합된 사용가능한 제어선 및/또는 어드레스 라인들을 사용하여 메모리 장치(100)에 제공될 수 있으며, 다르게는, 마킹 데이터는 외부 데이터 인터페이스(158)에 결합된 데이터선들을 사용하여 메모리 장치에 제공될 수 있다.
다른 실시예들에서는, 어떤 로우들이 보존될 데이터를 갖는 것으로서 마킹되고 어떤 로우들이 마킹되지 않는지를 나타내는 마킹 데이터를 유지하도록 메모리 어레이(110) 내의 메모리 셀들의 하나 이상의 로우들이 할당된다. 그러한 실시예들의 몇몇 변형들에서는, 메모리 장치(100)에 결합된 외부 장치는, 하나 이상의 로우들이 보존될 데이터를 갖거나 갖지 않는다는 것을 나타내는 마킹 데이터를 사용하여 마킹 데이터가 유지되는 로우의 적어도 일부를 기입하는 기입 명령을 전달한다. 그러한 기입 명령은 프로토콜을 따르고, 마킹 데이터를 저장하는데 사용되지 않는 메모리 장치(100) 내의 다른 메모리 셀들에 대한 데이터의 통상 기입을 위한 기입 명령들에서 채용되는 것과 마찬가지의 타이밍을 가진다. 또는, 다른 변형들에서는, 메모리 장치(100)에 결합된 외부 장치가, 하나 이상의 로우들을 보존될 데이터를 갖거나 갖지 않는 것으로 마킹하는 마킹 데이터를 사용하여 로우 및/또는 기입될 로우 내의 컬럼(들)을 선택하기 위해 외부 제어 인터페이스(154)에 결합된 제어선들 및 외부 어드레스 인터페이스(156)에 결합된 어드레스 라인들의 조합을 사용하여, 메모리 장치(100)의 하나 이상의 로우들을 마킹하는 명령을 전달한다. 그러한 명령은, 아마도 외부 데이터 인터페이스(158)에 결합된 데이터선들의 사용을 피함으로써, 메모리 장치(100)에 명령을 전달하는데 필요한 시간의 양 및/또는 복잡성을 감소시키기 위해 통상 기입 명령와 다른 프로토콜 및/또는 타이밍들을 사용하여 구성될 수 있다.
메모리 어레이(110) 내의 메모리 셀들의 하나 이상의 로우들을 사용하여 마킹 데이터를 저장하는 실시예들에서, 새로 고침 제어 로직(140)은, 마킹 데이터를 저장하기 위해 사용된 하나 이상의 로우들로부터 판독된 마킹 데이터에 대한 캐시의 유형으로서 작용하는 마킹 버퍼(144)로 적어도 부분적으로 이루어지는 것이 바람직하다고 생각될 수 있다. 새로 고침 동작이 실제로 수행되어야 하는지를 결정하는 모든 가능한 새로 고침 동작에 대한 전조로서 마킹 데이터를 얻기 위해 로우를 액세스하는 것은 너무 오래 걸리고 및/또는 너무 많은 전력을 사용하는 것으로 생각될 수 있다. 따라서, 마킹 데이터를 저장하는 로우는 해당 로우 내의 마킹 데이터의 적어도 일부를 판독하고 마킹 버퍼(144)에 복사본을 저장하도록 액세스될 수 있다. 마킹 버퍼(144)의 그러한 사용을 수용하기 위해, 마킹 버퍼(144)는 외부 데이터 인터페이스(158)(데이터 컬러 다중화기(138)를 통해 메모리 어레이(110)에 결합됨) 보다는 메모리 어레이(110)에 직접 결합되어, 마킹 버퍼(144)가 데이터 컬럼 다중화기(138)를 통해 메모리 어레이(110)에 결합된 경우보다 마킹 데이터를 갖는 선택된 로우로부터의 더 많은 컬럼들을, 마킹 데이터의 복사본을 저장하는 마킹 버퍼(144)에 이용가능하게 한다. 또는, 마킹 버퍼(144) 내에 마킹 데이터의 복사본을 유지하는데 필요한 전력량에 대한 관심의 결과로서 새로 고침 제어 로직(140) 내에 마킹 버퍼(144)를 제공하는 것이 바람직하지 않은 것으로 생각될 수 있다. 사실상, 모든 가능한 새로 고침 동작에 대한 전조로서 메모리 어레이(110) 내의 로우로부터 마킹 데이터를 얻는 것이 더 바람직하다는 것을 실제 입증할 수 있고, 그러한 경우, 마킹 버퍼(144)는 사실상 데이터 컬럼 다중화기(138)를 통해 메모리 어레이(10)에 결합될 수 있다.
도 2는 컴퓨터 시스템을 채용한 일 실시예의 블럭도이다. 컴퓨터 시스템(200)은 적어도 부분적으로, CPU(중앙 처리 장치)(200), 시스템 로직(220), 및 메모리 장치들(250a-250c)로 이루어진다. 시스템 로직(220)은 CPU(210)에 결합되고 시스템 로직(220) 내의 메모리 컨트롤러(240)를 통해 시스템 로직(220)과도 결합된 메모리 장치들(250a-250c)에 대한 액세스를 CPU(210)에게 제공하는 기능을 포함하여, CPU(210)에 의한 명령어들의 실행을 지원하는 다양한 기능들을 수행한다. CPU(210), 시스템 로직(220) 및 메모리 장치들(250a-250c)은 CPU(210)에 의한 시스템 판독가능 명령어들의 실행, 및 메모리 장치들(250a-250c) 내의 명령어들을 포함하는 데이터의 저장을 지원할 수 있는 컴퓨터 시스템(200)에 대한 핵심 형태를 구성한다.
다양한 실시예들에서, CPU(210)는 널리 공지되고 사용된 "x86" 명령어 세트의 적어도 일부를 실행할 수 있는 CPU를 포함하는 각종 유형의 CPU 중 어느 것일 수 있으며, 다른 각종 실시예들에서는, 하나 이상의 CPU가 존재할 수 있다. 각종 실시예들에서, 메모리 장치들(250a-250c)은 FPM(fast page mode), EDO(extended data out), SDRAM(synchronous dynamic RAM)의 SDR(single data rate) 또는 DDR(double data rate) 형태들, RAMBUSTM 인터페이스를 채용하는 각종 기술들의 RAM 등을 포함하는 각종 유형의 DRAM 중 어느 것일 수 있다. 메모리 컨트롤러(240)는 DRAM 유형이 무엇이든간에, 로직(220)에 메모리 장치(250a-250c)에 대한 적절한 인터페이스를 제공한다. 폭넓은 각종 가능한 유형의 DRAM에도 불구하고, 메모리 장치들(250a-250c)의 메모리 셀들의 적어도 일부는 메모리 어레이들(251a-251c) 등의 2차원 메모리 어레이들의 로우들과 컬럼들로 구성된다. 메모리 어레이들(251a-251c) 중 어느 것의 메모리 셀에 액세스하기 위해, 어레이를 구성하는 다수의 로우들 중에서 메모리 셀들의 로우를 선택하는 로우 어드레스, 및 액세스를 위해 선택된 로우의 메모리 셀들의 서브세트를 선택하는 컬럼 어드레스를 적어도 특정해야한다. 본 기술 분야의 당업자들은, 도 2의 3개의 메모리 장치들, 즉 메모리 장치들(250a-250c)의 구성은 단지 CPU를 따를 수 있는 메모리 시스템의 예라는 것과, 다수 또는 소수의 메모리 장치들은 이하에 청구된 본 발명의 정신 및 범위에서 벗어나지 않고 사용될 수 있다는 것을 인식할 것이다.
몇몇 실실예들에서, 시스템 로직(220)은 CPU(210)에 결합되어, 저장 매체(261)에 의해 수반되는 명령어들 및/또는 데이터가 액세스될 수 있는 저장 장치(260)에 대한 액세스를 제공한다. 사실상, 몇몇 실시예들에서는, 저장 매체(261)는 CPU(210)에 의해 실행되는 시스템-액세스가능 명령어들을 수반하여 CPU(210)가 후술되는 바와 같이, 메모리 장치들(250a-250c) 내의 하나 이상의 로우들을 보존될 데이터를 포함하거나 포함하지 않는 것으로 마킹하게 한다. 저장 매체(261)는, CD 또는 DVD ROM, 자기 또는 광 디스크, 자기-광 디스크, 테이프, 반도체 메모리, 종이 또는 다른 재료 상의 문자들 또는 절취선들 등을 포함하여, 본 기술 분야의 당업자들이 이해하는 바와 같은 각종 기술들 중 어느 것에 기초한 각종 유형들 중 어느 것일 수 있다.
몇몇 실시예들에서, 비휘발성 메모리 장치(230)는 시스템 로직(220)(또는 컴퓨터 시스템(200)의 다른 부분)에 결합되고, 통상의 사용을 위한 컴퓨터 시스템(200)을 준비할 필요가 있는 작업들을 수행하도록 컴퓨터 시스템(200)이 "리셋" 또는 초기화될 때마다(예를 들어, 컴퓨터 시스템(200)이 "턴온" 또는 "파워업" 되었을 때) 실행되는 초기 일련의 명령어들에 대한 저장을 제공한다. 그러한 실시예들의 몇몇 변형들에서는, 컴퓨터 시스템(200)의 초기화 또는 리셋시, CPU(210)는 비휘발성 메모리 장치(230)에 액세스하여 CPU(210)에 메모리 장치들(250a-250c)로의 액세스를 제공할 때 통상 사용하기 위한 메모리 컨트롤러(240)를 준비하도록 실행되는 명령어들을 검색한다. 이러한 동일한 검색된 명령어들은 저장 장치(260)에의 액세스를 제공할 때 통상 사용하기 위한 시스템 로직(220)을 준비하도록 실행될 수 있으며, 저장 매체(261)의 어떤 형태도 저장 장치(260)에 의해 사용될 수 있다.
컴퓨터 시스템(200)의 초기화 또는 리셋 시에 CPU(210)에 의해 실행되는 명령어들의 시퀀스의 소스와 관계 없이, CPU(210)는, 새로 고침 로직(254a-254c)을 구성하는 것과 메모리 장치들(250a-250c) 중 적어도 하나 내의 메모리의 로우(들)를 새로 고침 동작들의 수행을 통해 보존될 데이터를 갖거나 갖지 않는 것으로서 마킹하는 마킹 데이터에 대한 저장을 수행하는 것을 포함하여, 사용을 위한 메모리 장치(250a-250c)를 초기화시킨다. 메모리 어레이(251a) 내의 메모리 셀들의 어떤 로우들이 보존될 데이터를 포함하는 지를 특정하는 마킹 데이터를 저장하는 마킹 버퍼(255a)를 메모리 장치(250a)의 새로 고침 로직(254a)이 포함하는 일 실시예에서, CPU(210)는 메모리 컨트롤러(240)를 사용하여 메모리 장치(250a)에 명령들 및/또는 데이터를 전달하는 명령어들의 시퀀스를 실행함으로써, 메모리 어레이(251a) 내의 로우들이 보존될 데이터를 갖는 것으로 마킹되지 않은 상태로 마킹 버퍼(255a) 내의 엔트리들을 초기화시킬 수 있다. 새로 고침 로직(254a)이 메모리 어레이(251a) 내의 하나 이상의 로우들로부터 얻어진 마킹 데이터에 대한 캐시로서 마킹 버퍼(255a)를 포함하는 다른 실시예에서는, CPU(210)는 메모리 컨트롤러(240)와 협력하여 메모리 어레이(251a)의 어떤 로우(들)이 마킹 데이터를 저장하는데 사용될지를 선택하게 할 수 있고, 및/또는 메모리 어레이(251a) 내의 로우들이 보존될 데이터를 갖지 않는 것으로 마킹되는 상태로 마킹 데이터를 저장하는데 사용될 로우(들)의 메모리 셀들을 초기화시킬 수 있다. 새로 고침 로직(254a)이 마킹 버퍼(255a) 등의 마킹 버퍼를 포함하지 않는 또 다른 실시예에서는, CPU(210)는 또한 마킹 데이터를 저장하는데 사용되는 로우들을 선택하게 하거나 메모리 어레이(251a) 내의 로우들이 보존될 데이터를 갖지 않는 것으로 마킹되는 상태로 마킹 데이터를 저장하는데 사용된 로우들 내의 메모리 셀들을 초기화시킬 수 있다.
컴퓨터 시스템(200)의 통상 동작시, CPU(210)는 CPU(210)로 하여금 메모리 장치(250a)의 메모리 어레이(251a)와 같은 메모리 장치 내의 메모리 어레이를 구성하는 하나 이상의 로우들에 데이터(아마도 명령어들을 포함)를 기입하게 하는 명령어들을 실행한다. 그러한 데이터를 메모리 장치(250a) 내의 로우에 기입하기 전에 또는 기입과 동시에, CPU(210)는 또한 메모리 컨트롤러(240)를 통해 그러한 데이터가 보존될 데이터를 가지는 것으로서 기입되는 로우를 마킹하는 명령을 메모리 장치(250a)에 전달하게 한다. 마킹 데이터가 마킹 버퍼(255a)와 같은 메모리 어레이(251a)로부터 분리된 버퍼에 저장되는 실시예에서는, 마킹 버퍼(255a)의 일부가 해당 로우를 보존될 데이터를 갖는 것으로서 마킹하도록 기입될 것이다. 마킹 데이터가 메모리 어레이(251a) 내의 로우(들)에 저장되는 다른 실시예에서는, 마킹 데이터가 저장된 로우의 일부는 데이터가 기입중인 로우를 보존될 데이터를 가지는 것으로서 마킹하도록 기입될 것이다. 그 결과, 새로 고침 로직(254a)이 특정하게, 메모리 컨트롤러(240)에 의해 해당 로우를 새로 고침하도록 명령되거나, 또는 새로 고침 로직(254a) 내의 카운터가 새로 고침 동작이 수행될 때마다 해당 로우를 특정하는 로우 어드레스를 제공하는 경우, 새로 고침 로직(254a)은 해당 로우에 대응하는 마킹 데이터를 얻을 것이고, 해당 로우를 새로 고침하는 새로 고침 동작이 실제로 수행되어야 한다고 결정할 것이고, 해당 로우에 대한 새로 고침 동작을 수행할 것이다.
컴퓨터 시스템(200)의 통상 동작시, CPU(210)는 CPU(210)로 하여금 메모리 컨트롤러(240)를 통해 메모리 장치(250a)에게 로우를 보존될 데이터를 갖는 것으로 마킹하는 명령을 전달하게 하는 명령어들을 실행한다. 마킹 데이터가 마킹 버퍼(255a)와 같은 메모리 어레이(251a)로부터 분리된 버퍼에 저장되는 실시예에서는, 마킹 버퍼(255a)의 일부가, 해당 로우를 보존될 데이터를 갖지 않는 것으로서 마킹하는 값으로 기입될 것이다. 마킹 데이터가 메모리 어레이(251a) 내의 하나 이상의 로우(들)에 저장되는 다른 실시예에서는, 마킹 데이터가 저장되어 있는 로우의 일부가, 해당 로우를 보존될 데이터를 갖지 않는 것으로서 마킹하는 값으로 기입될 것이다. 그 결과, 새로 고침 로직(254a)이 특정하게, 메모리 컨트롤러(240)에 의해 해당 로우를 새로 고침하도록 명령되거나, 또는 새로 고침 로직(254a) 내의 카운터가 새로 고침 동작이 수행될 대마다 해당 로우를 특정하는 로우 어드레스를 제공하는 경우, 새로 고침 로직(254a)은 해당 로우에 대응하는 마킹 데이터를 얻을 것이고, 래당 로우를 새로 고침하는 새로 고침 동작이 실제로 수행되어서는 안된다고 결정할 것이고, 해당 로우에 대한 새로 고침 동작을 수행하지 못하게 할 것이다.
몇몇 실시예들에서는, 컴퓨터 시스템(200)이 전력 감소 상태에 있을 때, 메모리 장치(250a) 등의 컴퓨터 시스템(200)을 구성하는 메모리 장치는 메모리 컨트롤러(240)로부터의 명령을 수신하여, 전력 감소 없는 상태에서의 컴퓨터 시스템(200)의 통상 동작시 메모리 컨트롤러(240)와 메모리 장치(250a) 사이에서 발생하는 상호작용들의 적어도 일부가 중지하는 셀프 새로 고침 상태 등의 전력 감소 상태로 진입하는 명령을 수신한다. 그러한 셀프-새로 고침 상태 동안, 메모리 장치(250a)는 메모리 어레이(251a) 내의 메모리 셀들의 로우들을 새로 고침하는 새로 고침 동작을 자동으로 수행해야 하고, 주어진 로우를 새로 고침하는 새로 고침 동작을 수행하라는 요청들은, 메모리 컨트롤러(240)로부터 수신되는 대신, 새로 고침 로직(254a) 내에서 소정의 시간 간격을 두고 카운터에 의해 발생될 것이다. 카운터가 로우 어드레스를 발생한 로우를 새로 고침하는 리프레시 동작을 수행하라는 각 요청에 응답하여, 새로 고침 로직(254a)은 마킹 버퍼(255a)와 같은 특별한 버퍼 내에서 또는 메모리 어레이(251a)에 할당된 로우들 내에서 마킹 데이터를 액세스하여, 새로 고침될 요청을 받은 로우가 보존될 데이터를 갖는 것으로 마킹되는지를 결정한다. 새로 고침 동작을 수행하라고 요청된 로우가 보존될 데이터를 갖는 것으로 마킹되면, 새로 고침 동작이 수행되어, 해당 로우의 콘텐츠가 손실되지 않았다는 것을 보장하도록 돕는다. 아니면, 그러한 요청이 행해지지 않은 로우가 보존될 데이터를 갖는 것으로 마킹되지 않으면, 새로 고침 동작은 수행되지 않는다.
도 3은 실시예들의 흐름도이다. 310에서 보존될 데이터가 메모리 장치 내의 메모리 셀들의 로우에 기입되거나, 보존될 데이터가 메모리 셀들의 로우에 기입될 예정이면, 해당 로우가 이미 그렇게 마킹되어 있지 않다면 해당 로우는 320에서 보존될 데이터를 갖는 것으로서 마킹된다. 일 실시예에서, CPU는 모니터링 소프트웨어의 일부를 구성하는 일련의 명령어들을 실행하는데, 모니터링 소프트웨어는 CPU가 다른 일련의 명령어들을 실행할 때 CPU에 의해 메모리 장치에 행해진 액세스들을 모니터하며, 상기 모니터링 소프트웨어는 CPU로 하여금 상기 로우들 중 하나 이상을 보존될 데이터를 갖는 것으로 마킹하게 한다.
도 4는 다른 실시예들의 흐름도이다. 전자 장치의 통상 동작시, 410에서 보존될 데이터를 갖는 것으로 마킹된 로우가 실제로 보존될 데이터를 갖는 것을 중단하면, 420에서 해당 로우는 보존될 데이터를 갖지 않는 것으로 마킹된다. 일 실시예에서, CPU는 모니터링 소프트웨어의 일부를 구성하는 일련의 명령어들을 실행하는데 상기 모니터링 소프트웨어는 CPU에 의해 실행되는 다른 일련의 명령어들에 의해 메모리의 블럭들의 위치들이 재할당되는 것을 적어도 모니터하며, 상기 모니터링 소프트웨어는 메모리의 블럭들의 위치들을 재할당함으로써 하나 이상의 로우들이 더이상 보존될 데이터를 실제로 갖지 않게 되기 때문에 CPU로 하여금 하나 이상의 로우들을 보존될 데이터를 갖지 않는 것으로 마킹하게 한다.
도 5는 또 다른 실시예들의 흐름도이다. 510에서, 메모리 장치 내의 메모레 셀들의 로우를 새로 고침하라는 요청이 수신된다. 몇몇 실시예들에서는, 이러한 요청은 메모리 장치 외부의 장치에 의해 행해지고, 다른 실시예들에서는, 이러한 요구는 메모리 장치가 전력 감소 모드(예를 들어 "셀프 새로 고침" 모드)에 있는 경우와 같은, 정기적인 간격으로 새로 고침된 로우들의 로우 어드레스들을 제공하는 메모리 장치 내의 카운터에 의해 발생된다. 520에서, 해당 로우가 보존될 데이터를 갖는 것으로 마킹되었는지 여부에 관해 검사된다. 로우가 보존될 데이터를 갖는 것으로 마킹되면, 530에서 해당 로우에 대해 새로 고침 동작이 수행된다.
도 6a 및 도 6b는 메모리 버스를 통한 신호 전달을 채용하는 실시예들의 타이밍도이다. 양 도 6a 및 도 6b는 메모리 셀들의 로우를 보존될 데이터를 갖거나 갖지 않는 것으로 마킹하는 마킹 명령을 하나 이상의 메모리 장치들에게 전달하는 것을 도시한다. 상기 도면들 및 그에 대한 설명은 클럭 신호에 동기되는 트랜잭션들이 발생하는 메모리 버스들에 대한 실시예들에 중점을 두고 있지만, 본 기술 분야의 당업자들은 기타 실시예들이 다른 형태의 타이밍 조정을 채용할 수 있고 또는 비동기일 수 있음을 용이하게 이해할 것이다.
도 6a를 참조하면, 하나 이상의 공지된 SDRAM 인터페이스들과 호환가능한 타이밍들을 갖도록 구성된 일 실시예에서, 마킹 명령은 활성화 명령 내에 매립되어, 액세스용의 특정 로우를 활성화하고 해당 로우를 보존될 데이터를 갖거나 갖지 않는 것으로 마킹하는 결합 명령을 하나 이상의 메모리 장치들에 생성한다. 도 6a 및 그에 수반하는 설명은 활성화 명령 내에 마킹 명령을 매립하는 것에 초점을 두지만, 다른 실시예들은 하나 이상의 다른 가능한 명령들 내에 마킹 커맨들을 매립하는 것을 필요로 할 수 있다. 그러한 실시예의 몇몇 변형에서는, 통상 공지된 SDRAM 인터페이스들과 함께 사용되는 명령 신호선들의 기존 세트에 추가 명령 신호선이 추가될 수 있다. 그러한 추가 신호선은 현재 증가된 명령 신호선들의 세트 상에서 2진 부호화될 수 있는 상이한 명령들의 수를 간단히 2배로 하기 위해 사용될 수 있다. 또는, 그러한 추가 신호선은 단지 다수의 가능한 기존 명령들 중 어느 것에 매립된 명령들로서 마킹 명령들을 추가하기 위해 기능할 수 있다.
마킹 명령이 매립된 활성화 명령의 실제 전달은, 필요하다면 마킹될 로우가 배치되는 소정의 SDRAM 인터페이스 및/또는 메모리 장치의 타이밍 요건들에 따라, 명령들, 어드레스들 또는 데이터의 전달이 발생하지 않는, 시점 687과 688 사이의 CK 및 -CK 신호선 상에서의 소정 수의 클럭 천이들에 의해 진행될 수 있다. 활성화 명령 및 매립된 마킹 명령은 시점 688에서 전달되고 그러한 실시예의 일 변형에서는 이러한 명령들의 전달과 동시에 발생하며, 뱅크 어드레스 신호들 BA0 및 BA1은 영향받은 로우가 배치되는 뱅크의 뱅크 어드레스를 전송하고(주어진 메모리 장치(들)가 다수의 뱅크를 가지는 경우), 어드레스 신호들 A0-A11은 해당 뱅크 내에서 영향받은 로우를 특정하는데 사용된다. 필요하다면, 다시 액티비티가 발생하지 않는 시점 288과 289 사이의 CK 및 -CK 신호선들의 다른 소정 수의 클럭 천이들은 프리챠지 명령의 전달 다음에 올 수 있다.
도 6b를 참조하면, 도 6a에 도시된 것과 유사하고 또한 하나 이상의 공지된 동기식 DRAM 인터페이스들과 호환가능한 타이밍을 가지도록 구성되는 또 다른 실시예에서는, 마킹 명령이 판독 또는 기입 명령 등의 데이터 액세스 명령 내에 매립되어, 데이터를 판독 또는 기입하고 데이터 액세스과 관련된 로우를 보존될 데이터를 갖거나 갖지 않는 것으로서 마킹하는 결합 명령을 하나 이상의 메모리 장치들에 생성한다. 도 6b 및 이에 수반하는 설명은 데이터 액세스 명령 내에 마킹 명령을 매립하는 것에 초점을 두고 있지만, 다른 실시예들은 하나 이상의 다른 가능한 명령들 내에 마킹 명령을 매립하는 것을 필요로 할 수 있다.
마킹 명령을 매립하고 있는 데이터 액세스 명령의 실제 전달은, 필요하다면, 액세스되어 마킹될 로우가 배치되는 주어진 SDRAM 인터페이스 및/또는 메모리 장치의 타이밍 요건들에 따라, 명령들, 어드레스들 또는 데이터의 전달이 발생하지 않는, 시점 687과 688 사이, 및/또는 688과 689 사이 각각의 CK 및 -CK 신호선들 상의 소정 수의 클럭 천이들에 의해 다시 진행되거나 및/또는 이어질 수 있다. 데이터 액세스(판독 또는 기입) 명령은 시점 688에서 전달되고, 그러한 실시예의 일 변혀엥서는 이러한 명령의 전달과 동시에 발생하며, 뱅크 어드레스 신호들 BA0 및 BA1은 영향받은 로우가 배치되는 뱅크의 뱅크 어드레스를 전달하고(주어진 메모리 장치(들)가 다수의 뱅크를 가지는 경우), 어드레스 신호들 A0 내지 A9(사용가능한 컬럼들의 수에 의존)를 사용하여 액세스될 해당 뱅크 내의 영향받은 로우 내에서 컬럼(들)을 특정한다.
또한 데이터 액세스 명령의 전달과 동시에 어드레스 신호 A11 상에 하이 상태를 전달함으로써, 영향받은 로우를 보존될 데이터를 가지거나 가지지 않는 것으로 마킹하는 마킹 명령이 데이터 액세스 명령 내에 매립되는 것을 나타낸다. 그러한 실시예의 몇몇 변형들에서는, 매립된 마킹 명령이 영향받은 로우를 보존될 데이터를 가지거나 가지지 않은 것으로서 마킹할 예정인지를 나타내는 방식이 제공될 수 있다. 또는, 그러한 실시예의 다른 변경들에서는, 어드레스 신호 A11는, 기입 명령으로 마킹 명령을 매립하는 것이 영향받은 로우를 보존될 데이터를 갖는 것으로서 마킹하는 명령로서 해석되는 프로토콜의 일부로서 사용될 수 있는 반면, 판독 명령으로 마킹 명령을 매립하는 것은 영향받은 로우를 보존될 데이터를 갖지 않는 것으로서 마킹하는 명령으로서 해석된다. 또한 데이터 액세스 명령의 전달과 동시에, 어드레스 신호 A10에 하이 상태가 전달될 수 있기 때문에, 데이터 액세스 후의 로우를 클로즈하는 자동 프리챠지 명령도 마찬가지로 데이터 액세스 명령 내에 매립될 수 있었다는 것을 나타낸다.
도 6a 및 도 6b에 도시된 실시예들에서는, 마킹 명령을 전달하기 위해 어떤 명령 및/또는 어드레스 신호선들이 사용될 수 있는지의 선택들을 행함으로써, 현재 폭넓게 사용되는 동기식 DRAM 인터페이스들의 DDR 변형물을 포함하나 이에 제한되지 않는 공지된 동기식 DRAM 인터페이스들과의 상호 동작성을 증진시켰다. 어드레스 라인 A11과 같은 특정 신호선의 사용에 대한 언급에도 불구하고, 당업자들은 이하 청구된 본 발명의 정신 및 범위에서 벗어나지 않고 기존 DDR 변형물들과의 상호 동작성을 제공하고 및/또는 마킹 명령을 전달하기 위해 명령 및/또는 신호선들의 임의의 조합이 채용될 수 있음을 용이하게 인식할 것이다.
도 7은 컴퓨터 시스템을 채용하는 또 다른 실시예의 블럭도이다. 도 2의 컴퓨터 시스템(200)과 다르지 않게, 컴퓨터 시스템(700)은 적어도 부분적으로, CPU(710), 시스템 로직(720), 및 메모리 장치(750a-750c)로 구성된다. 시스템 로직(720)은 CPU(710)와 결합되고 시스템 로직(720) 내의 메모리 컨트롤러(740) 및 메모리 버스(780)를 통해 시스템 로직(720)과 결합된 메모리 장치(750a-750c)에 대한 액세스를 CPU(710)에 제공하는 것을 포함하는 CPU(710)에 의한 명령어들의 실행을 지원하는 각종 기능들을 수행한다. CPU(710), 시스템 로직(720) 및 메모리 장치들(750a-750c)은 CPU(710)에 의한 시스템 판독가능 명령어들의 실행, 및 명령어들을 포함하는 데이터의 메모리 장치들(750a-750c) 내에서의 저장을 지원할 수 있는 컴퓨터 시스템(700)에 대한 핵심 형태를 구성한다.
컴퓨터 시스템(200)의 경우와 마찬가지로, 컴퓨터 시스템(700)의 각종 실시예들에서, CPU(710)는 각종 유형의 CPU 중 어느 것일 수 있고, 메모리 장치들(750a-750c)은 각종 유형의 DRAM 중 어느 하나가 될 수 있고, 메모리 컨트롤러(740)는 DRAM 유형이 무엇이든간에, 메모리 버스(780)를 통해 메모리 장치(750a-750c)에 대한 적절한 인터페이스를 로직(720)에 제공한다. 당업자들은 도 7의 3개의 메모리 장치들, 즉 메모리 장치들(750a-750d)의 구성은 단지 CPU를 따를 수 있고 이하에 청구된 본 발명의 정신 및 범위를 벗어나지 않고 다수 또는 소수의 메모리 장치들을 사용할 수 있는 메모리 시스템의 예일 뿐이라는 것을 인식할 것이다.
몇몇 실시예들에서, 시스템 로직(720)은 CPU(710)에 결합되고 저장 장치(760)에의 액세스를 CPU(710)에 제공하는데, 저장 매체(761)에 의해 수반되는 데이터 및/또는 명령어들이 저장 장치(760)에 의해 액세스될 수 있고, CPU(710)에 의해 실행되는 경우, 설명되는 바와 같이, CPU(710)로 하여금 메모리 장치들(750a-750c) 내의 하나 이상의 로우들을 보존될 데이터를 포함하거나 포함하지 않는 것으로서 마킹하게 할 수 있다. 저장 매체(261)는 당업자들이 이해하는 바와 같이 다양한 기술들 중 어느 것에 기초한 다양한 유형들 중 어느 것일 수 있다. 몇몇 실시예들에서는, 비휘발성 메모리 장치(730)는 시스템 로직(720)(또는 컴퓨터 시스템(700)의 다른 부분)에 결합되고, 컴퓨터 시스템(700)이 통상의 사용을 위한 컴퓨터 시스템(700)을 준비하는데 필요한 작업들을 수행하도록 리셋되거나 초기화될 때마다 실행되는 일련의 초기 명령어들의 저장을 제공하며, 이는 메모리 장치들(750a-750c)에의 액세스를 제공하는데 통상 사용하기 위한 메모리 컨트롤러(740)를 준비하는 것, 및/또는 저장 장치(760)에의 액세스를 제공하는데 통상 사용하기 위한 시스템 로직(720)을 준비하는 것을 필요로 할 수 있으며, 저장 매체(761)의 어떤 형태도 저장 장치(760)에 의해 사용될 수 있다.
컴퓨터 시스템(700)의 초기화 또는 리셋시에 CPU(710)에 의해 실행되는 명령어들의 시퀀스 소스에 관계없이, CPU(710)는 메모리 컨트롤러(740) 및 메모리 컨트롤러(740) 내의 마킹 버퍼(745)를 구성하여 메모리 장치들(750a-750d) 중 적어도 하나가 새로 고침 동작들의 수행을 통해 보존될 데이터를 갖거나 갖지 않는 것으로 마킹하는 것을 포함하여, 사용을 위한 메모리 장치들(750a-750d)을 초기화시킨다. CPU(710)는 명령어들의 시퀀스의 실행에 의해, 마킹 버퍼(745) 내의 엔트리들을 하나 이상의 메모리 어레이(751a-751c) 내의 로우들이 보존될 데이터를 갖는 것으로 마킹되지 않는 상태로 초기화시킬 수 있다.
컴퓨터 시스템(700)의 통상 동작시, CPU(710)는 CPU(710)으로 하여금 메모리 장치(750a)의 메모리 어레이(751a)와 같은, 메모리 장치 내의 메모리 어레이를 구성하는 하나 이상의 로우들에 데이터(아마도 명령어들을 포함함)를 기입하게 하는 명령어를 실행시킨다. 그러한 데이터를 메모리 장치(750a) 내의 로우에 기입하기 전 또는 그와 동시에, CPU(710)는 그러한 데이터가 기입되는 메모리 어레이(751a) 내의 로우를 보존될 데이터를 갖는 것으로서 마킹하도록 마킹 버퍼(745)에 마킹 데이터를 더욱 기입시킨다. 그 결과, 메모리 컨트롤러(740)가 메모리 어레이(751a) 내의 로우를 새로 고침하라는 명령을 내리면, 메모리 컨트롤러(740)는 보존될 데이터를 갖는 것으로 마킹된 로우, 아마도 CPU(710)이 보존될 데이터를 갖는 것으로 방금 마킹하게 한 바로 그 동일한 로우를 식별하기 위해 마킹 버퍼(745)로부터 마킹 데이터를 얻을 것이다. 메모리 컨트롤러(740)는 그 후 메모리 장치(750a)에 새로 고침 명령을 갖는 그 로우를 식별하는 로우 어드레스를 전송할 것이고, 그에 따라 메모리 장치(750a)는 메모리 어레이(751a) 내의 그 특정 로우에 새로 고침 동작을 수행한다.
컴퓨터 시스템(700)의 통상 동작시, CPU(710)는 CPU(710)로 하여금 메모리 장치(750a)의 메모리 어레이(751a)와 같은 메모리 어레이 내의 로우를 보존될 데이터를 갖지 않는 것으로 마킹하도록 마킹 버퍼(745)에 마킹 데이터를 기입하게 하는 명령어들을 실행한다. 그 결과, 메모리 컨트롤러(740)가 메모리 어레이(751a) 내의 로우를 새로 고침하는 명령을 내리면, 메모리 컨트롤러(740)는 보존될 데이터를 갖는 것으로 마킹된 로우를 식별하기 위해 마킹 버퍼(745)로부터 마킹 데이터를 얻을 것이고, 식별된 로우는 CPU(710)가 보존될 데이터를 갖지 않는 것으로 방금 마킹되게 한 로우 이외의 로우가 될 것이다. 메모리 컨트롤러(740)는 그 후 메모리 장치(750a)에 새로 고침 명령을 갖는 해당 다른 로우를 식별하는 로우 어드레스를 전달할 것이고, 이에 따라 메모리 장치(750a)는 메모리 어레이(751a) 내의 해당 특정 로우에 대해 새로 고침 동작을 수행하게 된다.
몇몇 실시예들에서는, 컴퓨터 시스템(700)이 전력 감소 상태에 있으면, 메모리 장치(750a)와 같은 컴퓨터 시스템(700)을 구성하는 메모리 장치들은 셀프 새로 고침 상태와 같은 전력 감소 상태에 진입하라는 메모리 컨트롤러(740)로부터의 명령을 수신한다. 그러한 셀프-새로 고침 상태 동안, 메모리 장치(750a)는 메모리 어레이(751a) 내의 메모리 셀들의 로우들을 새로 고침하는 새로 고침 동작을 자동으로 수행해야 하고, 주어진 로우를 새로 고침하는 새로 고침 동작을 수행하라는 요청들은 메모리 컨트롤러(740)로부터 수신되는 대신, 새로 고침 로직(754a) 내에서 소정의 시간 간격을 두고 카운터에 의해 발생될 수 있다. 도 2의 메모리 장치(250a)와 달리, 메모리 장치(750a)의 새로 고침 로직(754a)은 마킹 버퍼를 갖지 않기 때문에, 메모리 장치(750a)는 메모리 어레이(751a) 내의 어떤 로우들이 마킹 버퍼(745)에서 보존될 데이터를 갖는 것으로 마킹되고 어떤 로우들이 마킹되지 않느냐에 관계없이, 메모리 어레이(751a) 내의 모든 로우들을 새로 고침할 수 있다. 이것은 당업자들에게 공지된 바와 같이, 셀프-새로 고침 상태로 진입하는 것의 일부로서 통상 수행되는, 메모리 컨트롤러(740)와 메모리 장치(750a) 사이의 상호작용의 적어도 몇몇 형태들을 중단함으로써 전력을 보존할 필요성에 의해 불가피하게 될 수 있다.
본 발명은 바람직한 실시예와 관련하여 설명되었다. 상기 설명의 관점에서 다수의 대안, 수정, 변화 및 사용이 당업자들에게 명백할 것이라는 것은 확실하다. 본 발명은 데이터의 손실을 방지하기 위해 메모리 셀들이 "새로 고침" 또는 기타 정기적인 보수 활동의 몇몇 형태를 반복적으로 요구하는 각종 가능한 메모리 장치들 내의 전자 장치들의 각종 유형들을 지원하기 위해 실시될 수 있음을 당업자들은 이해할 것이다. 또한, 본 발명은 오디오/비디오 오락 기기, 차량의 컬트롤러 장치, 전자 회로에 의해 제어되는 가전기기 등과 같은 컴퓨터 시스템 이외의 전자 장치들을 지원하기 위해 실시될 수 있음을 당업자들을 이해할 것이다.

Claims (18)

  1. 다수의 메모리 셀의 복수의 로우(row)로 구성된 복수의 메모리 셀을 갖는 메모리 어레이;
    상기 메모리 어레이 내의 메모리 셀들의 어떤 로우들이 보존될 데이터를 갖는 것으로 마킹(marking)되어 있는지의 표시를 저장하는 마킹 버퍼; 및
    상기 로우가 상기 마킹 버퍼 내에 보존될 데이터를 갖는 것으로 마킹되어 있으면 메모리 셀들의 로우를 선택적으로 새로 고침하는 새로 고침 로직
    을 포함하는 장치.
  2. 제1항에 있어서,
    메모리 셀들의 로우에 대해 새로 고침 동작을 수행하는 명령을 수신하는 인터페이스를 더 포함하는 장치.
  3. 제2항에 있어서,
    상기 인터페이스는 새로 고침 동작을 수행하는 상기 명령에 따라 상기 명령된 새로 고침 동작이 선택적으로 수행되는 메모리 셀들의 특정 로우를 식별하는 값을 수신하도록 구성되는 장치.
  4. 제2항에 있어서,
    상기 새로 고침 로직은 메모리 셀들의 로우에 대해 새로 고침 동작을 수행하는 상기 명령을 수신하는 것에 응답하여 상기 명령된 새로 고침 동작이 선택적으로 수행되는 메모리 셀들의 특정 로우를 식별하는 값을 제공하는 카운터를 더 포함하는 장치.
  5. 제1항에 있어서,
    새로 고침 동작을 수행하는 명령들이 외부 장치로부터 받아들여지지 않는 전력 감소 상태에 진입하는 명령을 수신하는 인터페이스; 및
    소정의 시간 간격이 지나는 것에 응답하여 새로 고침 동작이 선택적으로 수행되는 메모리 셀들의 특정 로우를 식별하는 값을 제공하는 카운터
    를 더 포함하는 장치.
  6. 제1항에 있어서,
    상기 마킹 버퍼는 상기 메모리 어레이를 포함하는 메모리 셀들의 하나 이상의 로우를 포함하는 장치.
  7. CPU;
    다수의 메모리 셀의 복수의 로우로 구성된 복수의 메모리 셀을 갖고, 메모리 셀들의 로우를 보존될 데이터를 갖지 않는 것으로서 마킹하는 명령을 수신하는 인터페이스를 갖는 메모리 장치; 및
    상기 CPU 및 상기 메모리 장치 모두에 결합되고, 메모리 셀들의 로우를 보존될 데이터를 갖지 않는 것으로 마킹하는 명령을 상기 메모리 장치에 전송하도록 구성된 메모리 컨트롤러
    를 포함하는 장치.
  8. 제7항에 있어서,
    상기 메모리 장치는 메모리 셀들의 해당 로우를 새로 고침하라는 요청에도 불구하고 보존될 데이터를 갖지 않는 것으로서 마킹된 메모리 셀들의 로우를 새로 고침하지 못하게 구성된 새로 고침 로직을 더 포함하는 장치.
  9. 제8항에 있어서,
    상기 메모리 장치는 메모리 셀들의 특정 로우를 새로 고침하라는 요청을 상기 메모리 컨트롤러로부터 수신하는 장치.
  10. 제8항에 있어서,
    상기 새로 고침 로직은 메모리 셀들의 로우의 어드레스를 제공하여 메모리 셀들의 해당 로우를 새로 고침하라는 요청을 발생하는 카운터를 포함하는 장치.
  11. 제7항에 있어서,
    상기 메모리 컨트롤러는 또한 메모리 셀들의 로우를 보존될 데이터를 갖는 것으로서 마킹하는 명령을 상기 메모리 장치에 전달하도록 구성되고, 상기 메모리 장치의 상기 인터페이스는 메모리 셀들의 로우를 보존될 데이터를 갖는 것으로서 마킹하는 상기 명령을 수신하도록 구성되는 장치.
  12. 메모리 장치 내의 메모리 셀들의 로우를 보존될 데이터를 갖지 않는 것으로서 마킹하는 명령을 전달하는 단계; 및
    메모리 셀들의 로우에 대해 새로 고침 동작을 수행하라는 요청을 수신함에도 불구하고 메모리 셀들의 상기 로우가 보존될 데이터를 갖지 않는 것으로서 마킹되면 상기 메모리 장치 내의 메모리 셀들의 로우에 대해 선택적으로 새로 고침 동작을 수행하지 못하게 하는 단계
    를 포함하는 방법.
  13. 제12항에 있어서,
    상기 메모리 장치 내의 메모리 셀들의 로우를 보존될 데이터를 갖는 것으로 마킹하는 명령을 전달하는 단계; 및
    메모리 셀들의 로우에 대해 새로 고침 동작을 수행하라는 요청을 수신하는 것에 응답하여 메모리 셀들의 상기 로우가 보존될 데이터를 갖는 것으로서 마킹되면 상기 메모리 장치 내의 메모리 셀들의 로우에 대해 새로 고침 동작을 수행하는 단계
    를 더 포함하는 방법.
  14. 제12항에 있어서,
    메모리 셀들의 로우에 대해 새로 고침 동작을 수행하라는 요청을 수신하는 단계는 메모리 셀들의 로우에 대해 새로 고침 동작을 수행하도록 상기 메모리 장치 외부의 장치에 의해 전달된 요청을 상기 메모리 장치가 수신하는 단계를 포함하는 방법.
  15. 제12항에 있어서,
    메모리 셀들의 로우에 대해 새로 고침 동작을 수행하라는 요청을 수신하는 단계는 상기 메모리 장치 내의 카운터에 의해 발생된 어드레스로 식별되는 로우에 대해 새로 고침 동작을 수행하라는 요청을 상기 메모리 장치 내에 발생하는 단계를 포함하는 방법.
  16. 제15항에 있어서,
    로우에 대해 새로 고침 동작을 수행하라는 요청을 발생하는 단계는 전력 감소 상태로 진입하는 명령을 상기 메모리 장치 외부의 장치로부터 상기 메모리 장치가 수신하는 것에 응답하여 발생하는 방법.
  17. 전자 장치 내의 프로세서에 의해 실행되는 경우, 상기 전자 장치로 하여금,
    상기 전자 장치 내의 메모리 장치에, 상기 메모리 장치 내의 메모리 셀들의 로우를 보존될 데이터를 갖는 것으로서 마킹하는 명령을 전달하고;
    메모리 셀들의 상기 로우에 데이터를 기입하게 하는 코드를 포함하는 시스템-액세스가능 매체.
  18. 제17항에 있어서,
    상기 프로세서로 하여금 메모리 셀들의 로우를 보존될 데이터를 갖지 않는 것으로서 마킹하는 명령을 상기 메모리 장치에 더 전달하게 하는 시스템-액세스가능 매체.
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