JPS61148544A - メモリ制御装置 - Google Patents
メモリ制御装置Info
- Publication number
- JPS61148544A JPS61148544A JP59271047A JP27104784A JPS61148544A JP S61148544 A JPS61148544 A JP S61148544A JP 59271047 A JP59271047 A JP 59271047A JP 27104784 A JP27104784 A JP 27104784A JP S61148544 A JPS61148544 A JP S61148544A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- timing
- gate
- circuit
- refresh operation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Power Sources (AREA)
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
本発明はランダムアクセスメモリ（以下ＲＡｌ’ｌと略
す）のメモリ制御装置に関する。
す）のメモリ制御装置に関する。
［従来技術］
従来から、大容量の記憶装置を構成する場合であっても
、速度、ランダムアクセスができるという点が主要な要
件である記憶装置の場合はＲＡＭを用いて構成するのが
普通である。この様な大容量の記憶装置の場合、必然的
に消費電力も大きくなる。そこで通常、装置が稼動して
いない待機状態時にはメイン電源をＯＦＦにして待機状
態の消費電力を小さくする方法がとられている。
、速度、ランダムアクセスができるという点が主要な要
件である記憶装置の場合はＲＡＭを用いて構成するのが
普通である。この様な大容量の記憶装置の場合、必然的
に消費電力も大きくなる。そこで通常、装置が稼動して
いない待機状態時にはメイン電源をＯＦＦにして待機状
態の消費電力を小さくする方法がとられている。
しかしながら、通常のＲＡＭ等の記憶素子は電源断にな
ると特殊な不揮発性ＲＡＭを除いて当然の事ながら記憶
している情報が消えてしまう、そこで電源系統を２通り
にする事により、消滅してしまう事が許されない重要な
データやプログラム等を記憶している部分には常時ＯＮ
している電源系統から、その他の部分には稼動時のみＯ
Ｎできる電源系統からそれぞれ電源を供給してもらうと
いう方法がとられていた。しかし、この為に電源回路部
の構成が複雑になり、装置全体のコスト高招いていた。
ると特殊な不揮発性ＲＡＭを除いて当然の事ながら記憶
している情報が消えてしまう、そこで電源系統を２通り
にする事により、消滅してしまう事が許されない重要な
データやプログラム等を記憶している部分には常時ＯＮ
している電源系統から、その他の部分には稼動時のみＯ
Ｎできる電源系統からそれぞれ電源を供給してもらうと
いう方法がとられていた。しかし、この為に電源回路部
の構成が複雑になり、装置全体のコスト高招いていた。
特に近年、画像を取り扱う為の画像処理装置では全体の
規模が小さい割には大容量のメモリを有・しているので
、全体としてメモリに消費される電力の割合が大きいも
のが多い、この様な装置に於ては、電源を２系統とする
とスペースの点で困難であるか、又は電源コスト比重の
大きなものになってしまうという欠点がある。。
規模が小さい割には大容量のメモリを有・しているので
、全体としてメモリに消費される電力の割合が大きいも
のが多い、この様な装置に於ては、電源を２系統とする
とスペースの点で困難であるか、又は電源コスト比重の
大きなものになってしまうという欠点がある。。
［目的コ
本発明は上述の従来例の欠点に鑑み提案されたものでそ
の目的は、簡単な構成により待機中のＲＡＭ記憶装置の
消費電力を低く抑えることを可能とするメモリ制御装置
を提案する所にある。
の目的は、簡単な構成により待機中のＲＡＭ記憶装置の
消費電力を低く抑えることを可能とするメモリ制御装置
を提案する所にある。
以下、図面に基づいて本発明に係る実施例について説明
する。
する。
第１図は実施例のメモリ制御回路をメモリ回路及びメモ
リのデータを処理する制御部からなるシステムに適用し
た図である。１１０は制御部（以下ＣＰυという）であ
って、メモリ回路１３０内の情報の読み出し／書き込み
を指示するものである。１２０は本実施例のメモリ制御
回路であって、優先順位決定回路１０１ 、タイミング
ジェネレータ１０２．クロックジェネレータ１０３゜’
７’−ト１０４．リフレッシュカウンタ１０５Ｊ：’Ｊ
成る。メモリ回路１３０は本実施例では例としてダイナ
ミックＲＡＭ （以下ＤＲＡＭという）素子を用いて
いる。
リのデータを処理する制御部からなるシステムに適用し
た図である。１１０は制御部（以下ＣＰυという）であ
って、メモリ回路１３０内の情報の読み出し／書き込み
を指示するものである。１２０は本実施例のメモリ制御
回路であって、優先順位決定回路１０１ 、タイミング
ジェネレータ１０２．クロックジェネレータ１０３゜’
７’−ト１０４．リフレッシュカウンタ１０５Ｊ：’Ｊ
成る。メモリ回路１３０は本実施例では例としてダイナ
ミックＲＡＭ （以下ＤＲＡＭという）素子を用いて
いる。
優先順位決定回路ｌｏｔはメモリ回路１３０へのアクセ
ス要求の順位を決定するもので、具体的にはＣＰＵ ｌ
ｌ Ｏからの書き込み要求（以下ＷＲＲＱと略す）、
読み出し要求（以下ＲＤＲＱと略す）、及びリフレッシ
ュ要求（以下ＲＥＦＲＱと略す）のいずれかを選択して
、書き込み命令信号−（ＷＲＥＸ） 、読み出し命令信
号（ＲＤＥＸ）、リフレッシュ命令信号（ＲＥＦＥＸ）
のうちいずれか１つを出力する。
ス要求の順位を決定するもので、具体的にはＣＰＵ ｌ
ｌ Ｏからの書き込み要求（以下ＷＲＲＱと略す）、
読み出し要求（以下ＲＤＲＱと略す）、及びリフレッシ
ュ要求（以下ＲＥＦＲＱと略す）のいずれかを選択して
、書き込み命令信号−（ＷＲＥＸ） 、読み出し命令信
号（ＲＤＥＸ）、リフレッシュ命令信号（ＲＥＦＥＸ）
のうちいずれか１つを出力する。
タイミングジェネレータ１０２は優先順位決定回路１０
１の出力に応じてＤＲＡＭ駆動信号（ＲＡＳ、ＣＡＳ、
１ｉｌＥ） 、並びにリフレッシュタイミングの基とな
りリフレッシュカウンタ１０５のクロックとなるＩ？Ｅ
ＦＣＬＫ信号を発生する。
１の出力に応じてＤＲＡＭ駆動信号（ＲＡＳ、ＣＡＳ、
１ｉｌＥ） 、並びにリフレッシュタイミングの基とな
りリフレッシュカウンタ１０５のクロックとなるＩ？Ｅ
ＦＣＬＫ信号を発生する。
リフレッシュカウンタ１０５はリフレッシュの間隔を計
算し、一定期間毎にリフレッシュ要求ＲＥＦＲＱを発生
させる。
算し、一定期間毎にリフレッシュ要求ＲＥＦＲＱを発生
させる。
一方、クロックジェネレータ１０３はＸＴＡＬ等の基準
クロック発生源を有し、クロックを生成してゲートｌ’
０４を介してタイミングジェネレータを駆動する。ゲ
ート１０４の一方の入力はＣＰＵ１１０からくる信号５
ＴＯＰであって、この５ＴＯＰが°１１１”の時はゲー
ト１０４はオーブンしないのでタイミングジェネレータ
はＲＡＳ、ＣＡＳ、ＷＥなどのタイミングを発生できな
い、またその時はリフレッシュ動作も停止する。メモリ
回路１３０のメモリ素子が特に［ｌＲＡＭの場合はリフ
レッシュ動作時に最も電力を消費するので、リフレッシ
ュ動作の停止は消費電力の低減に役立つ。
クロック発生源を有し、クロックを生成してゲートｌ’
０４を介してタイミングジェネレータを駆動する。ゲ
ート１０４の一方の入力はＣＰＵ１１０からくる信号５
ＴＯＰであって、この５ＴＯＰが°１１１”の時はゲー
ト１０４はオーブンしないのでタイミングジェネレータ
はＲＡＳ、ＣＡＳ、ＷＥなどのタイミングを発生できな
い、またその時はリフレッシュ動作も停止する。メモリ
回路１３０のメモリ素子が特に［ｌＲＡＭの場合はリフ
レッシュ動作時に最も電力を消費するので、リフレッシ
ュ動作の停止は消費電力の低減に役立つ。
メモリ制御回路１２０とメモリ回路１３０を塔載したメ
モリポートが多数１つの装置内にある場合には、ＣＰＵ
１１０はリフレッシュ動作の必要なメモリボードのみ
信号５ＴＯＰを゛°１パとすれば、従来のように特に電
源を２系統にする事もなく、そのメモリボードはリフレ
ッシュ動作を行わないので全体として著しく消費電力は
低下する。この実施例を第２図、第３図を用いて説明す
る。
モリポートが多数１つの装置内にある場合には、ＣＰＵ
１１０はリフレッシュ動作の必要なメモリボードのみ
信号５ＴＯＰを゛°１パとすれば、従来のように特に電
源を２系統にする事もなく、そのメモリボードはリフレ
ッシュ動作を行わないので全体として著しく消費電力は
低下する。この実施例を第２図、第３図を用いて説明す
る。
第２図は、メモリ制御回路１２０とメモリ回路１３０を
塔載したメモリボード１４０を４つ設けた場合の図であ
る。第３図は、Ｓ２図の構成における制御部１１０の制
御動作を示したフローチャート図である。ステップＳ１
において起動かどうかの判断を行い、メモリ制御装置が
起動されると５２に進む、Ｓ２において、メモリを使用
するかどうかの判断を行い、メモリ使用であればＳ３に
進み、５ＴＯＰ Ｏ〜３を解除してＳ４に進む、又、Ｓ
２においてメモリ使用でなければＳ４に進む。
塔載したメモリボード１４０を４つ設けた場合の図であ
る。第３図は、Ｓ２図の構成における制御部１１０の制
御動作を示したフローチャート図である。ステップＳ１
において起動かどうかの判断を行い、メモリ制御装置が
起動されると５２に進む、Ｓ２において、メモリを使用
するかどうかの判断を行い、メモリ使用であればＳ３に
進み、５ＴＯＰ Ｏ〜３を解除してＳ４に進む、又、Ｓ
２においてメモリ使用でなければＳ４に進む。
ステップＳ４において記憶処理を行い、Ｓ５に進み、Ｓ
５においてメモリＯが使用中かどうかの判断を行い、メ
モリ０使用中であればＳ７に進み、メモリ使用中でなけ
ればＳ６に進んで５ＴＯＰＯを出力しＳ７に進む、Ｓ７
．Ｓ８．Ｓ９．ＳｌＯ，Ｓｌｌ、５１２において、メモ
リｌ、メモリ２、メモリ３についてメモリ０と同様にメ
モリ使用中かどうかの判断とメモリ使用中でなければ５
ＴＯＰ信号を出力し、メモリ３まで終了すると５１に再
び戻る。
５においてメモリＯが使用中かどうかの判断を行い、メ
モリ０使用中であればＳ７に進み、メモリ使用中でなけ
ればＳ６に進んで５ＴＯＰＯを出力しＳ７に進む、Ｓ７
．Ｓ８．Ｓ９．ＳｌＯ，Ｓｌｌ、５１２において、メモ
リｌ、メモリ２、メモリ３についてメモリ０と同様にメ
モリ使用中かどうかの判断とメモリ使用中でなければ５
ＴＯＰ信号を出力し、メモリ３まで終了すると５１に再
び戻る。
このように、メモリ動作の必要なメモリボードにのみメ
モリタイミングを発生させる事により消費電力を低く抑
える事ができる。
モリタイミングを発生させる事により消費電力を低く抑
える事ができる。
上述の実施例ではメモリ回路１３０にＤＲＡＭ素子を使
った場合について説明したが、ＤＲＡＭ素子の代わりに
リフレッシュ動作の要らないスタティックＲＡＭ（ＳＲ
ＡＭ ）であっても消費電力低下に効果がある。実際の
メモリの読み出し／書き込みが行なわれなくても、クロ
ックが供給されていればＳＲＡＭでも消費電力は増える
からである。
った場合について説明したが、ＤＲＡＭ素子の代わりに
リフレッシュ動作の要らないスタティックＲＡＭ（ＳＲ
ＡＭ ）であっても消費電力低下に効果がある。実際の
メモリの読み出し／書き込みが行なわれなくても、クロ
ックが供給されていればＳＲＡＭでも消費電力は増える
からである。
上述の実施例の他に以下のものを提案する。即ち、第１
図の実施例ではクロックの供給を停止させたが、リフレ
ッシュカウンタ１０５を停止させる方法、又はメモリ駆
動信号（ＲＡＳ、ＣＡＳ、ＷＥ）そのものをゲート回路
によって停止させる方法によってもメモリ駆動信号を停
止させる事となり同様の効果が得られる。
図の実施例ではクロックの供給を停止させたが、リフレ
ッシュカウンタ１０５を停止させる方法、又はメモリ駆
動信号（ＲＡＳ、ＣＡＳ、ＷＥ）そのものをゲート回路
によって停止させる方法によってもメモリ駆動信号を停
止させる事となり同様の効果が得られる。
［効果］
以上説明した様に本発明によれば、特殊な電源回路を用
いることなく簡単な構成にて、待機中のメモリ回路の消
費電力を著しく低減することが可能である。
いることなく簡単な構成にて、待機中のメモリ回路の消
費電力を著しく低減することが可能である。
第１図は本発明に係る実施例の回路図である。
第２図は複数のメモリボードを設けた回路図、ｆｉ１１
３図は第２図の構成における制御部１０のフローチャー
ト図である。 図中、１０１・・・優先順位決定回路、１０２・・・タ
イミングジェネレータ、１０３・・・クロックジェネレ
ータ、１０４・・・ゲート、１０５・・・リフレッシュ
カウンタ、１３０・・・メモリ回路、１４０・・・メモ
リボードである。 特許出願人 キャノン株式会社 第３図
３図は第２図の構成における制御部１０のフローチャー
ト図である。 図中、１０１・・・優先順位決定回路、１０２・・・タ
イミングジェネレータ、１０３・・・クロックジェネレ
ータ、１０４・・・ゲート、１０５・・・リフレッシュ
カウンタ、１３０・・・メモリ回路、１４０・・・メモ
リボードである。 特許出願人 キャノン株式会社 第３図
Claims (1)
- ランダムアクセスメモリ素子のメモリタイミングを発
生するタイミング発生手段と、該タイミング発生手段の
メモリタイミングの発生を停止する停止手段とを有する
メモリ制御装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59271047A JPS61148544A (ja) | 1984-12-24 | 1984-12-24 | メモリ制御装置 |
| US06/809,731 US4829467A (en) | 1984-12-21 | 1985-12-17 | Memory controller including a priority order determination circuit |
| US08/479,465 US5675770A (en) | 1984-12-21 | 1995-06-07 | Memory controller having means for comparing a designated address with addresses setting an area in a memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59271047A JPS61148544A (ja) | 1984-12-24 | 1984-12-24 | メモリ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61148544A true JPS61148544A (ja) | 1986-07-07 |
Family
ID=17494662
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59271047A Pending JPS61148544A (ja) | 1984-12-21 | 1984-12-24 | メモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61148544A (ja) |
-
1984
- 1984-12-24 JP JP59271047A patent/JPS61148544A/ja active Pending
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