JPS61206996A - スタテイツク型半導体記憶装置 - Google Patents
スタテイツク型半導体記憶装置Info
- Publication number
- JPS61206996A JPS61206996A JP60048512A JP4851285A JPS61206996A JP S61206996 A JPS61206996 A JP S61206996A JP 60048512 A JP60048512 A JP 60048512A JP 4851285 A JP4851285 A JP 4851285A JP S61206996 A JPS61206996 A JP S61206996A
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- JP
- Japan
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- signals
- signal
- output
- gate circuit
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
この発明はデータの読み出し書き込みが可能なスタティ
ック型半導体記′ｌｌｉ！装置に関する。
ック型半導体記′ｌｌｉ！装置に関する。
［発明の技術的背景とその問題点］
データをスタティックに保持する読み出し書き込みが可
能なスタティック型半導体記憶装置（以下、５−ＲＡＭ
と称する）は、データの書き込みもしくは読み出しを行
なっていないデータの保持期間にも一定の電力を消費す
る。このため、従来のＳ −ＲＡ Ｍには、データの保
持動作時における消費電力を削減するため、チップ・セ
レクト信号（チップ選択信号）τ丁を用いたパワーダウ
ン・モードと呼ばれている低消費電力期間を設けている
ものがある。これはメモリセル・アレイ内のセルを選択
するロウおよびカラム・アドレス・バッファおよびロウ
およびカラム・アドレス・デコーダ等からなるいわゆる
周辺回路の動作を上記チップ・セレクト信号で丁に基づ
いて制御するものである。ところが、このようなパワー
ダウン・モード機能を持つ５−ＲＡＭでは、信号Ｏ８が
周辺回路の動作を制御するため、アクセス時間は、信号
で３が確定しアドレス入力からのが確定してからのアク
セス時間よりも、アドレス入力が確定した後、チップ・
セレクト信号で３からのアクセス時間の方が遅くなり、
後者によってその動作速度が制限されている。
能なスタティック型半導体記憶装置（以下、５−ＲＡＭ
と称する）は、データの書き込みもしくは読み出しを行
なっていないデータの保持期間にも一定の電力を消費す
る。このため、従来のＳ −ＲＡ Ｍには、データの保
持動作時における消費電力を削減するため、チップ・セ
レクト信号（チップ選択信号）τ丁を用いたパワーダウ
ン・モードと呼ばれている低消費電力期間を設けている
ものがある。これはメモリセル・アレイ内のセルを選択
するロウおよびカラム・アドレス・バッファおよびロウ
およびカラム・アドレス・デコーダ等からなるいわゆる
周辺回路の動作を上記チップ・セレクト信号で丁に基づ
いて制御するものである。ところが、このようなパワー
ダウン・モード機能を持つ５−ＲＡＭでは、信号Ｏ８が
周辺回路の動作を制御するため、アクセス時間は、信号
で３が確定しアドレス入力からのが確定してからのアク
セス時間よりも、アドレス入力が確定した後、チップ・
セレクト信号で３からのアクセス時間の方が遅くなり、
後者によってその動作速度が制限されている。
他方、従来の５−ＲＡＭでは動作の高速化を図るために
上記チップ・セレクト信号Ｃ８により、データの入出力
制御を行なうデータ入出力制御回路の動作のみを制御す
るようなものもおる。ところが、このように動作速度の
高速化を図ったものでは、周辺回路はチップ・セレクト
信号Ｏ８に関係なく常時動作して電力を消費しているの
で、消費電力の削減化を達成することができない。
上記チップ・セレクト信号Ｃ８により、データの入出力
制御を行なうデータ入出力制御回路の動作のみを制御す
るようなものもおる。ところが、このように動作速度の
高速化を図ったものでは、周辺回路はチップ・セレクト
信号Ｏ８に関係なく常時動作して電力を消費しているの
で、消費電力の削減化を達成することができない。
このように、従来の５−ＲＡＭではチップ・セレクト信
号σ丁に基づいて動作を制御するものとして２種類の方
式があり、それぞれ用途に応じて両方式を固定的に使い
分けるようにしており、必要に応じて両方式を自由に選
択することができないという欠点がある。
号σ丁に基づいて動作を制御するものとして２種類の方
式があり、それぞれ用途に応じて両方式を固定的に使い
分けるようにしており、必要に応じて両方式を自由に選
択することができないという欠点がある。
［発明の目的］
この発明は上記のような事情を考慮してなされたもので
ありその目的は、パワーダウン・モードおよび高速動作
を達成する機能のどちらかを自由に選択することができ
るスタティック型半導体記憶装置を提供することにある
。
ありその目的は、パワーダウン・モードおよび高速動作
を達成する機能のどちらかを自由に選択することができ
るスタティック型半導体記憶装置を提供することにある
。
［発明の概要］
上記目的を達成するためこの発明にあっては、少なくと
もチップ選択信号およびデータ出力制御信号に基づき動
作が制御される半導体記憶装置において、メモリセルの
選択を行なう周辺回路部の動作をチップ選択信号、デー
タ出力制御信号のどちらでも制御できるようにしている
。
もチップ選択信号およびデータ出力制御信号に基づき動
作が制御される半導体記憶装置において、メモリセルの
選択を行なう周辺回路部の動作をチップ選択信号、デー
タ出力制御信号のどちらでも制御できるようにしている
。
［発明の実施例］
以下、図面を参照してこの発明の一実施例を説明する。
第１図はこの発明に係るスタティック型半導体記°ｌ装
置（Ｓ−ＲＡＭ）の構成を示すブロック図でおる。図に
おいて１１はデータの書き込み読み出しが可能なスタテ
ィック型の複数のメモリセルが設けられたメモリセル・
アレイである。このメモリセル・アレイ１１はロウ・ア
ドレス・デコーダ１２のデコード出力に応じて図示しな
い一つのワード線が選択されるようになっている。この
ロウ・アドレス・デコーダ１２にはロウ・アドレスが入
力されているロウ・アドレス・バッファ１３の出力が供
給されている。上記ロウ・アドレス・デコーダ１２で選
択された同一ワード線上のメモリセルが接続されている
図示しない複数のビット線はカラム・アドレス・デコー
ダ１４のデコード出力に応じて少なくとも一つのメモリ
セルに関するものが選択されるようになっており、この
選択されたビット線に接続されているメモリセルに対し
てデータ書き込み読み出し回路１５でデータの書き込み
もしくは読み出しが行われる。上記カラム・アドレス・
デコーダ１４にはカラム・アドレスが入力されているカ
ラム・アドレス・バッファ１６の出力が供給されている
。なお、上記データ書き込み読み出し回路１５を除くロ
ウおよびカラム・アドレス・デコーダ１２および１４と
ロウおよびカラム・アドレス・バッファ１３および１６
とはメモリセル・アレイ１１の周辺回路を構成している
。
置（Ｓ−ＲＡＭ）の構成を示すブロック図でおる。図に
おいて１１はデータの書き込み読み出しが可能なスタテ
ィック型の複数のメモリセルが設けられたメモリセル・
アレイである。このメモリセル・アレイ１１はロウ・ア
ドレス・デコーダ１２のデコード出力に応じて図示しな
い一つのワード線が選択されるようになっている。この
ロウ・アドレス・デコーダ１２にはロウ・アドレスが入
力されているロウ・アドレス・バッファ１３の出力が供
給されている。上記ロウ・アドレス・デコーダ１２で選
択された同一ワード線上のメモリセルが接続されている
図示しない複数のビット線はカラム・アドレス・デコー
ダ１４のデコード出力に応じて少なくとも一つのメモリ
セルに関するものが選択されるようになっており、この
選択されたビット線に接続されているメモリセルに対し
てデータ書き込み読み出し回路１５でデータの書き込み
もしくは読み出しが行われる。上記カラム・アドレス・
デコーダ１４にはカラム・アドレスが入力されているカ
ラム・アドレス・バッファ１６の出力が供給されている
。なお、上記データ書き込み読み出し回路１５を除くロ
ウおよびカラム・アドレス・デコーダ１２および１４と
ロウおよびカラム・アドレス・バッファ１３および１６
とはメモリセル・アレイ１１の周辺回路を構成している
。
上記周辺回路を構成するロウおよびカラム・アドレス・
デコーダ１２および１４とロウおよびカラム・アドレス
・バッファ１３および１６の動作はゲート回路１７の出
力信号に基づいて制御されるようになっている。このゲ
ート回路１７にはチップ・セレクト信号（チップ選択信
号）−σ石−およびアウトプット・イネーブル信号（デ
ータ出力制御信号）でＴが並列に供給されてあり、この
ゲート回路１７は両信号■およびσｒのいずれか一方が
活性化されている際に″“１″レベルの信号を出力する
。また上記データ書き込み読み出し回路１５におけるデ
ータの書き込み読み出し動作はゲート回路１８の出力信
号に基づいて制御されるようになっている。このゲート
回路１８にはチップ・セレクト信号百Ｓおよびライト・
イネーブル信号（書込み制御信号）Ｗτが並列に供給さ
れており、このゲート回路１７は両信号−σ３およびＷ
Ｅが共に活性化された際に“１″レベルの信号を出力す
る。ざらに上記データ書き込み読み出し回路１５におけ
るデータの外部への出力動作はゲート回路１９の出力信
号に基づいて制御されるようになっている。このゲート
回路１９にはチップ・セレクト信号■、アウトプット・
イネーブル信号（出力制御信号〉百丁およびライト・イ
ネーブル信号ＷＥそれぞれが供給されており、このゲー
ト回路１９は二つの信号σ丁とＷが活１生化されかつ信
号ＷＥが非活性化された際にｉ＋ １１ルベルの信号を
出力する。そして上記ロウおよびカラム・アドレス・デ
コーダ１２アよび１４、ロウおよびカラム・アドレス・
バッファ１３および１６は上記ゲート回路１７の出力信
号が″“１パレベルにされている期間に動作可能にされ
てあり、上記データ書き込み読み出し回路１５のデータ
書き込み動作は上記ゲート回路１８の出力信号が“１″
レベルにされている期間に可能にされており、かつデー
タ読み出し動作はゲート回路１８の出力信号が“′Ｏ″
レベルにされている期間に可能にされ、データ書き込み
読み出し回路１５のデータ出力動作は上記ゲート回路１
９の出力信号が゛１″レベルにされている期間に可能に
されている。
デコーダ１２および１４とロウおよびカラム・アドレス
・バッファ１３および１６の動作はゲート回路１７の出
力信号に基づいて制御されるようになっている。このゲ
ート回路１７にはチップ・セレクト信号（チップ選択信
号）−σ石−およびアウトプット・イネーブル信号（デ
ータ出力制御信号）でＴが並列に供給されてあり、この
ゲート回路１７は両信号■およびσｒのいずれか一方が
活性化されている際に″“１″レベルの信号を出力する
。また上記データ書き込み読み出し回路１５におけるデ
ータの書き込み読み出し動作はゲート回路１８の出力信
号に基づいて制御されるようになっている。このゲート
回路１８にはチップ・セレクト信号百Ｓおよびライト・
イネーブル信号（書込み制御信号）Ｗτが並列に供給さ
れており、このゲート回路１７は両信号−σ３およびＷ
Ｅが共に活性化された際に“１″レベルの信号を出力す
る。ざらに上記データ書き込み読み出し回路１５におけ
るデータの外部への出力動作はゲート回路１９の出力信
号に基づいて制御されるようになっている。このゲート
回路１９にはチップ・セレクト信号■、アウトプット・
イネーブル信号（出力制御信号〉百丁およびライト・イ
ネーブル信号ＷＥそれぞれが供給されており、このゲー
ト回路１９は二つの信号σ丁とＷが活１生化されかつ信
号ＷＥが非活性化された際にｉ＋ １１ルベルの信号を
出力する。そして上記ロウおよびカラム・アドレス・デ
コーダ１２アよび１４、ロウおよびカラム・アドレス・
バッファ１３および１６は上記ゲート回路１７の出力信
号が″“１パレベルにされている期間に動作可能にされ
てあり、上記データ書き込み読み出し回路１５のデータ
書き込み動作は上記ゲート回路１８の出力信号が“１″
レベルにされている期間に可能にされており、かつデー
タ読み出し動作はゲート回路１８の出力信号が“′Ｏ″
レベルにされている期間に可能にされ、データ書き込み
読み出し回路１５のデータ出力動作は上記ゲート回路１
９の出力信号が゛１″レベルにされている期間に可能に
されている。
次に上記のような構成の５−ＲＡＭの動作を第２図およ
び第３図のタイミングチャートを用いて説明する。
び第３図のタイミングチャートを用いて説明する。
まず、周辺回路にあける消費電力は問題とならず、この
５−ＲＡＭを高速で動作させる必要がある場合には、第
２図のタイミングチャートに示すようにアウトプット・
イネーブル信号ｒを活性状態のまま、すなわち゛′Ｏ″
レベルに固定する。
５−ＲＡＭを高速で動作させる必要がある場合には、第
２図のタイミングチャートに示すようにアウトプット・
イネーブル信号ｒを活性状態のまま、すなわち゛′Ｏ″
レベルに固定する。
これにより、ゲート回路１７の出力信号は常時“１″レ
ベルのままにされ、この出力信号によって動作が制御さ
れる周辺回路、すなわちデータ書き込み読み出し回路１
５を除くロウおよびカラム・アドレス・デコーダ１２お
よび１４とロウおよびカラム・アドレス・バッファ１３
および１６はそれぞれチップ・セレクト信号−σ３とは
無関係に常時動作可能状態にされる。次にこの状態でチ
ップ・セレクト信号Ｓが活性化されると、そのときのラ
イト・イネーブル信呼Ｗ丁のレベルに対応してデータ書
き込み読み出し回路１５でデータの書込みもしくは読み
出しが行なわれ、これによりメモリセルがアクセスされ
る。このときの動作速度を悪化させる要因は、チップ・
セレクト信号で３が確定してからデータ書き込み読み出
し回路１５が動作を開始するまでの遅延時間だけとなり
、このときこの ５−ＲＡＭは高速に動作することなる
。
ベルのままにされ、この出力信号によって動作が制御さ
れる周辺回路、すなわちデータ書き込み読み出し回路１
５を除くロウおよびカラム・アドレス・デコーダ１２お
よび１４とロウおよびカラム・アドレス・バッファ１３
および１６はそれぞれチップ・セレクト信号−σ３とは
無関係に常時動作可能状態にされる。次にこの状態でチ
ップ・セレクト信号Ｓが活性化されると、そのときのラ
イト・イネーブル信呼Ｗ丁のレベルに対応してデータ書
き込み読み出し回路１５でデータの書込みもしくは読み
出しが行なわれ、これによりメモリセルがアクセスされ
る。このときの動作速度を悪化させる要因は、チップ・
セレクト信号で３が確定してからデータ書き込み読み出
し回路１５が動作を開始するまでの遅延時間だけとなり
、このときこの ５−ＲＡＭは高速に動作することなる
。
次に、この５−ＲＡＭにおいて低消費電力のパワーダウ
ン・モード機能を実現する場合には、第３図のタイミン
グチャートに示すようにアウトプット・イネーブル信＠
πをチップ・セレクト信号ヒ喜と同様に変化させる。こ
れにより、ロウおよびカラム・アドレス・デコーダ１２
および１４とロウおよびカラム・アドレス・バッファ１
３および１６からなる周辺回路はそれぞれチップ・セレ
クト信号−σ３（もしくはアウトプット・イネーブル信
号−５丁）が活性化されている期間だけ動作することに
なり、これによってパワーダウン・モードによる低消費
電力化が達成される。
ン・モード機能を実現する場合には、第３図のタイミン
グチャートに示すようにアウトプット・イネーブル信＠
πをチップ・セレクト信号ヒ喜と同様に変化させる。こ
れにより、ロウおよびカラム・アドレス・デコーダ１２
および１４とロウおよびカラム・アドレス・バッファ１
３および１６からなる周辺回路はそれぞれチップ・セレ
クト信号−σ３（もしくはアウトプット・イネーブル信
号−５丁）が活性化されている期間だけ動作することに
なり、これによってパワーダウン・モードによる低消費
電力化が達成される。
このようにこの実施例の５−ＲＡＭによれば周辺回路の
動作をチップ・イネーブル信号で茗のみではなくアウト
プット・イネーブル信号てＴによっても制御できるよう
にしたので、信号Ｗのレベルの設定に本りパワーダウン
・モードおよび高速動作を達成する機能のどちらかを自
由に選択することができるようになった。しかも上記両
機能の選択は、従来から使用されているアウトプット・
イネーブル信号σ「を用いて行なうようにしているので
、集積回路化する場合の外部ピンの数および配置は従来
のものと全く同一にすることができる。これにより、上
記の異なる機能を固定的に有する２種類の５−ＲＡＭを
製造する場合に比較して、この実施例の５−ＲＡＭの製
造上の必要経費は従来の約半分にできる。
動作をチップ・イネーブル信号で茗のみではなくアウト
プット・イネーブル信号てＴによっても制御できるよう
にしたので、信号Ｗのレベルの設定に本りパワーダウン
・モードおよび高速動作を達成する機能のどちらかを自
由に選択することができるようになった。しかも上記両
機能の選択は、従来から使用されているアウトプット・
イネーブル信号σ「を用いて行なうようにしているので
、集積回路化する場合の外部ピンの数および配置は従来
のものと全く同一にすることができる。これにより、上
記の異なる機能を固定的に有する２種類の５−ＲＡＭを
製造する場合に比較して、この実施例の５−ＲＡＭの製
造上の必要経費は従来の約半分にできる。
［発明の効果コ
以上説明したようにこの発明によれば、パワーダウン・
モードおよび高速動作を達成する機能のどちらかを自由
に選択することができるスタティック型半導体記憶装置
を提供することができる。
モードおよび高速動作を達成する機能のどちらかを自由
に選択することができるスタティック型半導体記憶装置
を提供することができる。
第１図はこの発明の一実施例装置の構成を示すブロック
図、第２図および第３図はそれぞれ上記実施例装置のタ
イミングチャートである。 １１・・・メモリセル・アレイ、１２・・・ロウ・アド
レス・デコーダ、１３・・・ロウΦアドレス争バッファ
、１４・・・カラム・アドレス・デコーダ、１５・・・
データ書き込み読み出し回路、１６・・・ロウ・アドレ
ス・バッフ７．１７．１８．１９・・・ゲート回路。 出願人代理人 弁理士 鈴江武彦 第１図
図、第２図および第３図はそれぞれ上記実施例装置のタ
イミングチャートである。 １１・・・メモリセル・アレイ、１２・・・ロウ・アド
レス・デコーダ、１３・・・ロウΦアドレス争バッファ
、１４・・・カラム・アドレス・デコーダ、１５・・・
データ書き込み読み出し回路、１６・・・ロウ・アドレ
ス・バッフ７．１７．１８．１９・・・ゲート回路。 出願人代理人 弁理士 鈴江武彦 第１図
Claims (1)
- 少なくともチップ選択信号およびデータ出力制御信号
に基づき動作が制御される半導体記憶装置において、複
数のスタティック型メモリセルを有する記憶部と、上記
チップ選択信号もしくはデータ出力制御信号に基づき動
作が制御され上記記憶部内のメモリセルの選択を行なう
周辺回路部と、選択されたメモリセルに対するデータの
書き込みおよび読み出しを行なうデータ入出力回路部と
を具備したことを特徴とするスタティック型半導体記憶
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60048512A JPS61206996A (ja) | 1985-03-12 | 1985-03-12 | スタテイツク型半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60048512A JPS61206996A (ja) | 1985-03-12 | 1985-03-12 | スタテイツク型半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61206996A true JPS61206996A (ja) | 1986-09-13 |
Family
ID=12805419
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60048512A Pending JPS61206996A (ja) | 1985-03-12 | 1985-03-12 | スタテイツク型半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61206996A (ja) |
-
1985
- 1985-03-12 JP JP60048512A patent/JPS61206996A/ja active Pending
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