JPH04370856A - メモリ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は電気的にデータを消去
及び書き込み可能な不揮発性メモリ（ＥＥＰＲＯＭ）等
のメモリ回路に関するものである。

【０００２】

【従来の技術】図２は従来の例えばＥＥＰＲＯＭのメモ
リ回路の構成を示すブロック図である。図２において、
１はデータを格納するメモリセル、２はアドレス入力信
号を受けてデコードしてメモリセル１へ伝えるアドレス
デコーダ回路、３はデータ入力信号を受けてメモリセル
１へデータを書き込む書き込み回路、４はメモリセル１
のデータを読み出す読み出し回路である。

【０００３】次に動作について説明する。図示しない例
えばＣＰＵからアドレス入力信号がアドレスデコーダ回
路２に与えられ、デコードされることによりメモリセル
１の当該アドレスが指定される。そしてＣＰＵから書き
込み信号及びデータが書き込み回路３に与えられ、その
データが上記指定されたアドレスに書き込まれる。また
、メモリセル１からデータを読み出すときは読み出し回
路４によりデータを読み出しＣＰＵ等に与える。

【０００４】

【発明が解決しようとする課題】従来のメモリ回路は以
上のように構成されているので、メモリセルの指定され
たアドレスへ書き込み信号が伝達されると、そのアドレ
スにデータを書き込むことが可能になり、書き込み動作
においてはそのアドレスにデータが必ず書き込まれる。 また、書き込み信号はメモリセルの全アドレスに与えら
れるので、全アドレスが書き込み可能状態となる。した
がって従来のメモリ回路においては、メモリセルの全ア
ドレスに対して書き込みを許可したり禁止したりするの
で、一部のアドレスのみの書き込みの許可及び禁止がで
きず、ワード単位（バイト単位）に書き込みを許可した
り禁止したりする場合等に対応できないという問題点が
あった。

【０００５】この発明は上記のような問題点を解決する
ためになされたもので、メモリセルの任意のアドレス領
域を自在に書き込み可能状態及び書き込み禁止状態にす
ることができるメモリ回路を提供することを目的とする
。

【０００６】

【課題を解決するための手段】この発明に係るメモリ回
路は、データのワードビットの他に制御ビットを有し、
この制御ビットによりメモリセル１の当該アドレスへの
データの書き込みを許可及び禁止する制御を行う書き込
み制御手段７を備えたものである。

【０００７】

【作用】書き込み制御手段７は、例えば制御ビットが論
理“１”のときメモリセル１の当該アドレスへのデータ
の書き込みを許可し、制御ビットが論理“０”のときメ
モリセル１の当該アドレスへのデータの書き込みを禁止
する。

【０００８】

【実施例】図１はこの発明の一実施例に係る例えばＥＥ
ＰＲＯＭのメモリ回路の構成を示すブロック図である。 図１において、図２に示す構成要素に対応するものには
同一の符号を付し、その説明を省略する。図１において
、７はデータのワードビットの他に設けられた制御ビッ
トによりメモリセル１の当該アドレスへのデータの書き
込みを許可及び禁止する制御を行う書き込み制御手段で
ある。書き込み制御手段７は、書き込みの許可及び禁止
を制御するための制御ビットを格納する制御ビットレジ
スタ５と、制御ビットを読み出す制御ビット読み出し回
路６と、ＡＮＤゲート８及びＯＲゲート９から成る。

【０００９】次に動作について説明する。まずメモリセ
ル１の当該アドレスを指定するためのアドレス入力信号
を、例えば図示しないＣＰＵからアドレスデコーダ回路
２に与える。そこで、メモリセル１へのデータの書き込
みを許可する場合は、論理“１”の制御ビットを制御ビ
ットレジスタ５に入力して格納する。次に書き込むべき
データを書き込み回路３に入力し、そして書き込み信号
がＡＮＤゲート８を介して書き込み回路３に入力される
と、書き込み回路３からメモリセル１へデータが入力さ
れて書き込まれる。

【００１０】一方、メモリセル１からデータを読み出す
場合は読み出し回路４を介してデータが読み出される。 この時、メモリセル１から制御ビット（レジスタ５の制
御ビットによるもの）も制御ビット読み出し回路６から
読み出される。つまり論理“１”の制御ビットが読み出
され、ＯＲゲート９に入力されＡＮＤデート８の一方入
力端を論理“１”に保つ。したがって、いつでも書き込
み信号がＡＮＤゲート８に入力されると、その書き込み
信号はそのままＡＮＤゲート８から出力され、書き込み
回路３に与えられるので、メモリセル１は書き込み可能
状態となる。

【００１１】次にデータを書き込んで、それ以後はデー
タの書き込みを禁止する場合について説明する。まず論
理“０”の制御ビットを制御ビットレジスタ５に入力す
る。この時、書き込みを禁止する前は書き込み許可状態
となっているので、制御ビット読み出し回路６の出力は
論理“１”となっている。したがって書き込み信号が入
力されると、書き込み回路３へ入力されているデータが
メモリセル１に書き込まれる。また読み出し時も、デー
タが読み出し回路４を介して読み出すことも可能である
。ところが、この読み出し時、制御ビット読み出し回路
６からは論理“０”の信号（制御ビットレジスタ５に入
力した論理“０”の制御ビットによるもの）が出力され
るので、ＡＮＤゲート８の出力は論理“０”となり、書
き込み回路３はメモリセル１を書き込み禁止状態にする
。即ち制御ビットを論理“０”に設定することにより、
メモリセル１は書き込み禁止状態となる。したがって、
制御ビットを制御することにより、メモリセル１のデー
タのワード単位に書き込みを許可したり禁止したりする
ことが可能になる。

【００１２】

【発明の効果】以上のように本発明によれば、制御ビッ
トによるメモリセルの当該アドレスへのデータの書き込
みを許可及び禁止する構成としたので、メモリセルの任
意のアドレス領域を自在に書き込み可能状態及び書き込
み禁止状態にすることができ、これにより例えばワード
単位に書き込みを許可したり禁止したりすることが可能
になり、また重要なデータが記憶されているアドレスに
は新たに書き込みを行うことを禁止できて重要なデータ
を保存でき、したがって仕様範囲が拡大するという効果
が得られる。

【図面の簡単な説明】

【図１】この発明の一実施例に係るメモリ回路の構成を
示すブロック図である。

【図２】従来のメモリ回路の構成を示すブロック図であ
る。

【符号の説明】

１　　メモリセル ３　　書き込み回路 ４　　読み出し回路 ７　　書き込み制御手段

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　データを格納するメモリセルと、この
   メモリセルへデータを書き込む書き込み回路と、上記メ
   モリセルからデータを読み出す読み出し回路とを備えた
   メモリ回路において、データのワードビットの他に制御
   ビットを設け、この制御ビットにより上記メモリセルの
   当該アドレスへのデータの書き込みを許可及び禁止する
   制御を行う書き込み制御手段を設けたことを特徴とする
   メモリ回路。