JPH03241593A - 不揮発性メモリの書込み制御回路 - Google Patents
不揮発性メモリの書込み制御回路Info
- Publication number
- JPH03241593A JPH03241593A JP2037583A JP3758390A JPH03241593A JP H03241593 A JPH03241593 A JP H03241593A JP 2037583 A JP2037583 A JP 2037583A JP 3758390 A JP3758390 A JP 3758390A JP H03241593 A JPH03241593 A JP H03241593A
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- writing
- signal
- data storage
- level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 title claims abstract description 76
- 238000013500 data storage Methods 0.000 claims abstract description 27
- 230000006870 function Effects 0.000 claims description 5
- 230000002401 inhibitory effect Effects 0.000 claims 1
- 238000001514 detection method Methods 0.000 abstract description 8
- 230000002950 deficient Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
Landscapes
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
不揮発性メモリの書込みを１ｉｌＩＩｌする不揮発性メ
モリの１込み制御回路に関し、 誤書込みのおそれがなく、制御用メモリセルの書込み論
理を簡単化することを目的とし、データ記憶用メモリセ
ルとデバイス機能の制御用メモリセルとを有する不揮発
性メモリの書込みＩ１１ｗＡ回路において、該制御用メ
モリセルの書込み時に該データ記憶用メモリセルの書込
みを禁止する１込制限手段を有することを特徴とする不
揮発性メモリの書込み制御回路。
モリの１込み制御回路に関し、 誤書込みのおそれがなく、制御用メモリセルの書込み論
理を簡単化することを目的とし、データ記憶用メモリセ
ルとデバイス機能の制御用メモリセルとを有する不揮発
性メモリの書込みＩ１１ｗＡ回路において、該制御用メ
モリセルの書込み時に該データ記憶用メモリセルの書込
みを禁止する１込制限手段を有することを特徴とする不
揮発性メモリの書込み制御回路。
本発明は不揮発性メモリの書込み制御回路に関し、不揮
発性メモリの書込みを制御する不揮発性メモリの書込み
制御回路に関する。
発性メモリの書込みを制御する不揮発性メモリの書込み
制御回路に関する。
不揮発性メモリではデータ記憶用メモリセル内の不良セ
ルを予儀メモリセルで置き換えて不良セルの救済を行な
うものがあり、この場合不良セルアドレスを制御用メモ
リセルに予め書込む必要がある。
ルを予儀メモリセルで置き換えて不良セルの救済を行な
うものがあり、この場合不良セルアドレスを制御用メモ
リセルに予め書込む必要がある。
従来の不揮発性メモリはデータ記憶用メモリセルの書込
みと、制御用メモリセルの書込みとで書込み論理を変え
、第３図に示す如き書込み回路を用いていた。
みと、制御用メモリセルの書込みとで書込み論理を変え
、第３図に示す如き書込み回路を用いていた。
同図中、不揮発性メモリ装Ｗ１１０内のナンド回路１１
にはｖＰＰ端子に１込み電圧が印加されたときＨレベル
となる信号Ｒと、外部ＣＥ（チップ・イネーブル）ビン
入力がＬレベルのときＨレベルとなる信号ＣＥと、外部
ＯＥ（アウトプット・イネーブル）ビン入力がＨレベル
のときＨレベルの信号ＯＥと、外部ＰＧＭ （プログラ
ム）ビン入力がＬレベルのときＨレベルとなる信号ＰＧ
Ｍとが端子１２．１３．１４．１５夫々より供給され、
このナンド回路１１出力をインバータ１６で反転してデ
ータ記憶用メモリセルの書込みをＨレベルで指示する信
号Ｗを生成し端子１７より出力する。
にはｖＰＰ端子に１込み電圧が印加されたときＨレベル
となる信号Ｒと、外部ＣＥ（チップ・イネーブル）ビン
入力がＬレベルのときＨレベルとなる信号ＣＥと、外部
ＯＥ（アウトプット・イネーブル）ビン入力がＨレベル
のときＨレベルの信号ＯＥと、外部ＰＧＭ （プログラ
ム）ビン入力がＬレベルのときＨレベルとなる信号ＰＧ
Ｍとが端子１２．１３．１４．１５夫々より供給され、
このナンド回路１１出力をインバータ１６で反転してデ
ータ記憶用メモリセルの書込みをＨレベルで指示する信
号Ｗを生成し端子１７より出力する。
一方、゛高電圧検出回路１８は特定の外部ビン１９に高
電圧が印加されたときＩＩＩ！ｌｌ用メモリセルの書込
みをＨレベルで指示する信号Ｗｓを生成して端子２０よ
り出力する。
電圧が印加されたときＩＩＩ！ｌｌ用メモリセルの書込
みをＨレベルで指示する信号Ｗｓを生成して端子２０よ
り出力する。
（発明が解決しようとする課題）
従来は、データ記憶用メモリセルと制御用メモリセル夫
々の書込みは独立して制御されている。
々の書込みは独立して制御されている。
このため、信号ＷｓをＨレベルとして１１７ＷＪ用メモ
リセルの書込みを行なっている際に、誤って信号Ｒ，Ｇ
Ｅ、ＯＥ、ＰＧＭが全てＨレベルとなるとデータ記憶用
メモリセルの誤書込みがなされてしまう。これを防止す
るには制御用メモリセルの書込み時には信号Ｒ，ＧＥ、
ＯＥ、ＰＧＭが全てＨレベルとならないような書込み論
理の特別な配慮をしなければならず、論理の複雑化をま
ねくという問題があった。
リセルの書込みを行なっている際に、誤って信号Ｒ，Ｇ
Ｅ、ＯＥ、ＰＧＭが全てＨレベルとなるとデータ記憶用
メモリセルの誤書込みがなされてしまう。これを防止す
るには制御用メモリセルの書込み時には信号Ｒ，ＧＥ、
ＯＥ、ＰＧＭが全てＨレベルとならないような書込み論
理の特別な配慮をしなければならず、論理の複雑化をま
ねくという問題があった。
本発明は上記の点に鑑みなされたもので、誤書込みのお
それがなく、制御用メモリセルの書込み論理を簡単化す
る不揮発性メモリの書込み制御回路を提供することを目
的とする。
それがなく、制御用メモリセルの書込み論理を簡単化す
る不揮発性メモリの書込み制御回路を提供することを目
的とする。
本発明の不揮発性メモリの書込み制御回路は、データ記
憶用メモリセルとデバイス機能の制御用メモリセルとを
有する不揮発性メモリの書込み制御回路において、 制御用メモリセルの書込み時にデータ記憶用メモリセル
の１込みを禁止する書込制限手段を有する。
憶用メモリセルとデバイス機能の制御用メモリセルとを
有する不揮発性メモリの書込み制御回路において、 制御用メモリセルの書込み時にデータ記憶用メモリセル
の１込みを禁止する書込制限手段を有する。
本発明においては、書込み制限手段により、１ｉｌＪ御
用メモリセルの書込み時にデータ記憶用メモリセルの書
込みが禁止されるため、データ記憶用メモリセルの誤書
込みのおそれがなくなり、制御用メモリセルの書込み論
理をデータ記憶用メモリセルの書込み論理と同一とする
ことができ書込み論理が簡単となる。
用メモリセルの書込み時にデータ記憶用メモリセルの書
込みが禁止されるため、データ記憶用メモリセルの誤書
込みのおそれがなくなり、制御用メモリセルの書込み論
理をデータ記憶用メモリセルの書込み論理と同一とする
ことができ書込み論理が簡単となる。
第１図は本発明回路の一実施例の回路図を示す。
同図中、不揮発性メモリ装置３０内のナンド回路３１．
３２夫々にはＶＰＰ端子に書込み電圧が印（チップ・イ
ネーブル）ビン入力がＬレベルのときＨレベルとなる信
号ＣＥと、外部ＯＥ（アウトプット・イネーブル）ビン
入力がＨレベルのときＨレベルの信号ＯＥと、外部ＰＧ
Ｍ （プログラム）ビン入力がＬレベルのときＨレベル
となる信号ＰＧＭとが端子３３．３４．３５．３６夫々
より供給される。また、高電圧検出回路３８は外部ビン
３９に高電圧が印加されたときＨレベルとなる信号ＶＨ
Ｈを生成し、この信号ＶＨＨはナンド回路３２に供給さ
れると共に、インバータ４０で反転されてナンド回路３
１に供給される。
３２夫々にはＶＰＰ端子に書込み電圧が印（チップ・イ
ネーブル）ビン入力がＬレベルのときＨレベルとなる信
号ＣＥと、外部ＯＥ（アウトプット・イネーブル）ビン
入力がＨレベルのときＨレベルの信号ＯＥと、外部ＰＧ
Ｍ （プログラム）ビン入力がＬレベルのときＨレベル
となる信号ＰＧＭとが端子３３．３４．３５．３６夫々
より供給される。また、高電圧検出回路３８は外部ビン
３９に高電圧が印加されたときＨレベルとなる信号ＶＨ
Ｈを生成し、この信号ＶＨＨはナンド回路３２に供給さ
れると共に、インバータ４０で反転されてナンド回路３
１に供給される。
ナンド回路３１は信号ＶＨＨがＨレベルつまり外部ビン
３９に高電圧が印加されないときに、信号百、ＣＥ、Ｏ
Ｅ、ＰＧＭが全てＨレベルとなったときにのみＬレベル
となる信号を出力し、この信号はインバータ４１で反転
されてデータ記憶用メモリセルの１込みをＨレベルで指
示する信号Ｗとされ端子４２より出力される。
３９に高電圧が印加されないときに、信号百、ＣＥ、Ｏ
Ｅ、ＰＧＭが全てＨレベルとなったときにのみＬレベル
となる信号を出力し、この信号はインバータ４１で反転
されてデータ記憶用メモリセルの１込みをＨレベルで指
示する信号Ｗとされ端子４２より出力される。
ナンド回路３２は信＠ＶＨＨがＨレベルつまり外部ビン
３９に高電圧が印加されたときに、信号Ｒ１ＣＥ、ＯＥ
、ＰＧＭが全てＨレベルとなったときにのみＬレベルと
なる信号を出力し、この信号はインバータ４３で反転さ
れて制御用メモリセルの書込みをＨレベルで指示する信
号Ｗｓとされ端子４４より出力される。
３９に高電圧が印加されたときに、信号Ｒ１ＣＥ、ＯＥ
、ＰＧＭが全てＨレベルとなったときにのみＬレベルと
なる信号を出力し、この信号はインバータ４３で反転さ
れて制御用メモリセルの書込みをＨレベルで指示する信
号Ｗｓとされ端子４４より出力される。
つまり、ナンド回路３１及びインバータ４０よりなる書
込み制限手段により、制御用メモリセルの書込み時にデ
ータ記憶用メモリセルの書込みが禁止されるため、デー
タ記憶用メモリセルの誤書込みのおそれがなくなる。こ
れによって制御用メモリセルの信号Ｒ，ＣＥ、ＯＥ、Ｐ
ＧＭによる書込み論理をデータ記憶用メモリセルの書込
み論理と同一とすることができ書込み論理が簡単となる
。
込み制限手段により、制御用メモリセルの書込み時にデ
ータ記憶用メモリセルの書込みが禁止されるため、デー
タ記憶用メモリセルの誤書込みのおそれがなくなる。こ
れによって制御用メモリセルの信号Ｒ，ＣＥ、ＯＥ、Ｐ
ＧＭによる書込み論理をデータ記憶用メモリセルの書込
み論理と同一とすることができ書込み論理が簡単となる
。
第２図は本発明回路を適用した不揮発性メモリのブロッ
ク図を示す。
ク図を示す。
同図中、５０は第１図に示す書込み制御回路であり、信
号Ｗ、ＷＳ夫々をデータ記憶用メモリセル５１．制御用
メモリセル５２夫々に供給し、この信号Ｗ、ＷＳ夫々が
Ｈレベルのときメモリセル５１．５２夫々に端子５３よ
り入来するデータが書込まれる。
号Ｗ、ＷＳ夫々をデータ記憶用メモリセル５１．制御用
メモリセル５２夫々に供給し、この信号Ｗ、ＷＳ夫々が
Ｈレベルのときメモリセル５１．５２夫々に端子５３よ
り入来するデータが書込まれる。
読出し時には端子５４より入来するアドレスはコンパレ
ータ５５においてｌ１ｌａｌｌ用メモリセル５２に格納
されている不良セルのアドレスと比較され、コンパレー
タ５５は両者が一致したときにＨレベルの一致検出信号
を生成してカラムアドレスデコーダ５６及び予備メモリ
セルのビット線ゲートＱｘに供給する。
ータ５５においてｌ１ｌａｌｌ用メモリセル５２に格納
されている不良セルのアドレスと比較され、コンパレー
タ５５は両者が一致したときにＨレベルの一致検出信号
を生成してカラムアドレスデコーダ５６及び予備メモリ
セルのビット線ゲートＱｘに供給する。
カラムアドレスデコーダ５６は一致検出信号がＬレベル
のとき端子５４よりの７ドレス中のカラムアドレスをデ
コードしてデータ記憶用メモリセル５１のビット線ゲー
ト０１〜ＱＴＩのいずれかを選択して導通させる。この
とき端子５４よりのアドレス中のローアドレスをローア
ドレスデコーダ５８でデコードしてデータ記憶用メモリ
セル５１の所望のワード線を選択することによりデータ
記憶用メモリセル５１から読出されたデータがセンスア
ンプ５９で増幅され端子６０より出力される。
のとき端子５４よりの７ドレス中のカラムアドレスをデ
コードしてデータ記憶用メモリセル５１のビット線ゲー
ト０１〜ＱＴＩのいずれかを選択して導通させる。この
とき端子５４よりのアドレス中のローアドレスをローア
ドレスデコーダ５８でデコードしてデータ記憶用メモリ
セル５１の所望のワード線を選択することによりデータ
記憶用メモリセル５１から読出されたデータがセンスア
ンプ５９で増幅され端子６０より出力される。
一致検出信号がＨレベルのときはカラムアドレスデコー
ダ５６はゲートＱｌ−ＱＴ＋全てを遮断する。このとき
一致検出信号によりゲートＱｘが導通して予備メモリセ
ル６１より読出されたデータがセンスアンプ５９で増幅
され端子６０より出力される。
ダ５６はゲートＱｌ−ＱＴ＋全てを遮断する。このとき
一致検出信号によりゲートＱｘが導通して予備メモリセ
ル６１より読出されたデータがセンスアンプ５９で増幅
され端子６０より出力される。
なお、制御用メモリセル５２には不良セルアドレスに限
らず、不揮発性メモリ装置の他のデバイス機能を制御す
る情報を書込んでも良く、上記実施例に限定されない。
らず、不揮発性メモリ装置の他のデバイス機能を制御す
る情報を書込んでも良く、上記実施例に限定されない。
（発明の効果）
上述の如く、本発明の不揮発性メモリの書込み！１１ｗ
Ｊ回路によれば、データ記憶用メモリセルの誤書込みの
おそれがなく、制御用メモリセルの書込み論理を簡単化
することができ、実用上きわめて有用である。
Ｊ回路によれば、データ記憶用メモリセルの誤書込みの
おそれがなく、制御用メモリセルの書込み論理を簡単化
することができ、実用上きわめて有用である。
第３図は従来回路の一例の回路図である。
図において、
３１．３２はナンド回路、
３８は高電圧検出回路、
４０．４１．４３はインバータ、
５０は！込み１ｌＪＩ１回ｍ、
５１はデータ記憶用メモリセル、
５２は制御用メモリセル
をボす。
Claims (1)
- 【特許請求の範囲】 データ記憶用メモリセル（５１）とデバイス機能の制御
用メモリセル（５２）とを有する不揮発性メモリの書込
み制御回路において、 該制御用メモリセル（５２）の書込み時に該データ記憶
用メモリセル（５１）の書込みを禁止する書込制限手段
（３１、４０）を有することを特徴とする不揮発性メモ
リの書込み制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2037583A JPH03241593A (ja) | 1990-02-19 | 1990-02-19 | 不揮発性メモリの書込み制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2037583A JPH03241593A (ja) | 1990-02-19 | 1990-02-19 | 不揮発性メモリの書込み制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03241593A true JPH03241593A (ja) | 1991-10-28 |
Family
ID=12501563
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2037583A Pending JPH03241593A (ja) | 1990-02-19 | 1990-02-19 | 不揮発性メモリの書込み制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03241593A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63303447A (ja) * | 1987-06-03 | 1988-12-12 | Hitachi Ltd | 半導体集積回路装置 |
| JPH022435A (ja) * | 1988-06-15 | 1990-01-08 | Seiko Instr Inc | 半導体不揮発性記憶装置 |
-
1990
- 1990-02-19 JP JP2037583A patent/JPH03241593A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63303447A (ja) * | 1987-06-03 | 1988-12-12 | Hitachi Ltd | 半導体集積回路装置 |
| JPH022435A (ja) * | 1988-06-15 | 1990-01-08 | Seiko Instr Inc | 半導体不揮発性記憶装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3730423B2 (ja) | 半導体記憶装置 | |
| US5243575A (en) | Address transition detection to write state machine interface circuit for flash memory | |
| US6778451B2 (en) | Semiconductor memory device for masking all bits in a test write operation | |
| JPH03108196A (ja) | 電気的消去・書込み可能型不揮発性半導体記憶装置 | |
| US6928595B2 (en) | Medium reading apparatus | |
| US5206866A (en) | Bit error correcting circuit for a nonvolatile memory | |
| JP3542637B2 (ja) | 電流測定方法及びマイクロコントローラシステム | |
| US6215717B1 (en) | Semiconductor memory device for reducing a time needed for performing a protecting operation | |
| JP2002015584A (ja) | 不揮発性メモリのリードプロテクト回路 | |
| JPH03241593A (ja) | 不揮発性メモリの書込み制御回路 | |
| US6842371B2 (en) | Permanent master block lock in a memory device | |
| US5343030A (en) | IC card having flash erase means | |
| JPH06215590A (ja) | フラッシュ消去型不揮発性メモリ | |
| JPH11203889A (ja) | 半導体記憶装置 | |
| JPH0426996A (ja) | 不揮発性半導体記憶装置 | |
| JP3061835B2 (ja) | メモリ回路 | |
| JP2659227B2 (ja) | Ｍｏｓ型不揮発性半導体メモリ装置 | |
| JPH0496156A (ja) | Ｅｅｐｒｏｍ内蔵マイクロコンピュータ | |
| JPH0261900A (ja) | テスト信号発生回路 | |
| JPH04370856A (ja) | メモリ回路 | |
| JPS60263398A (ja) | 消去可能なプログラマブル読出し専用メモリ | |
| JP2002093179A (ja) | 不揮発性半導体メモリ | |
| JPS62214595A (ja) | 不揮発性記憶装置 | |
| JPH03278288A (ja) | 半導体集積回路装置 | |
| JPH04222992A (ja) | 半導体装置 |