JPS63303447A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体集積回路装置に関し、例えばＥＥＦ
ＲＯＭ　（エレクトリカリ・イレーザブル＆プログラマ
ブル・リード・オンリー・メモリ）ｉ含む半導体集積回
路装置に利用して有効な技術に関するものである。

〔従来の技術〕

ＥＥＰＲＯＭは、不揮発性記憶装置であり、かつ電気的
に書き替えが可能である。しかし、この電気的に書き替
え可能な機能により、逆に保存すべきデータを誤って又
は故意に書き替えられる可能性を持つものとなってしま
う。そこで、不揮発性記憶装置のデータ保護の方法とし
て、セキュリティ用ビットを設け、このビットの状態に
より外部から記憶装置のアクセスを禁止する方法が提案
されている。すなわち、通常の書き替えを目的とする記
憶素子群とは分離された書き込み専用のセキュリティレ
ジスタを設けて、このレジスタの特定ビットの状態によ
り、記憶素子群へのアクセスを禁止するものである。こ
の場合、セキュリティレジスタを書き替え可能な記憶素
子で構成する方法として、セキュリティレジスタの消去
動作を、記憶素子群の全面同時消去動作のときのみ可能
な構成としている。この構成によってセキュリティレジ
スタに書き込みが行われた後は、記憶素子群のデータを
破壊せずには、記憶素子群にアクセスすることができな
いようにして、データの保護を図っている。このような
揮発性記憶装置に関しては、１９８３年３月発行エレク
トロニック　デザイン（Ｅｌｅｃｔｒｏｎｉｃ　Ｄｅｓ
ｉｇｎ）、頁１２３〜頁１２８がある。

〔発明が解決しようとする問題点〕

しかしながら、上記の従来技術にあっては、第１に、セ
キュリティレジスタを構成する不揮発性記憶素子の消去
・書き込みの条件は、記憶素子群の消去・書き込みの条
件と異なるため、独立した消去・書き込み回路を設ける
必要があり、回路規模が増大してしまうという問題があ
る。

また、第２として、保護機能の動作単位が記憶素子群全
体であるため、一部のメモリエリアのデータの保護を行
いながら、他のメモリエリアのデータに対しては書き込
み又は書き替え（消去を含む）を許可することができな
いという問題がある。

例えば、不揮発性記憶装置とマイクロコンピュータ又は
マイクロコンビエータに上記不揮発性記憶装置を内蔵し
て、いわゆるＩＣカードを構成し、それを銀行用のキャ
ッシュカード等とした場合、不揮発性記憶装置には識別
コード又はＩＤコード情報と、取引情報等が記憶される
。この場合、上記の従来技術では識別コード又はＴＤ情
報の書き替えを禁止しつつ、取引情報を蓄積していくこ
とができない。

なお、２つの記憶素子群を設けて、上記従来技術の応用
によって一方の記憶素子群に識別コード又はＩＤ情１等
のように書き替えを禁止すべき情報を記憶するとともに
、前記セキュリティレジスタを付加して保護を行い、他
方の記憶素子群に取引情報等を蓄積することが考えられ
る。しかしながら、この構成を採ると、２つの記憶素子
群に対して独立した消去・書き込み回路を設けることが
必要になるため、更に回路規模が増大してしまうという
問題が生じろ、このように、回路規模が増大すると、上
記のようにシングルチップマイクロコンピュータに上記
不揮発性記憶装置を内蔵させることが困難になる。また
、上記のような回路規模の増大は、特にＩＣカード等に
応用される場合、半導体集積回路装置の物理的な大きさ
かカード強度に大きな影響を与えるため問題となるもの
である。

この発明の目的は、比較的簡単な回路構成により、不揮
発性記憶回路の一部の記憶データの保護を行いながら、
他のデータの書き込み又は書き替えを可能にした半解体
集積回路装置を提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、電気的に書き込み及び消去が可能にされる不
揮発性記憶回路のメモリエリアの一部又は全部のエリア
を消去動作又は書き込み若しくは読み出し動作を選択的
に禁止する機能を持たせるようにするものである。

〔作　用〕

上記した手段によれば、不揮発性記憶回路のメモリエリ
アに対して選択的に消去又は書き込み等を禁止できるか
ら、周辺回路の筒素化を図りつつ、保護すべきデータと
書き込みや書き替えをデータを１つの不揮発性記憶回路
により記憶させることができる。

（実施例１〕 第１図には、この発明に係るＥＦ、ＦＲＯＭ装置の一実
施例のブロック図が示されている。開開の各回路ブロッ
クは、公知の半導体集積回路の製造技術によって、特に
制限されないが、単結晶シリコンのような１個の半導体
基板上において形成される。

メモリアレイＭ−ＡＲＹは、通常の動作状態において書
き込みや書き替え（消去を含む）が可能にされるメモリ
ブロックＭＢＯと書き込み及び消去が禁止されるメモリ
ブロックＭＤＩとに分割される。上記メモリブロックＭ
ＨＩは、上記のように書き込み及び消去が禁止されるこ
とによって、保護すべきデータの記憶エリアとされる。

メモリアレイＭ　　ＡＲＹは、後述するようにマトリッ
クス配置された複数の不揮発性メモリセルと、横方向に
配置される複数のワード線と、縦方向に配置される複数
データ線を含んでいる。この実施例では、上記メモリブ
ロックＭＢＯとＭＢＩは、上記複数のワード線がメモリ
ブロックＭＢＯに属するものと、メモリブロックＭＢＩ
に属するもののように分割される。

特に制限されないが、外部端子ＡＸＯ〜ＡＸｍから供給
されるアドレス信号は、ＸアドレスバフファＸＡＤＨに
供給される。ＸアドレスバッファＸＡＤＢは、外部端子
から供給されるアドレス信号を受けて、それと同相の内
部アドレス信号と逆相の内部アドレス信号からなる相補
内部アドレス信号を形成して、Ｘアドレスデコーダ回路
ＸＤＣＲに供給する。また、上記アドレスバッファＸＡ
ＤＢは、上記メモリブロックＭＢＯとＭＢＩに対するア
クセスの識別を行うために、所定のアドレス信号を解読
回路ＤＥＣに伝える０例えば、メモリアレイＭ−ＡＲＹ
をＸ方向に対して４分割して、そのうちの３／４のメモ
リエリアを上記メモリブロックＭＢＯに割り当て、残り
１／４のメモリエリアを上記メモリブロックＭＢＩに割
り当てると、上位の２ビツトのＸアドレス信号ａｘｍと
ａｘｍ−１が上記解読回路ＤＥＣに供給される。

Ｘアドレスデコーダ回路ＸＤＣＲは、上記相補内部アド
レス信号を解読して、１つのワード線の選択動作を行う
。なお、不揮発性記憶素子は、その消去及び書き込み動
作の時には、読み出し動作のときと異なる比較的高い電
圧を必要とするものであるため、Ｘアドレスデコーダ回
路ＸＤＣＲは、上記内部相補アドレス信号の解読と、制
御回路Ｃ０ＮＴから供給される制御信号Ｃ１（１つの信
号とは限らない）に応じて上記消去、書き込み動作に必
要な比較的高い電圧と、読み出し動作を行う比較的低い
電圧に対応してメモリアレイＭ−ＡＲＹのワード線を選
択状健にさせる。

特に制限されないが、外部端子ＡＹＯ〜ＡＹｎから供給
されるアドレス信号は、ＹアドレスバフファＹＡＤＢに
供給される。ＹアドレスバッファＹＡＤＢは、外部端子
から供給されるアドレス信号を受けて、それと同相の内
部アドレス信号と逆相の内部アドレス信号からなる相補
内部アドレス信号を形成して、Ｙアドレスデコーダ回路
ＹＤＣＲに供給する。Ｙアドレスデコーダ回路ＹＤＣＲ
は、上記相補内部アドレス信号を解読して、複数ビット
の単位でのデータの書き込み／読み出しを行うため、複
数のデータ線を入出力回路Ｉ１０に接続するというデー
タ線選択動作を行う。このため、上記メモリアレイＭ−
ＡＲＹには、複数のデータ線を上記入出力回路Ｉ１０に
接続された複数の共通データ線にさせるというＹゲート
又はカラムスインチ回路を含むものと理解されたい、な
お、不揮発性記憶素子は、その消去及び書き込み動作の
時には、データ線に対して比較的高い電圧を供給するこ
とが必要であるためＹアドレスデコーダ回路ＹＤＣＲは
、それに応じた高電圧の選択信号を形成する機能を持つ
。

入出力回路Ｉ１０は、例えば８ビツトの単位での外部端
子ＤＯ−０７から供給される書き込み信号を受けて、そ
れを選択されるデータ線に伝える書き込み回路と、８ピ
ントの単位で読み出されたデータを上記外部端子ｒ）０
−Ｄ７に出力させる読み出し用回路を含むものである。

入出力回路Ｉ１０に含まれる書き込み回路と読み出し回
路は、制御回路Ｃ０ＮＴから供給される制御信号Ｃ３（
１つの信号であるとは限らない）に応じて選択的に動作
状態にされる。

制御回路Ｃ０ＮＴは、基本的には外部端子から供給され
る制御信号、例えばチップイネーブル信号ＣＥ、出力イ
ネーブル信号ＯＥ及びライトイネーブル信号ＷＥと、書
き込み用高電圧−ｖｐｐとを受けて、動作モードを識別
してそれに応じた制御信号及びタイミング信号を発生さ
せる。この場合、上記制御信号ＣＥ、ＯＥ及びＷＥの組
み合わせにより、書き込みが指示されると、制御回路Ｃ
０ＮＴは、特に制限されないが、メモリセルへの書き込
み動作を実行する前に、選択されるワード線のメモリセ
ルの記憶情報を読み出してデータ線に設けられるラッチ
回路に保持させるという第１動作と、書き込むべきデー
タを上記ラッチ回路に置き換えるという第２動作と、上
記ワード線に対応したメモリセルの消去動作が実施する
という第３動作の後に、上記ラッチ回路に保持されたｙ
−夕をそのワード線に対応するメモリセルに実際に書き
込むという第４動作とが時系列的に行われる。このため
、ｔ！ｊＪ　？Ｂ回３　ＣＯＮ　Ｔは、それぞれの動作
を時系列的に行うためのタイマー回路を含んでいる。

このような動作によってＥＥＦＲＯＭを外部からスタテ
ィック型ＲＡＭと同様にアクセスすることが可能となる
。

この実施例では、上記のようにメモリブロックＭＢＯと
ＭＢＩに対する消去・書き込み動作を選択的に禁止する
機能を付加するため、レジスタＲＥＧが設けられる。こ
のレジスタＲＥＧは、特に制限されないが、書き込み禁
止信号Ｗｌと消去禁止信号ＥＴからなる２ビツトの記憶
情報を持つ。

上記書き込みｇＩト信号ＷＩは、上記制御回路Ｃ０ＮＴ
に供給される。制御回路Ｃ０ＮＴは、外部端子から供給
されるライトイネーブル信号ＷＥがロウレベルの書き込
み動作を指示するものであっても、上記書き込み禁止信
号Ｗｌが書き込み動作を禁止する状態を示す場合には、
制御回路Ｃ０ＮＴはその受は付けを無効にする。上記消
去禁止信号Ｅｌと、上記解読回路Ｔ）ＥＣの出力信号と
は、オア（ＯＲ）ゲート回路Ｇに供給される。このオア
ゲート回路Ｇの出力信号ＥＴ’　は、上記制御回路Ｃ０
ＮＴに供給され１、二の信号Ｅビが消去動作を禁止する
状態を示す場合には上記側で１１信号の組み合わせによ
って、消去モードが指示された場合及び前述の書き込み
動作中に行われる消去動作時においても制御回路Ｃ０Ｎ
Ｔは消去動作を行わない。

上記レジスタＲＥＧに対するアドレス選択回路及びデー
タ入力回路は、省略されているが、例えば、特定１ない
し複数のアドレス端子を通常の高レベルより高いレベル
にすることによって、上記レジスタＲＥＧの選択が行わ
れ、データ端子り。

ないしＤ７のうちいずれか２つの端子から保持情報を供
給するものである。上記のように、アドレス端子を通常
のハイレベルより高い電圧にすることによって、上記レ
ジスタＲＥＧを指定する構成においては、レジスタＲＥ
Ｇのために特別なアドレスの割り当てが不要になり、メ
モリアレイＭ−ＡＲＹの選択動作と区別することができ
る。なお、上記アドレス端子が高い電圧にされレジスタ
ＲＥＧが選択されるときには、メモリアレイＭ−ＡＲＹ
の選択動作が禁止されるものである。また、上記制御信
号ＷｌとＥＩとは外部端子から供給する構成としてもよ
い。さらに、ＥＥＰＲＯＭがシングルチップのマイクロ
コンピュータに内蔵される場合、マイクロコンピュータ
の所定のレジスタから供給される構成とすることができ
る。

上記制御信号ＷＩとＥＩとは、基本的にはメモリブロッ
クＭＢＯとＭＢＩとの区別なく、メモリアレイＭ−ＡＲ
Ｙの全面に対する書き込み禁止、消去禁止を指示する信
号である。それ故、通常の動作状態では、両信号Ｗｌ及
びＥｌともリセット状態（論理“０”）にされるもので
ある。このような信号ＷｌとＥｌによる制御は、特定の
動作状態においてメモリアレイＭ−ＡＲＹの記憶データ
の全面的な保護等に有効である。更に、図示しないけれ
ども、必要に応じて読み出し禁止信号ＲＩをレジスタＲ
ＥＧに設けて、読み出し動作も選択的に禁止させる機能
を付加するものであってもよい。この読み出し動作も選
択的に禁止させる機能は、上記読み出し禁止信号をクリ
ア（読み出し可能状態）する手順として、例えば識別コ
ードを加えることにより、機密性を必要とするデータの
読み出しの禁止が可能になる。

第２図には、上記ＥＥＰＲＯＭのメモリアレイＭ−ＡＲ
Ｙ及びデコーダ回路の一実施例の回路図が示されている
。

ＥＥＰＲＯＭ装置は、特に制限されないが、外部から供
給される＋５■のような比較的低い電源電圧Ｖｃｃと、
−１２■のような負の高電圧−Ｖｐｐとによって動作さ
れる。上記選択回路を構成するＸアドレスデコーダＸＤ
ＣＲ等は、ＣＭＯ３回路により構成される。ＣＭＯ３回
路は、＋５ｙのような比較的低い電源電圧Ｖｃｃが供給
されることによって、その動作を行う。したがって、ア
ドレスデコーダＸＤＣＲ及びＹＤＣＲにより形成される
選択／非選択信号のレベルははｙ＋５ｙとされ、ロウレ
ベルははソ゛回路の接地電位の０■にされる。

図示のＥＥＦＲＯＭ装置を構成する素子構造それ自体は
、本発明に直接関係が無いので図示しないけれども、そ
の概要は次のようにされる。

すなわち、図示の装置の全体は、Ｎ型単結晶シリコンか
ら成るような半導体基板上に形成される。

ＭＮＯＳトランジスタは、Ｎチャンネル型とされ、それ
は、上記半導体基板の表面に形成されたＰ型ウェル領域
もしくはＰ型半導体領域上に形成される。Ｎチャンネル
型ＭＯＳ　Ｆ　ＥＴは、同様にＰ型半導体領域上に形成
される。Ｐチャンネル型ＭＯ３ＦＥＴは、上記半導体基
板上に形成される。１つのメモリセルは、特に制限され
ないが、１つのＭＮＯＳ　）ランジスタと、それに直列
接続された２つのＭＯＳＦＥＴとから構成される。１つ
のメモリセルにおいて、１つのＭＮＯＳｌ−ランジスタ
と２つのＭＯＳＦＥＴは、例えばＭＮＯＳ）ランジスタ
のゲート電極に対してそれぞれ２つのＭＯＳＦＥＴのゲ
ート電極の一部がオーバーラツプされるようないわゆる
スタックドゲート構造とされる。これによって、メモリ
セルのサイズは、それを構成する１つのＭＮＯＳ）ラン
ジスタと２つのＭＯＳＦＥＴとが実質的に一体構造にさ
れることになり小型化される。

各メモリセルは、特に制限されないが、共通のウェル領
域に形成される。Ｘデコーダ、ＹデコーダのようなＣＭ
Ｏ３回路を構成するためのＮチャンネルＭＯＳＦＥＴは
、各メモリセルのための共通のＰ型ウェル領域に対して
独立にされたＰ型ウェル領域に形成される。

この構造において、Ｎ型半導体基板は、その上に形成さ
れる複数のＰチャンネルＭＯ３ＦＥＴに対する共通の基
体ゲートを構成し、回路の電源電圧Ｖｃｃレベルにされ
る。ＣＭＯ３回路を構成するためのＮチャンネルＭＯＳ
ＦＥＴの基体ゲートとしてのウェル領域は、回路の接地
電位０ボルトに維持される。

第２図において、メモリアレイＭ−ＡＲＹは、マトリッ
クス配置された複数のメモリセルを含んでいる。１つの
メモリセルは、ＭＮＯＳトランジスタＱ２と、そのドレ
インとデータ線（ビット線もしくはディジット線）ＤＩ
との間に設けられたアドレス選択用ＭＯ３ＦＥＴＱＩと
、特に制限されないが、上記ＭＮＯ３）ランジスタＱ２
のソースと共通ソース線との間に設けられた分離用ＭＯ
５ＦＥＴＱ３とから構成される。なお、前述のようなス
タックドゲート構造が採用される場合、ＭＮＯＳ）ラン
ジスタＱ２のチャンネル形成領域にＭＯ３ＦＥＴＱＩ、
Ｑ３のチャンネル形成領域が直接的に隈接されることに
なる。それ故に、ＭＮＯＳトランジスタＱ２のドレイン
、ソースは、便宜上の用語であると理解されたい。

同一の行に配置されたメモリセルのそれぞれのアドレス
選択用ＭＯ３ＦＥＴＱＩ等のゲートは、第１ワード線Ｗ
ｌｌに共通接続され、それに対応されたＭＮＯＳ　）ラ
ンジスタＱ２等のゲートは、第２ワード線Ｗ１２に共通
接続されている。同様に他の同一の行に配置されたメモ
リセルアドレス選択用ＭＯ３ＦＥＴ及びＭＮＯＳ　）ラ
ンジスタのゲートは、それぞれ第１ワード線Ｗ２１．Ｗ
２２に共通接続されている。

同一の列に配置されたメモリセルのアドレス選択層ＭＯ
３ＦＥＴＱ１等のドレインは、データ線＆ｆｆＤ１に共
通接続されている。同様に他の同一の列に配置されたメ
モリセルのアドレス選択用ＭＯＳＦＥＴのドレインは、
それぞれデータ％ｉＤ２に共通接続されている。各メモ
リセルにおける分離用ＭＯ３ＦＥＴＱ３のソースは共通
にされ、共通ソース線Ｃ３を構成している。

この実施例のメモリアレイＭ−ＡＲＹは、はソ′次のよ
うな電位によって動作される。

まず、読み出し動作において、ウェル領域ＷＥＬＬの電
位Ｖｗは、はソ回路の接地電位Ｏボルトに等しいロウレ
ベルにされる。共通ソース線Ｃ８は、接地電位と実質的
に等しいロウレベルにされる。分離用ＭＯ３’ＦＥＴＱ
３のゲートに結合された制御線は、これらのＭＯ５ＦＥ
ＴＱ３をオン状態にさせるように、は＼゛電源電圧Ｖｃ
ｃに等しいようなハイレベルにされる。それぞれＭＮＯ
Ｓトランジスタのゲート電極に結合された第２ワード線
Ｗ１２ないしＷ２２は、は＼接地電位に等しいような電
位、すなわちＭ　Ｎ　ＯＳ　）ランジスタの高しきい値
電圧と低しきい値電圧との間の電圧とされる。第１ワー
ド線ＷｌｌないしＷ２１のうちの選択されるべきワード
線は、はＸ′電源電圧Ｖｃｃに等しいような選択レベル
もしくはハイレベルにされ、残りのワード線すなわち非
選択ワード線は、はｙ′接地電位に等しいような非選択
レベルもしくはロウレベルにされる。データ線ＤＩない
しＤ２のうちの選択されるべきデータ線には、センス電
流が供給される。第１ワード線によって選択されたメモ
リセルにおけるＭＮＯＳ）ランジスタが低しきい値電圧
を持っているなら、そのメモリセルは、それが結合され
たデータ線に対して電流通路を形成する。選択されたメ
モリセルにおけるＭＮＯ’Ｓトランジスタが高しきい値
電圧を持っているなら、そのメモリセルは、実質的に電
流通路を形成しない。従、てメモリセルのデータの読み
出しは、センス電流の検出によって行われる。

書き込み動作において、ウェル領域ｗＥｔ、ｔ、は、は
Ｖ−Ｖｐｐに等しいような負の高電圧にされ、分離用Ｍ
Ｏ３ＦＥＴＱ３のゲート電極に結合された制御線は、そ
れらのＭＯ３ＦＥＴＱ３をオフ状態にさせるように負の
高電位にされる。第１ワード線ＷｌｌないしＷ２１は、
はｙ゛接地電位に等しいような非選択レベルもしくはロ
ウレベルにされる。

第２ワード線Ｗ１．２ないしＷ２２のうちの１つのワー
ド線は、はソ゛電源電圧Ｖｃｃに等しいような選択レベ
ルにされ、残りの第２ワード線は、電圧−ｖｐｐに近い
負の高電圧にされる。データ線は、メモリセルに書き込
まれるべきデータに応じて、はソ′電源電圧Ｖｃｃに等
しいようなハイレベルもしくは負電圧−ｖｐｐに近い負
の高電圧を持つロウレベルにされる。

消去動作において、ウェル領域ＷＥＬＬ及び共通ソース
線Ｃ８は、はゾ電源電圧Ｖｃｃに等しいような消去レベ
ルもしくはハイレベルにされる。第１ワード線Ｗｌｌな
いしＷ２１及び第２ワード線Ｗ１２ないしＷ２２は、消
去のために、基本的にはそれぞれ回路の電ＷＡ電圧Ｖｃ
ｃにはゾ等しいレベル及び電圧−Ｖｌ）Ｉ）に実質的に
等しいレベルにされる。しかしながら、この実施例に従
うと、特に制限されないが、各メモリ行毎のメモリセル
の消去が可能となるように、第１、第２ワード線のレベ
ルが決定される。第１ワード線Ｗ１１ないしＷ２１のう
ちの消去が必要とされるメモリ行に対応された第１ワー
ド線は、はゾ電源電圧Ｖｃｃに等しいような消去レベル
にされ、消去が必要とされないメモリ行に対応された第
１ワード線は、はり回路の接地電位のような非消去レベ
ルにされる。第２ワード線Ｗ１２ないしＷ２２のうちの
上記消去レベルにされる第１ワード線と対応する第２ワ
ード線は、はり負電圧−ｖｐｐに等しいような消去レベ
ルにされ、上記非消去レベルにされる第１ワード線と対
応する第２ワード線は、はＶ電源電圧Ｖｃｃに等しいよ
うな非消去レベルにされる。

この実施例に従うと、上述のようにウェル領域、すなわ
ちＭＮＯＳ）ランジスタの基体ゲートに電源電圧Ｖｃｃ
印加することによって各ＭＮＯ３トランジスタの記憶情
報を消去する構成がとられる。

他方、０Ｍ０３回路を構成するＮチャンネルＭＯ３ＦＥ
Ｔの基体ゲートは、ＭＮＯＳ　）ランジスタの基体ゲー
トとは独立に、例えば０ボルトのような電位にされるこ
とが必要とされる。それ故に、前述のように各メモリセ
ルの基体ゲート、すなわち、メモリアレイＭ−ＡＲＹが
形成された半導体領域ＷＥＬＬは、Ｘデコーダ、Ｙデコ
ーダ等の周辺回路を構成するＮチャンネルＭＯＳ　Ｆ　
ＥＴが形成される半導体領域（ウェル領域）と電気的に
分離される。

上記第１、第２ワード線ＷｌｌないしＷ２１及びＷ１２
ないしＷ２２は、それぞれＸデコーダＸＤＣＲによって
駆動される。ＸデコーダＸＤＣＲは、特に制限されない
が、メモリアレイＭ−ＡＲＹのメモリ行に一対一に対応
された複数の単位デコーダ回路から成る。１つの単位デ
コーダ回路は、例えば図示のような、アドレス信号を受
けるノア（ＮＯＲ）ゲート回路Ｎ０Ｒ１、ゲート回路Ｇ
及びレベル変換回路ＬＶＣから構成される。

ゲート回路Ｇは、少なくとも読み出し動作時において、
それに対応されたノアゲート回路の出力を、対応の第１
ワード線に伝達させ、また書き込み動作において対応の
ノアゲート回路の出力にかかわらずに第１ワード線を回
路の接地電位に実質的に等しいレベルにさせる構成とさ
れる。この実施例に従うと、ゲート回路Ｇは、前述の選
択消去動作を可能とするために、読み出し動作時ととも
に、消去動作時においても、それに対応されたノアゲー
ト回路の出力を対応の第１ワード線に伝達゛　させるよ
うに構成される。

レベル変換回路ＬＶＣは、書き込み動作時において、そ
れに対応されたノアゲート回路の出力がハイレベルの選
択レベルならそれに応じて第２ワード線をはゾ電源電圧
Ｖｃｃに等しい選択レベルにさせ、ノアゲート回路の出
力がロウレベルの非選択レベルならそれに応じて第２ワ
ード線をはり負電圧−ｖｐｐに等しい非選択レベルにさ
せる。レベル変換回路ＬＶＣは、また消去動作時におい
て、それに対応されたノアゲート回路の出力がハイレベ
ルの選択レベルならそれに応じて第２ワード線をぼり負
電圧−Ｖｌ）ｐに等しい消去選択レベルにさせ、ノアゲ
ート回路の出力がロウレベルの非選択レベルならそれに
応じて第２ワード線をはｙ′電源電圧ＶＣＣに等しい消
去非選択レベルにさせる。

分離用Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　３等のゲートは、制
御電圧発生回路Ｖｉｇ−Ｇにより形成される制御電圧Ｖ
ｔｇが供給される制御線に共通結合されている。これら
分離用ＭＯ３ＦＥＴＱ３等のソースは、それぞれ共通化
されて共通ソース線Ｃ８を構成する。

上記分離用ＭＯ３ＦＥＴＱ３に供給される制御電圧Ｖｉ
ｇは、ＭＮＯＳトランジスタへ後述するような書き込み
動作において、第２ワード線Ｗ２１ないしＷ２２のうち
の選択されるべきメモリセルが結合されたワード線がハ
イレベル（５ｖ）とされ、基体ゲートとしてのウェル領
域ＷＥＬＬが約−１２■とされるとともに、データ線例
えばＤｌが約−ＩＯＶにされたとき、上記ＭＯ３ＦＥＴ
Ｑ３をオフ状態にさせるように約−１０Ｖのような低い
電位にされる。これにより、例えデータ線Ｄ２が＋５Ｖ
のようなハイレベルにされていても、データ線Ｄ２から
上記書き込みを行うべきメモリセル側に電流が流れ込む
のが防止される。

共通ソース線ＣＳは、共通ソース線駆動回路ＤＶＲの出
力端子に結合されている。

駆動回路ＤＶＲは、基本的には、消去動作時に共通ソー
ス線Ｃ３をはヌ電源電圧Ｖｃｃレベルに駆動することが
でき、また読み出し動作時に共通ソース線Ｃ８をほり回
路の接地電位にまで駆動することができる出力特性を持
てば良い。これによって、消去動作において、ウェル領
域ＷＥＬＬが電源電圧Ｖｃｃレベルにされたとき、ＭＯ
３ＦＥＴＱ３の共通ソース線Ｃ３に結合された電極とウ
ェル領域ＷＥＬＬとの間の接合が順方向にバイアスされ
てしまうことを防ぐことができる。また、読み出し動作
に必要とされろ電流経路を、共通ソース線Ｃ８と回路の
接地点との間に形成させることができる。

駆動回路ＤＶＲは、特に制限されないが、第２図に示さ
れているように、回路の電源端子Ｖｃｃと共通ソース線
Ｃ８との間に設けられたＭＯ３ＦＥＴＱ６、共通ソース
線ＣＳと回路の接地点との間に並列接続されたＭＯ３Ｆ
ＥＴＱ７及びＱ８、及びＣＭＯＳインバータ回路ＩＶか
ら成る。

上記ＭＯ３ＦＥＴＱ？、Ｑ８のゲートには、制御信号ｅ
ｒが供給され、ＭＯ３ＦＥＴＱ６のゲートには、上記制
御信号ｅｒがインバータ回路ＩＶによって反転されて供
給される。これにより、上記ＭＯ３ＦＥＴＱ７．Ｑ８と
Ｑ６は、上記制御信号ｅｒのレベルに応じて相補的にオ
ン／オフ状態にされる。制御信号ｅｒは、基本的には、
消去動作時においてＭＯ３ＦＥＴＱ６をオン状態にさせ
、かつＭＯ３ＦＥＴＱ７及びＱ８をオフ状態にさせろよ
うにはソ゛電源電田Ｖｃｃに等しいようなハイレベルに
され、読み出し及び書き込み動作時において、はソ゛０
ボルトに等しいようなロウレベルにされる。この実施例
に従うと、制御信号ｅｒは、ウェル領域ＷＥＬＬに形成
されたＭＯＳ　Ｆ　ＥＴ等によって形成されたＰＮ接合
が順方向バイアス状態にされてしまうことを防ぐように
、ウェル領域の電位の変化タイミングに対応してその出
力タイミングが制御される。

この実施例に従うと、第２ワード＆？ＩＷ１２．Ｗ２２
と共通ソース線Ｃ８との間に、それぞれＭＯ３ＦＥＴＱ
４．Ｑ５が設けられている。これらのＭＯ３ＦＥＴＱ４
．Ｑ５は、制御信号ｅ　ｒ　／　ｗ　ｅによってスイッ
チ制御される。特に制限されないが、制御信号ｅ　ｒ　
／　ｗ　ｅは、そのハイレベルかは”Ｎ源電圧Ｖｃｃに
等しいレベルにされ、そのロウレベルかは一゛接地電位
に等しいレベルにされる。

ＭＯ３ＦＥＴＱ４．Ｑ５は、第２ワード線Ｗ１２゜Ｗ２
２に負電位が与えられたときでも良好にオフ状態にされ
るように、Ｐチャンネル型にされる。

スイッチＭＯ３ＦＥＴＱ４．Ｑ５等は、読み出し動作の
ときに、ＭＮＯＳトランジスタＱ２等のゲートと共通ソ
ース線ＣＳを短絡して両者を同電位にするようにオン状
態にされる。これらのスイッチＭＯ３ＦＥＴＱ４．Ｑ５
は、次の理由によって各第２ワード線と共通ソース線Ｃ
８との間に設けられている。

すなわち、駆動回路ＤＶＲにおけるＭＯ３ＦＥＴＱ７．
Ｑ８は、読み出し動作時に制御信号ｅｒがは＼０ボルト
に等しいロウレベルにされることによって、オン状態に
される。この場合、ＭＯ３ＦＥＴＱ７．Ｑ８は、それら
が図示のように並列接続されているけれども、無視し得
ないオン抵抗を持つ。その結果、共通ソース線ＣＳは、
読み出し時にそれに流れる電流によってその電位が上昇
する。特に、ＭＯ３ＦＥＴＱ７．Ｑ８がＰチャンネル型
から成る場合、これらのＭＯ３ＦＥＴＱ？。

Ｑ８は、共通ソース線Ｃ８を回路の接地電位にまで変化
させるような駆動能力を持たないので、共通ソース線Ｃ
８の電位の浮き上がり量が大きくなる。すなわち、Ｍ　
ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　７　、　Ｑ　８は、それにおけ
る共通ソース線Ｃ８に結合された電流転送電極が、メモ
リアレイＭ−ＡＲＹ及び共通ソース線Ｃ８を介して与え
られる正電位に対してソース電極として作用することに
なるので、共通ソース線Ｃ８がそれぞれのしきい値電圧
以下の電位になると、実質的にオフ状態になる。このよ
うな共通ソース線Ｃ８の電位の上昇は、ＭＮＯＳトラン
ジスタの基板効果による実効的なしきい値電圧の増大を
もたらし、低しきい値電圧を持つべきＭＮＯＳトランジ
スタのコンダクタンスを減少させる。

言い換えると、低いしきい値電圧持つＭＮＯＳ　）ラン
ジスタを介して流れる読み出し電流が減少される。上記
短絡ＭＯ３ＦＥＴＱ４．Ｑ５は、読み出し動作時に各第
２ワード線Ｗ１２．Ｗ２２の電位を共通ソース線ＣＳの
電位と実質的に等しくさせ、これによってＭＮＯＳ）ラ
ンジスタの実効しきい値電圧の増大を防止する。

上記メモリアレイＭ−ＡＲＹが形成されるウェル領域Ｗ
ＥＬＬには、制御電圧発生回路Ｖｗ−Ｇにより形成され
た制御電圧Ｖｗ−Ｇが供給される。

この電圧Ｖｗは、書き込み動作のときに約−１２Ｖのよ
うな負の高電圧にされ、消去動作のときに約＋５■の電
位にされ、それ以外において約０■にさ飢る。

この実施例では、読み出し動作の高速化を図るために、
メモリアレイＭ−ＡＲＹの各データ線Ｄ１、Ｄ２には、
データ線Ｄｉ、Ｉ；）２をカラムスイッチＭＯ３ＦＥＴ
Ｑ９．ＱＩＯと電気的に分離させるＮチャンネルＭＯ３
ＦＥＴＱＩ　１．Ｑｌ　２が設けられる。すなわち、上
記各データ線ＤＩ、０２等と共通データ線ＣＤとの間に
は、上記ＭＯ３ＦＥＴＱＩ　１．Ｑｌ　２等とＹゲート
（カラムスイッチ）回路Ｃ−５ＷとしてのＮチャンネル
ＭＯ３ＦＥＴＱ９．ＱＩＯ等がそれぞれ直列形態に設け
られる。上記データ線分離用のＭＯ３ＦＥＴＱ１１、Ｑ
ｌ２は、上記ＭＮＯＳトランジスタと同じＰ型のウェル
領域ＷＥＬＬに形成される。これらのＭＯ３ＦＥＴＱＩ
　１．Ｑｌ　２のゲートには、制　−御電圧発生回路Ｖ
ｃ−Ｇにより形成される制御電圧Ｖｃが供給される。こ
の制御電圧Ｖｃは、書き込み動作状態のときのみ、−１
２■のような負の高電圧にされ、それ以外の読み出し及
び消去動作状態のときには、電源電圧Ｖｃｃのようなハ
イレベルにされる。これによって、上記ＭＯ３ＦＥＴＱ
１１、Ｑｌ２は、書き込み動作状態のときにオフ状態に
される。また、上記ＭＯ３ＦＥＴＱＩ　１゜Ｑｌ２は、
消去動作状態のとき上記ウェル領域ＷＥＬＬが電源電圧
Ｖｃｃのようなハイレベルにされることによってオフ状
態にされる。それ故、上記ＭＯ３ＦＥＴＱＩ　１．Ｑｌ
　２は、読み出し動作状態のときにのみオン状態にされ
る。これによって、書き込み動作の時に、上記ＭＯ３Ｆ
ＥＴＱＩ　！。

Ｑｌ２等がオフ状態にされるから、データ線の電位が負
の高電圧にされても後述するカラムスイッチＭＯ３ＦＥ
ＴＱ９．Ｑｌ　Ｏとの接続点がフローティング状態にさ
れる。これにより、上記相互接続点に結合されるスイッ
チＭＯ３ＦＥＴＱ９．Ｑ１０のソース、ドレインとそれ
が形成されるウェル領域とが順バイアスされてしまうこ
とを防止できる。

上記カラムスイッチ回路Ｃ−５Ｗを構成するＭＯ３ＦＥ
ＴＱ９．ＱＩＯのゲートには、ＹデコーダＹＤＣＲの出
力信号が供給される。ＹデコーダＹＤＣＲの各出力は、
読み出し動作時においてはＮ′電源電圧ＶＣＣに等しい
ような選択レベル又ははソ”０ボルトに等しいような非
選択レベルにされる。

上記共通データ線ＣＤは、入出力回路ＴＯＢを構成する
データ入力回路ＤＩＢの出力端子と、センスアンプＳＡ
と出カバソファ回路ＯＢＣとからなるデータ出力回路Ｄ
ＯＢの入力端子に結合されている。この入力出力回路Ｉ
ＯＢを構成するデータ入力回路の入力端子とデータ出力
回路の出力端子は、外部端子Ｉ１０に結合される。

この実施例に従うと、各データ線ＤＩ、Ｄ２には、消去
／書き込みに先立って前の記憶情報を保持するためのラ
ンチ回路ＦＦが設けられるとともに、書き込み動作時に
おいてラッチ回路ＦＦの記憶情報に従って選択的にデー
タ線の電位を負の高、電圧−ＶｐＩ）にさせるレベル変
換回路ＬＶＣが設けられる。これらによって、後述する
ような自動書き換え動作や１つの選択ワード線に結合さ
れた複数のメモリセルへのデータの同時書き込みが可能
とされる。

制御回路Ｃ０ＮＴは、前述のように外部端子ＣＥ、ＷＥ
、ＯＥに供給されるチップイネーブル信号、ライトイネ
ーブル信号、アウトプットイネーブル信号及び外部端子
−ｖｐｐに供給される書き込み電圧を受けることによっ
て、種々の動作モードを判別し、ゲート回路Ｇ、レベル
変換回路ＬＶＣ１制御電圧発生回路Ｖ　ｉ　ｇ　　Ｇ　
％駆動回路ＤＶＲ、データ入力回路ＤＩＢ、データ出力
回路ＤＯＢ等の回路の動作を制御■するための種々の制
御信号を出力する。

特に制限されないが、読み出し動作モードは、ロウレベ
ル及びハイレベルによって指示され、スタンバイ動作モ
ードは、信号ＣＥのハイレベルによって指示される。第
１図のラッチ回路ＦＦにデータを書き込ませるための第
１書き込み動作モーヘル、ロウレベル、ハイレベル及び
ロウレベルによって指示され、メモリセルにデータを書
き込ませるための第２書き込み動作モードは、信号ＣＥ
、ｗＥ、ＯＥ及び−Ｖｐｐのロウレベル、ロウレベル、
ハイレベル及びハイレベルによって指示される。

消去動作モードは、第２書き込み動作モードが指示され
たとき所定期間だけ指示される。

制御回路Ｃ０ＮＴから出力される種々の制御信号は、こ
の実施例に従うと、時系列的に出力される。第２図の発
振回路ＯＳＣは、ＥＥＰＲＯＭ装置の外部端子Ｖｃｃと
ＧＮＤとの間に加えられる＋５ボルトのような電源電圧
Ｖｃｃによって動作される。なお、発振回路Ｏ８Ｃは、
回路の低消費電力のために必要なら、例えば端子−ｖｐ
ｐに書き込み電圧が印加されたときのみ動作されるよう
に制御されてもよい。

次に、第３図に示したタイミング図に従って、この実施
例のＥＥＰＲＯＭの第２書き込み動作モードの一例を説
明する。

データの書き替えを行う場合、第２書き込みモードに先
立って、図示しない第１書き込みモードが実施される。

すなわち、第１書き込みモードでは、アドレス指示され
たワード線に結合された全てのメモリセルの記憶情報が
一旦読み出されて第２図に示した各ランチ回路ＦＦに保
持される。そして、外部端子から供給されたデータ信号
が書き込むべきメモリセルのデータ線に対応されたラン
チ回路に取り込まれる。例えば、ワード線に結合された
メモリセルに対して全ビットの書き替えを行う場合、Ｙ
アドレスが順次に切り換えられることによって、外部端
子から供給された複数ビットからなる書き込み信号がそ
れぞれ対応されたラッチ回路に順次に取り込まれる。

この後、同図に示すような第２書き込みモードが実施さ
れる。上記ワード線に結合されたＭＮＯＳトランジスタ
の消去動作が実施され、その後に上記ラッチ回路ＦＦの
情報に従って１ワ一ド線分のメモリセルに対して一斉に
書き込み動作が実施される。以上の動作により、外部か
らはスタティック型ＲＡＭと同様な書き込み動作を行う
ことができる。

図示しない外部信号ＣＥ、ＷＥ、ＯＥ及び−Ｖｐｐのロ
ウレベル、ロウレベル、ハイレベル及びハイレベルによ
って指示される第２書き込みモードにおいては、制御信
号ＥＷがロウレベルからハイレベルにされる。この信号
ＥＷのハイレベルへの立ち上がりから所定の時間差をも
って各内部信号ｅｒ％　ｅｒｔＸｅｒｔｓがそれぞれハ
イレベルからロウレベルに変化される。上記内部信号ｅ
ｒＯロウレベル（ｅｒのハイレベル）によって、第２図
の駆動回路ＤＶＲにおけるＭＯ３ＦＥＴＱ６がオン状態
にされるので、メモリアレイＭ−ＡＲＹの共通ソース線
Ｃ８は＋５ｖのようなハイレベルにされる。上記内部信
号ｉと石ゴの時間差によってリセット信号宜が一時的に
＋５■から一４■のようなロウレベルにされる。これに
よって、レベル変換回路Ｌ　Ｖ　Ｃの出力端子（ワード
線Ｗ１２等）が接地電位にリセットされた後、フローテ
ィング状態でロウレベル（０■）にされる。また、上記
内部信号１７とｅｒｔｓの時間差によってリセット信号
百が一時的に＋５Ｖから一４ｖのよなロウレベルにされ
る。これにより、ウェルＷＥＬＬや分離用ＭＯ３ＦＥＴ
等比較的大きな寄生容量を持つ負荷に対する上記同様な
リセット動作が実施される。

上記内部信号ｅｒｔＯロウレベルによって、Ｘデコーダ
ＸＤＣＲがそのレベル変化動作を開始する。例えば、選
択された第２ワード線、言い換えるならば消去を実施す
べきＭＮＯ３Ｉ−ランジスタのゲート電位は前記説明し
たように約−１０Ｖのような負の高電圧に低下される。

なお、非選択とされるべきワード線、言い換えれば消去
動作が禁止されるＭＮＯＳ）ランジスタのゲート電圧は
、図示しないが前記動作説明から明らかなように＋５■
のようなハイレベルにされる。

この後、内部信号ｅｒｔＳのロウレベルによってメモリ
アレイＭ−ＡＲＹの基体ゲート、言い換えるなば、ウェ
ル領域ＷＥＬＬの駆動電圧を形成する制御電圧発生回路
Ｖｗ−Ｇは、その電圧Ｖｗを＋５■のようなハイレベル
にする。

これにより、選択されたワード線に結合されるＭＮＯＳ
）ランジスタのゲートと基体ゲート間には負の高電圧が
供給される結果、そのフローティグゲートに取り込まれ
た情報電荷は、上記高電界によるトンネル効果によって
基体ゲートに戻される。なお、非選択のワード線に結合
されたＭＮＯＳトランジスタのゲートと基体ゲートとは
同電位にされるから、その消去は行われない。

また、その消去終了においては各内部信号宜ｔｓ、ｅｒ
ｔ及びｅｒのように上記消去開始とは逆の順序でそれぞ
れが時間差をもってロウレベルからハイレベルにされる
。これに応じて、ウェル領域ＷＥＬＬ、第２ワード線及
びデータ線の順序でもとの状態に復旧する。また、上記
内部信号により各リセ−／　）信号ｃｒ、ｃｕ及びこ；
が荊成される。以上の動作タイミングにおいては、消去
開始においてはＰ型のウェル領域ＷＥＬＬを最後に電源
電圧Ｖｃｃのようなハイレベルに持ち上げるものであり
、その終了にあたっては最初に低下させるものであるの
で、ウェル領域ＷＥＬＬ内に形成されたアドレス選択用
ＭＯ３ＦＥＴや分離用ＭＯ３ＦＥＴのＮ型のドレイン、
ソースとウェル領域ＷＥＬＬとのＰＮ接合を逆バイアス
状態に維持させることができる。

上記消去動作の後に引き続いて書き込み動作が行われる
。

内部信号Ｗｅ’　、ＷｅｔＳが順に時間差をもってハイ
レベルからロウレベルにされる。

上記内部信号７１′のロウレベルにより、制御電圧発生
回路Ｖｗ−Ｑは、その電圧Ｖｗを一１２■のような負の
高電圧−ＶｐＰにさせる。これにょって、まずメモリア
レイＭ−ＡＲＹが形成されるウェル領域ＷＥＬＬが負の
高電圧−ＶｐＰに低下される。これと同期して、制御電
圧発生回路Ｖｉｇ−Ｇも、その電圧Ｖｉｇを約−１２Ｖ
のような負の高電圧にさせる。

これによって、メモリセルの各分離用ＭＯ３ＦＥＴがオ
フ状態にされる。同様に電圧Ｖｃも上記のような一１２
Ｖのような負の高電圧にされる。

これによって、データ線分蹄用のスイッチＭＯ３ＦＥＴ
ＱＩ　Ｌ　Ｑｌ　２等がオフ状態にされる。また、上記
内部信号ｗｅ’　のロウレベルによって、ＸデコーダＸ
ＤＣＲのゲート回路Ｇが開いて、選択されたメモリセル
の第１ワード線はハイレベル（＋　５　Ｖ）にされ、非
選択のワード線は回路の接地電位（０■）にされる（図
示せず）。

次に、内部信号ｗｅｔｓのロウレベルに同期して、Ｘデ
コーダＸＤＣＲは、選択された第２ワード線をハイレベ
ル（＋　５　Ｖ）に、非選択のものをロウレベルにする
。このハイレベルとロウレベルを受けて、レベル変換回
路Ｌ　Ｖ　Ｃは、上記ハイレベルの、選択信号ならその
第２ワード線を＋５ｖのようなハイレベルに、ロウレベ
ルの非選択信号なら、図示しないがその第２ワード線を
一１０Ｖのような負の高電圧にする。また、各データ線
に結合されたレベル変換回路ＬＶＣが動作状態にされ、
それに対応したラッチ回路ＦＦの記憶情報に従って、例
えば論理“ｌ”を書き込みのものは約−１０■のような
負の高電圧にされ、論理“０”を書き込むもの（書き込
み禁止）のものは約＋５ｖのようなハイレベルにされる
。したがって、論理“１”が書き込まれるＭＮＯＳ）ラ
ンジスタのゲート電圧が約＋５Ｖ、その基体ゲート（ウ
ェル領域ＷＥ　Ｌ　Ｌ）の電圧が約−１２Ｖ、及びドレ
イン（データ線）電圧が約−１０Ｖとなるから、その基
体ゲートにおけるチャンネルとゲート電極間に約１５Ｖ
のような高電界が作用して、トンネル効果による電子の
注入が行われる。これに対して、論理“０”が書き込ま
れるＭＮＯＳ）ランジスタは、そのドレイン電圧が約＋
５Ｖにされるため、ゲートとチャンネル間に高電圧が印
加されないため上記電子の注入が行われない。

書き込み動作の終了においては、各内部信号フこ己、；
１”のように上記開始時とは逆の順序でそれぞれが時間
差をもってロウレベルからハイレベルにされる。これに
応じて、データ線及び第２ワード線、ウェル領域の順序
でもとの状態に復旧する。また、上記内部信号により各
リセット信号こ、乙及び馬が形成される。以上の動作タ
イミングにおい−Ｃは、その開始においてはＰ型のウェ
ル領域Ｗ　Ｅ　Ｌ　Ｌを最初に負の高電圧に低下させる
ものであり、その終了にあたっては最後に復旧させるも
のであるので、ウェル領域ＷＥＬＬ内に形成されたアド
レス選択用ＭＯ３ＦＥＴや分戸讃用−ＭＯ３ＦＥＴのＮ
型のドレイン、ソースとウェル領域ＷＥＬＬとのＰＮ接
合を逆バイアス状態に維持させることができる。

この実施例では、上記第１図のように、メモリブロック
ＭＢＩに対しては、消去禁止信号Ｅｌに係わらず、制御
回路Ｃ０ＮＴには解読回路ＤＥＣにより形成される信号
によって消去動作が禁止される。すなわち、メモリブロ
ックＭＨＩをアドレス指定して、書き替えを指示しても
、消去動作が禁止されることから書き込み動作のみが行
われる。

言い換えるならば、第３図に示した消去動作のための各
種制御信号が発生されないから、書き込み動作のみが有
効として行われるものとなる。これによって、上記メモ
リブロックＭＨＩには、最初の書き込み動作のみが実質
的に有効になる。したがって、保護すべきデータ（例え
ば正規の識別コードやＩＤ情報）を有効に書き込むこと
が可能にされる。このような識別コードやＩＤ情報が書
き込まれた後は、上記消去が禁止されるものとなる結果
、書き込み動作により論理“１”　（未書き込み状態）
から論理“０”　（書き込み状態）への変化しか行われ
ない。これによって、不正な操作によって任意の識別コ
ードやＩＤ情報に書き替えようとしても、書き込み動作
のみが行われる結果、論理“ｌ”に対応したビットが論
理“０”に変化するのみで、論理１０”のビットは論理
“０”のままにされるから１つのデータのうちの論理“
０”のビット数が増加するだけで実質的に無意味な識別
コード又はＩＤ情報に変化してしまうのみである。

このことに着目して、不正な書き込みが行われたか否か
を識別することも可能になる。上記識別コードやＩＤ情
報を構成する８ビツトからなる単位のデータとして、特
に制限されないが、論理“０”の数を４個に定めたコー
ドを用いる。これによって、例えば上記不正な書き替え
が行われると、残り４ビツトの中の論理“１”が論理“
０”に変化して、論理“０”の数が４以上にされる。

これによって、上記識別コード又はＩＤ情報等の読み出
しのとき、上記論理“０”の数を計数することによって
、簡単に不正書き替え操作が行われたか否かを判定する
ことができる。上記単位のデータにおいて、論理′０″
の数を４つに限定すると、８ビツトの信号により構成で
きる文字や数字を表すためのコードの組み合わせとして
は８ビツトを全て用いる場合の２５６種類に対して７０
種類と少な（なるが、上記文字や数値ならば７０種Ｃ 類でも十分な数となる。また、上記メモリブロックＭＢ
Ｉのメモリ容量を増加して識別コードやＩＤ情報の文字
や数値の桁を増大させること等によっても解決するとこ
が可能である。また、単位のデータに対して上記論理“
Ｏ”の数を設定するものの他、複数のデータからなる１
つの識別コードやＩＤ情報を例えば８バイトとし、その
中の論理“０”の総和を３２個に設定する等としてもよ
い。

また、記憶内容に冗長性を持たせることによって、ノイ
ズ等による誤動作による論理“１”を論理“０”として
読み出してしまう誤りを、ソフトウェア又はハードウェ
アにより救済することも可能になる。

なお、上記メモリブロックＭＨＩに対する書き込み動作
や消去動作の試験を行うために、上記メモリブロックＭ
ＢＩに対する消去動作は、全面消去動作のみに有効にす
る機能を付加することが望ましい。このため、制御回路
Ｃ０ＮＴには全面消去を指示する機能と、それに応じて
ゲート回路Ｇ１から出力される消去禁止信号ＥＴ’を無
効にする機能が付加される。

〔実施例２〕 第４図は、この発明に係るＥＥＰＲＯＭ装置の他の一実
施例のブロック図が示されている。

上記第１図の実施例では、上記メモリプロ、りＭＢＩに
対して消去が禁止されることから、メモリブロックＭＢ
Ｉの書き込み／消去動作試験が不便なものとなる。そこ
で、この実施例では、上記第１図のＥＥＰＲＯＭに次の
ような各回路を付加するものである。

メモリアレイＭ−ＡＲＹと入出力回路Ｉ１０との間の内
部信号線（共通データ線）の信号を受けろ判定回路ＬＯ
Ｇが設けられる。この判定回路ＬＯＧは、メモリアレイ
Ｍ−ＡＲＹから読み出された単位のデータにおける論理
“Ｏ”の数を計数する機能が設けられる。例えば、上記
メモリブロックＭＨＩに書き込み単位のデータとして前
述のように論理“０”の数を４に設定すると、判定回路
ＬＯＧは、読み出されたデータにおける論理“０”の数
が４以上のときにはハイレベル（論理“１”）、４未満
のときにはロウレベル（論理“０”）とする判定信号Ｅ
Ｒを形成する。この判定信号ＥＲは、前記解読回路ＤＥ
Ｃの出力信号が一方の入力に供給され、新たに設けられ
るアンド（ＡＮＤ）ゲート回路Ｇ２の他方の入力に、そ
のゲート制御信号として供給される。このアンドゲート
回路Ｇ２の出力信号は、前記レジスタＲＥＧからの消去
禁止信号Ｅｌを一方の入力に受ける前記オアゲート回路
Ｇ１の他方の入力に供給される。

この構成においては、アドレス指定によって、メモリブ
ロックＭＢＩの書き替えたいアドレスを指定すると自動
的にその読み出しが指示される。

この読み出しによって、読み出されたデータの論理“０
”の数が４未満なら判定回路ＬＯＧは、出力信号ＥＲを
ロウレベルにする。これによって、解読回路ＤＥＣがメ
モリブロックＭＢＩに対するアクセスであることを検出
する信号を形成してもそれが無効にされる。したがって
、メモリブロックＭＢＩに対する書き込み試験や消去試
験のときには、書き込むデータとして、論理“０”の数
を４未満に設定することによって、メモリブロックＭＢ
Ｉに対する書き込み試験（消去も含む）を任意に行うこ
とができる。このような試験終了後には、上記のように
、保護すべきデータを書き込むときに、単位のデータに
おける論理“０”の数を４に設定すればよい。上記のよ
うに４つの論理“０”からなる複数のデータにより構成
される識別コードやＩＤ情報等を書き込むんだ後に、上
記メモリブロックＭＢＩをアドレス指定して、書き替え
を指示すると、それに先立って内部読み出し動作が行わ
れ、上記論理“０”の数が４であることから判定回路Ｌ
ＯＧの出力信号ＥＲがハイレベル（論理″ｌ”）にされ
るから、解読回路Ｄ　Ｅ　Ｃ−の出力信号が有効になっ
て、前記同様に消去動作を禁止するものとなる。上記内
部読み出し動作によって読み出されたデータは、入出力
回路１１０が非動作状態に置かれることによって外部端
子ＤＯ〜Ｄ７には一切出力されない。

この実施例では、比較的簡単な構成の上記判定回路ＬＯ
Ｇとゲート回路Ｇ２の追加によって、消去動作を禁止す
るメモリブロックＭＢＩに対する書き替え試験を簡単に
行うことができるものとなる。また、上記判定回路は、
不正書き込みが行われたことを外部に出力する機能を持
たせることも可能である。すなわち、計数判定機能とし
て、上記論理“Ｏ”の設定数（上記の例では４）より大
きい数であることを検出する機能を追加して、不正書き
込みが行われたことを示すアラーム信号を発生させるこ
とも可能となる。

なお、以上説明において省略した回路ブロックやその内
部回路及び動作は、前記〔実施例１〕のそれと同様であ
る。

〔実施例３〕 第５図には、この発明に係るＥＥＦＲＯＭ装置の更に他
の一実施例のブロック図が示されている。

この実施例では、上記第１図や第４図のＥＥＦＲＯＭの
ように、解読回路ＤＥＣにより形成されるメモリブロッ
クＭＢＩに対するメモリアクセスを検出したとき、実質
的に消去禁止信号Ｅｌを発生させる構成に代えて、書き
込み動作を指示する制開信号ＷＥの入力そのものを無効
にすることによって、書き込み動作も禁止するものであ
る。

すなわち、メモリブロックＭＢＩのアドレス指定を解読
する解読回路ＤＥＣにより形成される出力信号は、アン
ドゲート回路Ｇ３の一方の入力と、オアゲート回路Ｇ４
の一方の入力に反転されて供給される。上記アンドゲー
ト回路Ｇ３の他方の入力には、前記レジスタＲＥＧの消
去禁止信号ＥＩが供給される。上記消去禁止信号Ｅｌは
、制御回路Ｃ０ＮＴにも供給される。そして、このアン
ドゲート回路Ｇ３の出力信号は、上記オアゲート回路Ｇ
４の他方の入力に供給される。このオアゲート回路Ｇ４
の出力信号は、オアゲート回路Ｇ５の一方の入力に反転
されて伝えられる。このオアゲート回路Ｇ５の他方の入
力には、外部端子から供給されるライトイネーブル信号
ＷＥの反転信号が供給される。これにより、オアゲート
回路Ｇ５は、上記オアゲート回路Ｇ４の出力信号に応じ
て、上記外部端子から供給されるライトイネーブル信号
ＷＥの入力を実質的に制限するようにされる。

例えば、レジスタＲＥＧの消去禁止信号ＥＩを消去不能
を指示するハイレベル（セフ）状態）のとき、メモリブ
ロックＭＢＩに対するアドレス指定が行われると、アン
ドゲート回路Ｇ３の出力信号がハイレベルになって、オ
アゲート回路Ｇ４を通してオアゲート回路Ｇ５のゲート
を開く。これによって、ライトイネーブル信号ＷＥの入
力が許可される。これにより、上記メモリブロックＭＢ
１に対する書き込みが可能にされる。ただし、上記消去
禁止信号Ｅｌのハイレベルにより、その消去動作が禁止
されるため、書き替えることは不可能にされる。

また、上記レジスタＲＥＧの消去禁止信号Ｅ１をロウレ
ベル（クリア状態）のとき、上記メモリブロックＭＨＩ
に対するアドレス指定が行われると、オアゲート回路Ｇ
４の出力信号はロウレベルになる。これによって、オア
ゲート回路Ｇ５は、外部端子から供給されるライトイネ
ーブル信号ＷＥの入力を無効にして、書き込み動作の指
示を禁止する。これにより、メモリブロックＭＢＩに対
する書き込み動作も禁止することができる。上記レジス
タＲＥＧの消去禁止信号Ｅｌをクリア状態にすることは
、メモリブロックＭＢＯへの書き替えのための消去を可
能にするため必要になるものである。これによって、メ
モリブロックＭＢＩに対する書き込みを禁止ししつつ、
メモリブロックＭＢＯへの書き替えを可能にできる。ま
た、この実施例では、メモリブロックＭＢＩに対する書
き込み手順としては、上記のように消去禁止信号ＥＩを
セットした後にライトイネーブル信号ＷＥを与えなけれ
ばならないので、誤書き込みの可能性を小さくできる。

なお、以上の説明にでは省略した回路ブロックやその内
部回路及び動作は、前記〔実施例１〕のそれと同様であ
る。

〔実施例４〕 第６図には、この発明に係るＥＥＰＲＯＭ装置の更に他
の一実施例の回路図が示されている。

この実施例では、特に制限されないが、メモリアレイＭ
　−Ａ　ＲＹの記憶エリアは、ワード線方向に対して等
しく２分割されている。外部端子から供給されるアドレ
ス信号ＡＸＯ〜ＡＸｍのビット数が、前記第１図、第４
図及び第５図のそれと等しい場合、メモリアレイＭ−Ａ
ＲＹの記憶容量は、それの２倍の記憶容量を持つように
される。逆に、同図のメモリアレイＭ−ＡＲＹの記憶容
量が、第１図、第４図及び第５図のメモリアレイＭ−Ａ
ＲＹと等しい記憶容量を持つ場合、外部端子から供給さ
れるアドレス信号ＡＸＯ＝ＡＸｍのビット数は、１ビツ
トだけ少なくされる。

これにより、外部端子からアドレス指定する場合、メモ
リアレイＭ−ＡＲＹの半分づつの記憶容量を持つメモリ
ブロックＭＢＯ又はＭＢＩＬか指定できなくされる。上
記メモリブロックＭＢＯ又はＭＢＩを選択するために、
この実施例では、選択ビットＳが内部で発生される。こ
の選択ビットＳは、メモリアレイＭ−ＡＲＹに対する最
上位のＸアドレス信号と見做されると理解されたい。そ
れ故、上記選択ビットＳは、ＸアドレスバフファＸＡＤ
Ｂを介してＸデコーダＸＤＣＲに伝えられる、上記選択
ビットＳは、前記レジスタＲＥＧにより発生される。言
い換えるならば、この実施例のレジスタＲＥＣは、前記
同様な書き込み禁止信号Ｗ■、消去禁止信号ＥＩの他に
選択ビットＳも保持するようにされる。このような選択
ビットＳを設けることによって、前記解読回路ＤＥＣが
省略される。

上記選択ビットＳは、特に制限されないが、第５図に示
した解読回路ＤＥＣの出力信号に置き換えられる。すな
わち、ＸアドレスバッファＸＡＤＢに供給されることの
他、前記第５図と同様なアンドゲート回路Ｇ３の一方の
入力と、オアゲート回路Ｇ４の一方の入力に反転されて
供給される。

上記アンドゲート回路Ｇ３の他方の入力には、前記し・
ジスタＲＥＧの消去禁止信号Ｅｌが供給される。上記消
去禁止信号Ｅｌは、制御回路Ｃ０ＮＴにも供給される。

そして、このアンドゲート回路Ｇ３の出力信号は、上記
オアゲート回路Ｇ４の他方の入力に供給される。このオ
アゲート回路Ｇ４の出力信号は、オアゲート回路Ｇ５の
一方の入力に反転されて伝えられる。このオアゲート回
路Ｇ５の他方の入力には、外部端子から供給されるライ
トイネーブル信号ＷＥが供給される。これにより、アン
ドゲート回路Ｇ５は、Ｌ記オアゲート回路Ｇ４の出力信
号に応じて、上記外部端子から供給されるライトイネー
ブル信号ＷＥの入力を実質的に制限するようにされる。

例えば、レジスタＲＥＧの消去禁止信号Ｅｌを消去不能
を指示するハイレベル（セント状態）のとき、選択ビッ
トＳがセント状態（ハイレベル）にされてメモリブロッ
クＭＢＩに対する選択動作を指示すると、アンドゲート
回路Ｇ３の出力信号がハイレベルになって、オアゲート
回路Ｇ４を通してオアゲート回路Ｇ５のゲートを開く。

これによって、ライトイネーブル信号ＷＥの入力が許可
される。これにより、上記メモリブロックＭＢＩに対す
る書き込みが可能にされる。ただし、上記消去禁止信号
ＥＴのハイレベルにより、その消去動作が禁止されるた
め、書き替えることは不可能にされる。

また、上記レジスタＲＥＧの消去禁止信号Ｅｌをロウレ
ベル（クリア状態）のとき、上記選択ビットＳがセット
状態にされることにより上記メモリブロックＭＢＩに対
する選択動作が指示されると、オアゲート回路Ｇ４の出
力信号はロウレベルになる。これによって、オアゲート
回路Ｇ５は、外部端子から供給されるライトイネーブル
信号ＷＥの入力を無効にして、書き込み動作の指示を禁
止する。これにより、メモリブロックＭＢＩに対する書
き込み動作も禁止することができる。

一方、選択ビットＳをクリア（ロウレベル）にすると、
メモリブロックＭＢＯに対する選択動作が指示される。

これにより、消去禁止信号Ｅｌには無関係にオアゲート
回路Ｇ４の出力信号がハイレベルになって、ライトイネ
ーブル信号ＷＥの入力が有効にされろ。ただし、上記レ
ジスタＲＥＧの消去禁止信号Ｅｌがセント状態ならメモ
リブロックＭＢＯに対する消去動作が禁止され、書き込
みのみが可能になり、上記消去禁止信号ＥＴがクリア状
態なら書き替え動作が可能になる。このようなメモリブ
ロックＭＢＯに対する書き込み及び書き替えは、書き込
み禁止信号ＷＩがクリア状態であることが条件とされる
。

これによって、メモリブロックＭＢＩに対する書き込み
を禁止しつつ、メモリブロックＭＢＯへの書き替えを可
能にできる。また、この実施例では、メモリブロックＭ
ＨＩに対する書き込み手順としては、上記のように消去
禁止信号Ｅｌのセントに加えて選択ビットＳのセットが
必要になるため、書き込みのための手順が複雑になるた
め保護の強化が可能になる。この場合、上記選択ビット
Ｓと消去禁止信号Ｅ１を同時にはセントできないような
構成、例えば別のアドレス割り当てを行うようにするこ
と等によって、いっそう書き込み手順を複雑にできる。

また、メモリアレイＭ−ＡＲＹの記憶エリアをデータ線
方向に対して２分割してもよい。メモリブロックＭＢＯ
及びＭＢＩの同じアドレスのデータを読み出して、メモ
リブロックＭＢＩの内容がメモリブロックＭＢＩに対す
る消去又は書き込み若しくは読み出しを許可するもので
あることを条件として、メモリブロックＭＢＯへのアド
レス指定を許可すること、又は入出力回路Ｉ１０の出力
回路の動作を許可すること等によりメモリブロックＭＢ
Ｏに保持された機密データが書き替えられる又は外部に
出力されてしまうことを禁止することも可能にできる。

この場合、上記正規の機密データの読み出しを可能にす
るため、言い換えるならば、メモリブロックＭＢＩに書
き込まれたデータを読み出しを許可する信号に書き替え
ろことを可能にするため、前記判定回路■、ＯＧを利用
することができる。すなわち、読み出しを禁止する信号
の論理“０”の数を一定数より小さい数にしておいて、
不正な書き込みが行ね力、ない限り、その書き替えを許
可するものとすればよい。

上記メモリアレイＭＡＲＹを２分割することによって、
選択ビットＳにより択一的なメモリブロックＭＢＯと〜
ＩＢ１のアドレス指定を可能とする構成に代え、上記選
択ピッ）Ｓをデコーダの入力とすることによって、任意
のメモリエリアに対する選択動作を有効／無効にする構
成としもよい。

この場合でも、選択ビットＳは実質的なアドレス情報の
一部とみなすことができるから、前記同様な動作を行う
ことができる。

なお、以上の説明では省略した各回路ブロックやその内
部回路及び動作は、前記〔実施例１〕のそれと同様であ
る。

以上の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 （１）電気的に書き込み及び消去が可能にされる不揮発
性記憶回路におけるメモリエリアを分割して、全部又は
一部のメモリエリアに対して書き込み又は消去動作を禁
止する機能を付加することによって、不正なデータの書
き替えを不可能にすることができるという効果が得られ
る。

（２）保護すべきデータが格納されるメモリエリアに対
するアドレス指定を検出して、それに従い消去動作を禁
止させることによって、保護すべきデータの書き込みを
可能にしつつ、それに対する多重書き込みによるデータ
の破壊を行わせるという構成を採ることによって、実質
的なデータ保護を行うことができるという効果が得られ
る。

（３）保護すべきデータが格納されるメモリエリアに対
するアドレス指定を検出するという節電な回路を付加す
ることにより、上記データの保護を実現できるという効
果が得られる。

（４）保護すべきデータに対して、書き込み状態のビッ
トの数を予め設定するという構成を採ることによって、
不正な書き込みが行われたか否かを判定することができ
るという効果が得られる。

（５）読み出しデータにおけろ書き込み状態を示すビッ
ト数を判定して、書き込みビット数が一定数以下のとき
消去動作を許可する構成を採ることよって、データの保
護を図りつつ、保護すべきデータが格納されるメモリエ
リアに対する書き込み、消去及び書き替え試験を簡単に
行うことができるという効果が得られる。

（６）保護すべきデータが格納されるメモリエリアに対
するアドレス指定と、消去禁止信号との組み合わせによ
り、保護すべきデータの最初の書き込みを可能にして上
記メモリエリアに対する書き込みを禁止しつつ、他のメ
モリエリアに対する書き替えを可能にすることができる
という効果が得られる。

（７）内部に選択ビットを設けて、それに応じてメモリ
ブロックの選択に行うものとし、選択ビットのセット状
態に対応して選択されるメモリブロックの消去動作を禁
止することにより保護すべきデータの書き込みを可能に
しつつ、それに対する多重書き込みによるデータの破壊
を行わせるという構成を採ることによって、実質的なデ
ータ保護を行うことができるという効果が得られる。

（８）選択ビットを設けることにより、アドレス指定の
解読回路が不要になるため、より簡単な回路構成により
上記のようなデータの保護が可能になるという効果が得
られる。

（９）選択ビットの指定により同じアドレスが割り当て
られる２つのメモリブロックを択一的に選択状態にする
構成を採ることにより、一方のメモリブロックに対する
データの書き込み又は読み出しが指示されたとき、それ
に先立って又は同時に他方のメモリブロックの同一アド
レスのデータを読み出して、その動作を許可するか禁止
するかを判定させることが可能になる。これにより、デ
ータの単位で保護を可能になるという効果が得られる。

以上本発明者によって成された発明を実施例に基づき具
体的に説明したが、本願発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、ＥＥＰＲＯＭ
は、消去動作と書き込み動作が独立して指定され、それ
に応じてメモリアレイに対する消去や書き込みが行われ
るものであってもよい。また、前記第１書き込み動作モ
ードから第２書き込み動作モードへの移行は内部で自動
的になされるものであ、ってもよい。或いはメモリアレ
イが構成されるウェル領域を分離させることによって、
メモリブロック毎に全面消去が行われるものとしてもよ
い。さらに、保護すべきデータが格納されるメモリブロ
ックの容量は、マスタースライス方式により指定可能と
するものであってもよい。例えば、第１図の実施例では
、解読回路に供給されるアドレス信号を変更することに
よって、簡単にメモリブロックＭＢＩのメモリエリアを
変更可能になる。また、メモリブロックの分割方式は、
ワード線群の分割によるものの他、データ線群の分割に
よるもの、又はそれらの組み合わせから構成されるもの
であってもよい、このようにデータ線群の分割を採る場
合には、Ｙアドレスバッファからのアドレス信号を受け
る解読回路を設けること又は選択ビットをＹアドレスバ
ッファやデコーダに供給すること等により実現できる。

さらに、メモリアレイやその周辺回路の具体的構成は、
種々の変形を採ることができるものである。例えば、高
電圧−ｖｐｐは外部より供給されるものとしたが、高電
圧発生回路を内蔵してもよい。

また、前記のように周辺回路をＣＭＯ５回路にするもの
の他、ＮチャンネルＭＯ３ＦＥＴ又はＰチャンネルＭＯ
５ＦＥＴのみから構成されるものであってもよい。さら
に、書き込み／消去のための高電圧としては、ＭＮＯＳ
）ランジスタが形成される基板を回路の接地電位に固定
しておいて、正の高電圧と負の高電圧を用いることによ
り行うもの等種々の実施形態を採ることができる。　こ
の発明に係るＥＥＦＲＯＭは、前記実施例のように単体
の不揮発性記憶装置として構成されるものの他、上記の
ようなデータ保護機能を実現するための回路規模が小さ
くことから、例えばイシングルチップのマイクロコンピ
ュータ等のようなディジタル集積回路に比較的Ｎ嗅に内
蔵させることができる。上記のような保護機能が付加さ
れたＥＥＰＲＯＭを内蔵するシングルチップマイクロコ
ンピュータにあっては、ＩＣカードに通したものとする
ことができる。すなわち、ＩＣカードにあっては内蔵の
半導体集積回路装置を保護するために、カードの強化が
必要になる。を記のようにＥＥＦＲＯＭを内蔵するシン
グルチップマイクロコンピュータが実現できればＩＣカ
ードに内蔵される半導体集積回路装置の物理的大きさを
小さくできるため、その強化が簡単になりＩＣカードの
低コスト化も可能になる。

また、電気的に書き込み及び消去が可能にされる不揮発
性記憶素子としては、ＭＮＯＳ）ランジスタの他、ＦＬ
ＯＴＯＸ（フローティングゲート・トンネルオキサイド
）構造のもの等何であってもよい。

この発明は、電気的に書き込み及び消去が可能にされる
不揮発性記憶回路を含む半導体集積回路装置に広く利用
できるものである。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、電気的に書き込み及び消去が可能にされる
不揮発性記憶回路におけるメモリエリアを分割して、全
部又は一部のメモリエリアに対して書き込み又は消去動
作を禁止する機能を付加することによって、不正なデー
タの書き替えを不可能にすることができる。

【図面の簡単な説明】

第１図は、この発明に係るＥＥＰＲＯＭ装置の一実施例
を示すブロック図、 第２図は、そのメモリアレイ及び主要な周辺回路の一実
施例を示す回路図、 第３図は、その書き込み動作の一例を説明するためのタ
イミング図、 第４図は、この発明に係るＥＥＰＲＯＭ装置の他の一実
施例を示すブロック図、 第５図は、この発明に係るＥＥＰＲＯＭ装置の他の一実
施例を示すブロック図、 第６図は、この発明に係るＥＥＰＲＯＭ装置の更に他の
一実施例を示すプロ・ツク図である。 Ｍ　−Ａ　ＲＹ・・メモリアレイ、ＭＢＯ，ＭＨＩ・・
メモリブ゛コック、Ｘ　Ａ　Ｉ）　Ｂ・・Ｘアドレスバ
ッファ、Ｘｒ）ＣＲ・・：〈デコーダ、ＹＡＤＢ−・Ｙ
アドレスバッファ、Ｙ　Ｉ）　ＣＲ・・Ｙデコーダ、Ｉ
ｌｏ・・入出力回路、Ｃ０ＮＴ・・制御回路、ＤＥＣ−
・Ｍ読回路、ＲＥＧ・・レジスタ、ＬＯＧ・・判定回路
、ＬＶＣ・−レベル変換回路、ＦＦ・・ラッチ回路、Ｖ
ｉｇ−Ｇ、Ｖｗ−Ｇ、Ｖｃ　−Ｇ・・制御Ｍ電千発生回
路、ＷＥＬＬ・・ウェル領域、ＤＩＢ・・データ入力回
路、ＤＯＢ・・データ出力回路、ＤＶＲ・・駆動回路、
Ｏ２０・・発振回路

Claims (1)

1. 【特許請求の範囲】 １、電気的に書き込み及び消去が可能にされる不揮発性
   記憶回路を備えてなり、かかる不揮発性記憶回路におけ
   るメモリエリアの一部又は全部のエリアを消去又は書き
   込み若しくは読み出し動作を選択的に禁止する機能を持
   たせたことを特徴とする半導体集積回路装置。 ２、上記不揮発性記憶回路の一部又は全部のエリアを消
   去又は書き込み若しくは読み出し動作を選択的に禁止す
   る機能は、対応するメモリエリアに対してアドレス選択
   動作を禁止する回路により実現されるものであることを
   特徴とする特許請求の範囲第１項記載の半導体集積回路
   装置。 ３、上記不揮発性記憶回路の一部又は全部のエリアを消
   去又は書き込み若しくは読み出し動作を選択的に禁止す
   る機能は、その制御信号の入力を無効にする回路により
   実現されるものであることを特徴とする特許請求の範囲
   第１項記載の半導体集積回路装置。 ４、上記不揮発性記憶回路の一部又は全部のエリアを消
   去又は書き込み若しくは読み出し動作を選択的に禁止す
   る機能は、対応するメモリエリアに対してアドレス選択
   動作を選択的に禁止する回路と、その制御信号を選択的
   に無効にする回路との組み合わせにより実現されるもの
   であることを特徴とする特許請求の範囲第１項記載の半
   導体集積回路装置。 ５、上記消去又は書き込みが不可能にされるメモリエリ
   アに保持される単位のデータは複数ビットからなり、こ
   の単位のデータを構成する複数ビットからなる記憶情報
   のうち書き込み状態を示すビットの数が単位のデータビ
   ット数より少ない数に制限されるものであることを特徴
   とする特許請求の範囲第１、第２、第３又は第４項記載
   の半導体集積回路装置。 ６、上記消去又は書き込みが禁止されるメモリエリアに
   保持されるデータは、書き込み状態を示すビット数を判
   定する判定回路に供給され、この判定回路による判定結
   果に従いそのメモリエリアに対する書き込み又は消去が
   選択的に禁止されるものであることを特徴とする特許請
   求の範囲第５項記載の半導体集積回路装置。