JPS63175300A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体集積回路装置に関するもので、例え
ば、情報処理のためのプログラムが格納されるＲＯＭ　
（リード・オンリー・メモリ）がＥＰＲＯＭにより構成
された１チップのマイクロコンピュータに利用して有効
な技術に関するものである。

〔従来の技術〕

１チフプのマイクロコンピュータにあっては、内蔵のＲ
ＯＭに書込まれたプログラムに従って所定の情報処理を
行うものである。本願出願人においては、先に上記内＠
ＲＯＭとしてＥＰＲＯＭ（エレクトリカリ・プログラマ
ブル・リード・オンリー・メモリ）を用いたｌチップの
マイクロコンピュータを開発した。このようにＥＰＲＯ
Ｍを用いることによって、ユーザーが希望する情報処理
機能を持った１チップのマイクロコンピュータを逸早く
提供できるとともに量産性の向上を図ることができるも
のとなる。すなわち、上記内蔵ＲＯＭとしてマスク型Ｒ
ＯＭを用いると、そのプログラム書き込みのための各種
マスクの製造、及びそのマスクを用いた集積回路の製造
に時間を費やしてしまうからである。上記ＥＰＲＯＭ内
蔵の１チップマイクロコンピユータに関しては、例えば
■日立製作所昭和６０年１０月発行ｒＺＴＡＣマイクロ
コンピュータ　ＨＤ６３７０１ＸＯユーザーズマニアル
１がある。

〔発明が解決しようとする問題点〕

上記１チップマイクロコンピュータに内蔵されるＥＰＲ
ＯＭあっては、等価的にマスク型ＲＯＭと同様に扱うた
め、その消去動作が不能にされてしまう、半導体集積回
路装置は半導体ウェハ上に回路が完成すると、ブロービ
ングによってその書き込み／読み出しテストを含む機能
試験を行い、良品とされたものについてのみ後の組み立
て工程が行われる。しかしながら、この組み立て工程に
おいて不良が発生する虞れがあり、製品完成後にあって
は上記のように消去不能にされるため、ＥＰＲＯＭに関
しては書き込みテストを行うことができない、このため
、不良品を出荷する虞れがあり、信頼性において問題を
残している。

この発明の目的は、消去不能にされた内蔵のＥＰＲＯＭ
回路における信頼性の改善を図った半導体集積回路装置
を提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、消去不能にされるＥＰＲＯＭに対してダミー
記憶素子からなる書き込みテスト用の記憶領域を設けて
、それを特定の外部端子から供給された制御信号に基づ
いてメモリアクセスを可能にするものである。

〔作　用〕

上記した手段によれば、上記ダミー記憶素子に対して書
き込みを行うことができるから、ユーザーにおいて使用
されるＥＰＲＯＭのデータ線やワード線及びその選択回
路に関する回路機能の試験を行うことができる。

〔実施例〕

第１図には、この発明が適用された１チップマイクロコ
ンピユータの一実施例のブロック図が示されている。

同図において、破線で囲まれた部分は集積回路ＬＳＩで
あり、ここに形成された各回路ブロックは、全体として
１チップマイクロコンピユータを構成しており、公知の
半導体集積回路の製造技術によってシリコンのような１
個の半導体基板上において形成される。

記号ＣＰＵで示されているのは、マイクロプロセッサで
あり、その主要構成ブロックが代表として例示的に示さ
れている。

Ａはアキュムレータ、Ｘはインデックスレジスタ、ＣＣ
はコンディジ岬ンコードレジスタ、ＳＰはスタックポイ
ンタ、ＰＣＨ，ＰＣＬはプログラムカウンタ、ＣＰＵ−
Ｃ０ＮＴはＣＰＵコントローラ、ＡＬＵは算術論理演算
ユニットである。

このようなマイクロプロセッサＣＰＵの構成は、例えば
、−オーム社から昭和５３年４月１０に発行されたｒマ
イクロコンピュータの基礎」矢田光治著によって公知で
あるので、その詳細な説明を省略する。

記号Ｉ１０で示されているのは、入出力ボートであり、
その内部にデータ伝送方向レジスタを含んでいる。また
、記号Ｉで示されているのは、入力専用ボートである。

記号Ｏ３Ｃで示されているのは、発振回路であり、特に
制限されないが、外付される水晶振動子Ｘｔａｌを利用
して高精度の基準周波数信号を形成する。この基準周波
数信号により、マイクロプロセッサＣＰＵにおいて必要
とされるクロックパルスが形成される。また、上記基準
周波数信号は、タイマーの基準時間パルスとしても用い
られる。

このタイマーは、カウンタＣ０ＵＴ、ブリスケーラＰＲ
及びコントローラＣ０ＮＴとによって構成される。

記号ＲＡＭで示されているのは、ランダム・アクセス・
メモリであり、主として一部データの記憶回路として用
いられる。

記号ＥＰＲＯＭで示されているのは、エレクトリカリ・
プログラマブル・リード・オンリー・メモリであり、各
種情昨処理のためのプログラムが書込まれる。

以上の各回路ブロックは、マイクロプロセッサＣＰＵを
中心としバスＢＵＳによって相互に接続されている。こ
のバスＢＵＳには、データバスとアドレスバスとが含ま
れるものである。なお、上記バスＢυＳの内、アドレス
バスＡＤＤは、ＥＰＲＯＭに対する書き込み動作等のた
めに、外部端子に結合されている。

この実施例のマイクロコンビエータにおいては、上記Ｅ
ＰＲＯＭを用いることから、その書き込み等の制御回路
ＷＣＯＮが設けられる。特に制限されないが、この制御
回路ＷＣＯＮは、外部端子ＶＰＲから供給された電圧レ
ベルを識別して、書き込み／読み出し動作モードのｉ＃
１ｍや、その書き込み高電圧を上記ＥＰＲＯＭに供給す
る０例えば、外部端子ｖｐｐから内部電源電圧Ｖｃｃの
ような比較的低い電圧（５ｖ）又は回路の接地電位が供
給されると、内蔵の電圧レベル検出回路によってロウレ
ベルの識別信号が形成される。このロウレベルの信号は
、例えば、ＣＰＵによってＥＰＲＯＭが選択された時に
読み出し動作モードにするために利用される。一方、外
部端子ｖｐｐからＥＰＲＯＭの書き込み用の高電圧（例
えば約１２Ｖ）が供給されると、上記電圧レベル検出回
路によってハイレベルの識別信号が形成される。このハ
イレベルの信号は、例えば、ＥＰＲＯＭのデータ入カバ
ソファを動作状態にするとともに、データバスから供給
された情報に従い、上記高電圧ｖｐｐを利用して形成さ
れた論理“Ｏ“の書き込み高レベル信号を加工形成して
、選択されたメモリセル（コントロールゲートとフロー
ティングゲートを持つスタックドゲート構造の不運発性
記憶素子）に論理。

Ｏ”の書き込みを行う、なお、この時には、ＥＰＲＯＭ
には外部からアドレス信号が直接供給されるものである
。なお、上記電圧レベル検出回路は、後述する第３図に
示すような回路によって実現される。

また、この実施例の集積回路ＬＳＩは、例えば、その全
体がプラクチックパフケージ等により封止される。した
がって、上記パッケージングが行われ後は内蔵のＥＰＲ
ＯＭは、その消去動作が不能にされる。

第２図には、上記ＥＰＲＯＭの一実施例のブロック図が
示されている。

メモリアレイＭ−ＡＲＹは、上記スタックドゲートＭＯ
５ＦＥＴからなる不蓮発性記憶素子がマリトリックス配
置されて構成される。これらの記憶素子のコントロール
ゲートは対応するワード線に結合され、ドレイン電極は
対応するデータ線（又はピント線）に結合される。この
実施例では、同図に点線で示したようにメモリアレイＭ
−ＡＲＹの一部（ＤＭＸ、ＤＭＹ）に製品完成後の書き
込みテストに用いられるダミー記憶エリアが設けられる
。上記メモリアレイＭ−ＡＲＹのワード線は、上記ダミ
ー記憶エリアＤＭＹに配置されるダミー記憶素子のコン
トロールゲートにも接続される。このダミー記憶エリア
ＤＭＹにはダミーデータ線が設けられる。上記メモリア
レイＭ−ＡＲＭのデータ線は、上記ダミー記憶エリアＤ
ＭＸに配置されるダミー記憶素子のドレイン電極にも接
続される。このダミー記憶エリアＤＭＸにはダミーワー
ド線が設けられる。

上記メモリアレイＭ−＾ＲＹのワード線及びダミー記憶
エリアＤＭＸのダミーワード線は、Ｘアドレスデコーダ
Ｘ−ＤＣＲによって選択される。

ただし、ダミーワード線は、１ｊｉ述するような信号Ｄ
ＳＸが形成されたとき選択状態にされる。この信号ＤＳ
Ｘは、それが選択レベルにされたときメモリアレイＭ−
ＡＲＹの全ワード線を非選択状態にさせる。上記メモリ
アレイＭ−ＡＲＹのデータ線（又はビット線）及びダミ
ー記憶エリアＤＭＹのダミーデータ線は、Ｙアドレスデ
コーダＹ−ＤＣＲによって選択される。ただし、ダミー
データ線は、後述するような信号ＤＳＹが形成されたと
き選択状態にされる。この信号ＤＳＹは、それが選択レ
ベルにされたときメモリアレイＭ−ＡＲＹの全データ線
を非選択状態にさせる。上記データ線及びダミーデータ
線の選択は、上記Ｙ−ＤＣＲによって形成された選択信
号によってオン状態にされるカラムスイッチＭＯＳＦＥ
Ｔによりデータ線と共通データ線とが接続されることに
より行われる。上記アドレスデコーダＸ−ＤＣＲ，Ｙ−
ＤＣＲは、アドレスバスＡＤＤから供給されるアドレス
信号を受けて、それを保持するラッチ機能を持ち、保持
したアドレス信号を解読して上記メモリセルの選択信号
を形成する。

上記信号ＤＳＸ及びＤＳＹは、例えば、第３図を参照し
て後述するように、外部から供給される特定のアドレス
信号が約１２Ｖのような高電圧にされたとき、その高電
圧検出動作を行う回路によって形成される。これにより
、マイクロプロセッサＣＰＵから見たアドレス空間には
、上記ダミー記憶エリアＤＭＸ及びＤＭＹは含まれない
。また、ダミー記憶エリアＤＭＸ及びＤＭＹの一部の記
憶ビットを、製品のコード及びその来歴を示すコード情
報の格納エリアとして利用することもできる。

上記共通データ線は、入出力回路Ｉ１０を介してデータ
バスＤＡＴに接続される０例えば、上述のような読み出
し動作ならば、出力回路が動作状態になって、共通デー
タ線の信号をデータバスＤＡＴに伝達する。また、書き
込み動作ならば、前記制御信号によって入力回路が動作
状態にされるとともに、データバスの信号が論理“０”
ならそれを高電圧ｖｐｐを利用してレベル変換して共通
データ線に伝える。

第３図には、上記書き込みテストに利用されるダミーワ
ードｖＡ（ダミーデータ線）の選択信号ＤＳＸ　（ＤＳ
Ｙ）を形成する高電圧検出回路の一実施例の回路図が示
されている。

特定のアドレス端子Ａｉは、Ｐチャンネル型のＭＯ３Ｆ
ＢＴＱＩのソースに接続される。このＭＯＳＦＥＴＱＩ
は、例えば半導体基板上のフィード酸化膜上に形成され
たポリシリコン層を利用して、そのソース、ドレイン及
びチャンネル領域が形成される。すなわち、上記ポリシ
リコン層にチャンネル領域となる部分を挟んで比較的高
い濃度にＰ°型不純物をドープして、ソースとドレイン
領域を形成する。上記ソースとドレインとの間のチャン
ネル領域上に、薄い厚さのゲート絶縁膜を介してゲート
電極が形成されることによって、ＭＯＳＦＥＴＱＩが構
成される。上記ゲート電極は、定常的に回路の接地電位
点に接続される。なお、上記フィールド酸化膜の下にウ
ェル領域を形成して、このウェル領域に上記ゲート電極
と同じ回路の接地電位を供給するものとしてもよい。こ
れにより、ＭＯＳ　Ｆ　ＥＴＱ　１のゲートとソースと
の間には、上記アドレス端子Ａｉから供給される電圧が
供給されることになる。なお、上記のように、絶縁膜上
に形成されたポリシリコン層を利用して高電圧を検出す
るためのＭＯＳＦＥＴＱＩを構成するものであるので、
上記のような電源電圧ＶＣＣ以上の高い電圧を供給して
も、半導体基板や、ウェル領域との電気的な分離が行わ
れるでいるため、ＣＭＯ３集積回路におけるラフチアツ
ブが生じる虞れが無い。

上記ＭＯＳＦＥＴＱＩのドレインには、特に制限されな
いが、ダイオード形態にされたＮチャンネルＭＯＳＦＥ
ＴＱ２とＱ３が設けられる。これらのＭＯＳＦＥＴＱ２
とＱ３は、レベルシフト用（７）ＭＯＳ　Ｆ　ＥＴテあ
り、上記ＭＯＳＦＥＴＱＩによる約８ｖのようなしきい
値電圧による判定レベルを約１０ｖのような判定レベル
に高くするものである。上記ＭＯＳＦＥＴＱ３には、上
記ＭＯＳＦＥＴＱＩに対する負荷手段としてのＰチャン
ネルＭＯ８ＦＥＴＱ４が接続される。、：、（７）ＭＯ
ＳＦＥＴＱ４のゲートは、定常的に回路の接地電位が供
給されることによって抵抗素子として作用する。

上記のＭＯＳＦＥＴＱＩ　ＮＱ４からなる直列回路にお
けるリーク電流電流の発生を防止するため、上記ＭＯＳ
ＦＥＴＱ４と回路の接地電位との間には、Ｎチャンネル
型のスイッチＭＯＳＦＥＴＱ５が設けられる。このＭＯ
ＳＦＥＴＱ５のゲートには、ＥＰＲＯＭの動作モード信
号ＥＰＭが供給される。ＭＯＳＦＥＴＱ５は、上記ＭＯ
Ｓ　Ｆ　ＥＴＱ４に比べて、そのコンダクタンスが大き
く設定される。

上記ＭＯＳＦＥＴＱ４とＱ３の接続点から電圧検出信号
が出力される。この実施例では、スイッチＭＯ３ＦＰ、
ＴＱ５がオフ状態であって、アドレス端子Ａｉのレベル
が比較的低いとき、上記検出信号がフローティング状態
にされてしまうのを防止するため、上記検出信号は、上
記動作モード信号ＥＰＭによって制御されるアンド（Ａ
ＮＤ）ゲート回路Ｇを介して出力される。このゲート回
路Ｇの出力信号ＤＳＸ　（Ｙ）は、上記メモリアレイＤ
ＭＸ　（ＤＭＹ）の選択信号を形成する。

なお、上記メモリアレイＤ　Ｍ　Ｙに対応して、図示し
ない別のアドレス端子等からの高電圧を受ける上記同様
な電圧検出回路が設けられ、上記信号ＤＳＹが形成され
る。また、上記書き込み高電圧Ｖｌ）ｐも、上記同様な
電圧検出回路が利用される。

この場合には上記のようなアドレス端子Ａｉに代え、ｖ
　ｐｐ＠子に上記同様な電圧検出回路が接続されるもの
である。

この実施例回路におけるレベル判定動作は、次の通りで
ある。

ＥＰＲＯＭの動作モード状態においては、上記動作モー
ド信号ＥＰＭがハイレベルにされる。これにより、ＭＯ
Ｓ　Ｆ　ＥＴＱ　５はオン状態にされる。

このようなＥＰＲＯＭの動作状態において、外部端子Ａ
ｉを約５Ｖのような電源電圧以上の高い約１２Ｖにする
と、ＭＯＳＦＥＴＱＩがオン状態にされる。これにより
、ＭＯ８ＦＥＴＱ４とＭＯＳＦＥＴＱＩとのコンダクタ
ンス比に応じて、ＭＯＳＦＥＴＱ４のソースから得られ
る出力信号がアンドゲート回路Ｇのロジックスレッシッ
ルド電圧より高い電圧にされる。これにより、アンドゲ
ート回路Ｇの出力信号ＤＳＸ　（Ｙ）がハイレベルにさ
れ、メモリアレイＤＭＸのダミーワード線が選択状態に
される。このとき、上記信号ＤＳＸによりメモリアレイ
Ｍ−ＡＲＹの全ワード線は非選択４犬態にされる。これ
により、ＥＰＲＯＭに対して書き込みモードを指示する
と、上記ダミーワード線に結合されるダミー記憶素子に
対して書き込みを行うことができる。これの書き込み後
の読み出し動作によって、カラム（Ｙ）系の書き込み回
路、すなわち、アドレスデコーダＹＤＣＲ，及び書き込
みアンプ等及びデータ線の良／不良を判定することがで
きる。

また、上記同様な回路によって信号ＤＳＹを発生させる
。これにより、メモリアレイＤＭＹのダミーデータ線が
選択状態にされる。このとき、上記信号ＤＳＹによりメ
モリアレイＭ−ＡＲＹの全データ線は非選択状態にされ
る。したがって、ＥＰＲＯＭに対して書き込みモードを
指示すると、上記ダミーデータ線に結合されるダミー記
憶素子に対して書き込みを行うことができる。これの書
き込み後の読み出し動作によって、ロウ（Ｘ）系の書き
込み回路、すなわち、アドレスデコーダＸＤＣＲ、ワー
ド線等の良／不良を判定することができる。

上記メモリアレイＤＭＸ及びＤＭＹの書き込みテストの
中において、特に制限されないが、特定のビットに対し
ては製品コードやその来歴等を記憶する情報ビットを書
き込むようにするものである。

上記外部端子Ａｔが上記電源電圧Ｖｃｃのような比較的
低い電位、又は回路の接地電位のようなロウレベルなら
、ＭＯＳＦＥＴＱＩがオフ状態にされる。これにより、
ＭＯ５ＦＥＴＱ４のソース電位は、回路の接地電位のよ
うなロウレベルにされる。これにより、アンドゲート回
路Ｇの出力信号ＳＣはロウレベルにされる。したがって
、この場合には、上記メモリアレイＤＭＸ　（ＤＭＹ）
は非選択状態にされ、これに代わってメモリアレイＭ−
ＡＲＹに対する書き込み又は読み出し動作が行われる。

マイクロコンピュータ側の動作モード状態にあっては、
上記制御信号ＥＰＭはロウレベルにされる。これに応じ
てＭＯ５ＦＥＴＱ５はオフ状態にされる。したがって、
上記外部端子Ａｉに供給される電圧やＭＯＳＦＥＴＱＩ
のプロセスバラッキに無関係に、外部端子Ａｔに流れる
入力リーク電流の発生を防止することができる。したが
って、上記制御信号ＥＰＭがロウレベルにされ、外部端
子Ａｉに最大許容電圧を供給してもリーク電流が発生す
ることがない、この場合には、ＭＯＳＦＥＴＱＩとＱ５
が共にオフ状態にされることによって、ＭＯＳＦＥＴＱ
４のソースから得られる出力信号はフローティング状態
にされるが、上記制御信号ＥＰＭのロウレベルによって
、アンドゲート回路Ｇの出力信号ＤＳＸ（Ｙ）はロウレ
ベルにされる。このことは、書き込み用の高電圧ｖｐｐ
の供給の有無を検出する電圧検出回路にあっても同様で
ある。

上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 （１１消去不能にされるＥＰＲＯＭに対してダミー記憶
素子からなる書き込みテスト用の記憶領域を設けて、そ
れを特定の外部端子から供給された制御信号に基づいて
メモリアクセスを可能にすることにより、製品完成後に
おいて上記ダミー記憶素子に対する書き込み動作の実施
によりユーザーにおいて使用されるＥＰＲＯＭのデータ
線やワード線及びその選択回路に関する回路機能の試験
を行うことができるから、信頼性の向上を実現できると
いう効果が得られる。

（２）上記テスト領域に対するアクセスを行う制御信号
として、外部端子から供給される電源電圧以上の高い電
位を供給するとともに、その検出素子として絶縁膜上に
形成されたポリシリコン層に形成されたＭＯＳ　Ｆ　Ｅ
Ｔを利用することにより、比較的高いしきい値電圧で比
較的大きな抵抗値のＭＯＳＦＥＴを構成することができ
る。これによって、特別な外部端子を設けることなく、
上記高い電圧が供給される外部端子と半導体基板やウェ
ル領域及びそこに形成されるソース、ドレイン領域とが
電気的に分離でき、ランチアップに対する格別な配慮が
不用にできるという効果が得られる。

（３）上記テスト用の記憶エリアの一部に製品コード等
の情報を記憶させるようにすることによって、製品管理
が容易になるととともに、出荷後の不良発生時の製品来
歴等を簡単に知ることができるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、書き込みテス
ト用のメモリエリアをアクセスさせるための制御信号は
、独立した外部端子から供給するものであってもよい。

また、アドレス端子等の既存の外部端子を利用して通常
動作では供給されない高電圧を供給することによって、
上記テスト用のメモリエリアをアクセスする制御信号を
形成する場合、その高電圧検出回路の具体的構成は、ゲ
ート絶縁膜としてフィールド絶縁膜を用いるようにした
寄生ＭＯＳＦＥＴを利用するもの、あるいは多数のダイ
オード形態の直列ＭＯＳ　Ｆ　ＥＴを用いて等価的に高
しきい値電圧のＭＯＳ　Ｆ　ＥＴを構成するもの箸種々
の実施形態を採ることができるものである。

以上の説明では主として本願発明をその背景となったＥ
ＰＲＯＭ内蔵の１チップマイクロコンピユータに適用し
た場合を説明したが、この発明はこれに限定されるもの
でな（、上記のようにＥＰＲＯＭを消去不能状態にして
内蔵する各種半導体集積回路装置に広く利用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、消去不能にされるＥＰＲＯＭに対してダミ
ー記憶素子からなる書き込みテスト用の記憶領域を設け
て、それを特定の外部端子から供給された制御信号に基
づいてメモリアクセスを可能にすることにより、・製品
完成後において上記ダミー記憶素子に対する書き込み動
作によりユーザーにおいて使用されるＥＰＲＯＭのデー
タ線やワード線及びその選択回路に関する回路機能の試
験を行うことができるから、信頼性の向上を実現できる
もとなる。

【図面の簡単な説明】

第１図は、この発明が適用された１チップマイクロコン
ピユータの一実施例を示すブロック図、第２図は、その
ＥＰＲＯＭの一実施例を示すブロック図 第３図は、そつ高電圧検出回路の一実施例を示す回路図
である。 ＣＰＵ・・マイクロプロセッサ、ＣＰＵ−Ｃ０ＮＴ・・
ＣＰＵコントローラ、ＡＬＵ・・算術論理演算ユニット
、Ａ・・アキュムレータ、Ｘ・・インデックスレジスタ
、ＣＣ・・コンディションコードレジスタ、ＳＰ・・ス
タックポインタ、ＰＣＩ、ＰＣＬ・・プログラムカウン
タ、ＲＡＭ・・ラング・アクセス・メモリ、ＥＰＲＯＭ
・・エレクトリカリ・プログラマブル・リード・オンリ
ー・メモリ、Ｉｌｏ・・入出力ボート、■・・入力専用
ボート、ｏＳＣ・・発振回路、Ｃ０ＵＴ・・カウンタ、
Ｃ０ＮＴ・・コントローラ、ＰＲ・・プリスケーラ、Ｂ
ＵＳ・・バス、ＷＣＯＮ・・制御回路、Ｍ−ＡＲＹ・・
メモリアレイ、ＤＭＸ。 ＤＭＹ・・ダミー記憶エリア、Ｘ−ＤＣＲ・・Ｘアドレ
スデコーダ、Ｙ−ＤＣＲ・・Ｙアドレスデコーダ、Ｉｌ
ｏ・・入出力回路 代理人弁理士　小川　勝馬・′−゛き ・　　１

Claims (1)

1. 【特許請求の範囲】 １、消去不能にされるとともに、特定の外部端子から供
   給された制御信号に基づいてメモリアクセスが可能にさ
   れるダミー記憶素子からなる記憶領域を持つＥＰＲＯＭ
   回路を内蔵することを特徴とする半導体集積回路装置。 ２、上記制御信号は、特定の外部端子から供給される電
   源電圧以上の高い電圧であり、この高電圧を受けて高い
   抵抗値のもとにオン状態にされるＭＯＳＦＥＴと上記Ｅ
   ＰＲＯＭ回路の動作モード信号によってオン状態にされ
   るスイッチＭＯＳＦＥＴとの直列回路を含む高電圧検出
   回路に供給され、上記ダミー記憶素子からなる記憶領域
   に対するアクセスを可能にする制御信号が形成されるも
   のであることを特徴とする特許請求の範囲第１項記載の
   半導体集積回路装置。 ３、上記ＥＰＲＯＭ回路は、１チップのマイクロコンピ
   ュータを構成する集積回路に内蔵されるものであること
   を特徴とする特許請求の範囲第１又は第２項記載の半導
   体集積回路装置。