JPS5930299A

JPS5930299A - 集積回路

Info

Publication number: JPS5930299A
Application number: JP57138529A
Authority: JP
Inventors: Shozo Satake; 佐竹　省三
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1982-08-11
Filing date: 1982-08-11
Publication date: 1984-02-17

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明は集積回路に関し、特に論理回路とメモリとを内
蔵する集積回路に関する。

従来技術近年、半導体集積回路の高集積化が進展し、大規模な論
理回路と、それと接続された大容量のＲＡＭ＋ＲＯＭな
どのメモリを内蔵した半導体集積回路が実現している。

従来の斯る半導体集積回路においでは、内部のメモリに
対しては論理回路を介してのみアクセスできる構成であ
ったため、内部メモリの充分なテストを行なうことがで
きないという欠点があった。

具体例で説明すると、第１図は内部にＲＡＭ。

ＲＯＭをもつ１チツプタイプのマイクロプロセッサのブ
ロック図である。マイクロプロセッサユニット（以下Ｍ
ＰＵ）１０１には、外部ピンからクロック信号１２６と
リセット信号１２７が入力される。

ＭＰＵ１０１からはアドレスバス１２０、ｆ一タバス１
２Ｌ入入出力読出倍信号以下ＩＯＲ）１２２、入出力書
込み信号（以下ＩＯＷ）１２８、メモリ読出し信号（以
下ＭｇＭＲ）１’２４、メモリ書込み信号（以下ＭＥＭ
Ｗ）１２５が出力している。アドレスバス１２０、デー
タバス１２１は入出力ボート１０４。

１０５、　１０６，　１０？　、およびＦＬ　Ａ　Ｍ　
１０２、ＲＯＭｌ（１３に入力している。ＩＯ几倍信号
１２２ＩＯＷＯ号１２３は入出力ポート１０４，　１０
５，　１０６　、　１０７に入力している。ＭＥＭＲ信
号１２４はＲＡＭ１０２および凡ＯＭ１０８に人力Ｌ、
ＭＥＭＷ信号１２５は几ＡＭ１０２に入力している。入
出力ボート１０４　、１０５　、１０６　、１０７は外
部ピンとの双方向信号が接続されている。また、ＲＯＭ
１０８の中にはプログラムが格納されている。

この１チツプマイクロプロセツサは、リセット信号１２
７を入力後、クロック信号１２７を入力することによっ
て動作する。すなわち、ＭＰＵ１０１はＲＯＭ１０３ヘ
アドレスバス１２０を介してアドレスを出力し＼ＭＥＭ
Ｒ信号１２４を出力してＲＯＭ１０３から命令を読出し
、その命令に従った動作を行なう。これらの命令を順次
実行するなかで、ＭＰ　Ｕ　１０１は入出力ボート１０
４　、１０５　、１０６　、１０７　、あるいはＲ，Ａ
　Ｍ　１０２をアドレスバス１２０とＩＯＲ信号１２２
、ＩＯＷ信号１２３、ＭＥＭＲ信号１２４、ＭＥＭＷ信
号１２４で制御することによって、データバス１２１を
介してＲＡ　Ｍ　１０２に対する読み書き、外部とのデ
ータのやりとりを行なう。

しだがって、ＲＡ、Ｍ１０２またはＲＯＭ１０Ｂのテス
トは、ＲＯＭ１０Ｂ内のプログラムの実行を通してしか
、つまり制御論理であるＭ　Ｐ　Ｕ　１０１を介在させ
た形でしか行ない得ない。このような方法では、メモリ
単体を直接テストする場合はど充分なテストを期待でき
ないし、また一般にテストにも長時間を要する。

発明の目的本発明の目的は、叙上の如き問題点の解決を図り、内部
メモリの充分なテストを可能としだ集積回路を提供する
ことにある。

しかして本発明は、メモリと、このメモリの制両に少な
くとも関与する論理回路とを内蔵した集積回路において
、外部ピンを通じてテストモードが指定された場合に、
上記の論理回路を上記の論理回路を上記のメモリから切
り離す回路と、上記の論理回路の関与なしに上記のメモ
リに対して外部ピンより直接的にアクセスするだめの回
路を有することを特徴とする集積回路を要旨とするもの
である。

以下、一実施例について本発明を説明する。

発明の実施例第２図は、本発明の一実施例である１チツプマイクロプ
ロセツサのブロック図である。

マイクロプロセッサユニット（ＭＰＵＩ　）には、外部
ピンからクロック信号ｚ６とリセット信号２７を入力す
る。まだ、リセット信号２７はモード設定フリップフロ
ップ１０のＣＬＫ入力に与えられる。ＭＰＵ１はアドレ
スバス２０、データバス２Ｊ１、Ｉ　０１．（信号２２
、ＩＯＷ信号２Ｂ、ＭＥＭＲ信号２４、ＭＥＭＷ信号２
５をバッファ回路１１？介して出力する。まだ、モード
設定フリップフロップ１０のＤ入力には入出カポ−トロ
への外部信号（外部ピンからの信号）の１本が入力され
、その外部信号の状態をリセット信号２７が与えられた
時にラッチする。モード設定回路１０の出力は、バッフ
ァ回１１８１１及び入出力ボート４゜５．６に接続する
。

バッファ回路１−１は、モード設定フリップフロップ１
０がセット状態で、その出力が″０″レベルのときはＭ
　Ｐ　Ｕ　１とアドレスバス２０、データバス２１、各
信号２２〜ｚ５を接続する。しかし、モード設定フリッ
プ７０ツブ］、０がリセット状態のとき（テストモード
状態）、バッファ回路１１はＭＰＵ１のバス２０．２１
および１号２２〜２５を切り離す。

例えば、バッファ回路１１は第３図に示すように、一群
のＭＯＳ）ランジスタＭをモード設定フリップフロップ
１０の出力で一勢に制御し、テストモード時に全ＩＶｆ
Ｏ８）ラノジスタＭを不導通（高インピーダンス）状態
（ｌこする構成とすることができる。

バッファ回路１１　ヲ介Ｌ　タアドレスバス２０、デー
タバス２１、ＩＯＲ信号２２、ＩＯＷ信号２３、Ｍ　Ｅ
　Ｍ　Ｉ（信号ｚ４、ＭＥＭＷ信号ｚ５は、入出力ボー
ト４，５，６，７、およびＩ（−Ａ　Ｍ　２．１（０Ｍ
８へ接所する。

入出力ボート４，５は第４図に示す如き同−構成である
（一方の入出力ボートのみ図示しである）。

同図において、アドレスバス２０はデコーダ８０に人力
し、デコーダ８０の出力は２個のＡＮＤゲート８１．８
１Ｃ入力する。’　（１’　Ｒ（Ｌｆ号２２はＡＮＤゲ
ート８１に入力し、ＩＯＷ信号２８／／１ＡＮＤゲート
８２に入力する。また、モード設定フリップフロップ１
０の出力は２個のＡＮＤゲート８１．８２に入力すると
同時に、ドライバ８８の制御信号とし２てインバータ８
６を介して入力する。このドライバ８８はテストモード
時にのみ動作状態となり、外部ピンからアドレスを直接
入力できるようになる。

ドラ・ｆバ３Ｂはドラ・ｒバ８４の入力、ドライバ３５
の出力とワイヤードＡＮＤされた外部信号が入力さね、
そのトライバ８８の出力はアドレスバス２０にワイヤー
ドＡＮＤする。ドライバ８４はＡＮＤゲート８１の出力
によって制御され、出力はデータバス２１に接続さ八る
。ドライバ３５はＡＮＤゲート３２の出力によって制御
され、データバス２１のｆ−夕と外部へ出力する。

以上のように、人出力ボート仝、５は同じ回路形式とけ
なるが、アドレスバスｚＯに必要な信号を入出力ボート
４．５の外部信号に１つずつ割付けている。

入出カポ−トロの構成を第５図に示す。アドレスバスｚ
Ｏはデコーダ４０に入力し、デコーダ４０の出力は２個
のＡＮＤゲー）４１．４２に入力する。ＪＯ几信号ｚ２
はＡＮＤゲート４１に入力し、ＬＯＷ信号２８はＡＮＤ
ゲート４２に入力する。また、モード設定フリップフロ
ップ１０の出力は２１固のＡＮＤゲート４１，４２１Ｃ
入力すると同時に、ドライバ４８へ制御信号としてイン
バータ４６を介して入力する。このドライバ４８はテス
トモード時のみ動作状態となり、外部ピンから信号２２
〜ｚ５を直接入力することができる。

ドライバ４８は、ドライバ４４の入力およびドライバ４
５の出力とワイヤードＡＮＤされた外部信号が人力され
、そのドライバ４８の出力はｌ−０Ｒ信号２２ＸＬＯＷ
信号２８、ＭＥＭＲ（１２４、ｆ１ＭＷ信号２５とワイ
ヤードＡＮＤする。ドライバ４４はＡＮＤゲート４１の
出力によって制御され、出力はデータバス２１にワイヤ
ードＡＮＤされる。ドライバ４５はＡＮＤゲート４２の
出力によって制（財）され、データバス２１のデータを
外部ピンへ出力する。

入出カポ−ドアの構成を第６図に示す。アドレスバス２
０はデコーダ５ｏに入力し、デコーダ５０の出力は２個
のＡＮＤゲート５１．５２に入力する。、Ｌ］（、信号
２２けＡＮＤゲート５１に入力し、Ｉ　ＯＲ信号２８は
ＡＮＤゲート５２に入力する。入出カポ−ドアの外部信
号はドライバ５８に入力し、またドライバ５４の出力と
ワイヤードＡＮＤされて−る。ドライバ５８はＡＮＤメ
ート５１に制御され、ドライバ５８の出力はデータバス
２１にワイヤードＡＮＤされている。ドライバ５４１ｄ
ＡＮＤゲート５２に制御され、データバス２１を入力し
ている。

つぎに動作を説明する。

モード設定フリップフロップ１ｏのＤ入力と接続の外部
ピンＩ／ｃ”１”レベルを印加し、リセット信号２５を
入力すると、このフリップフロップがセット状態となり
、その出力が１”１ノベルになる。

したがって、バッファ回路１１は導通し、入出カポ−）
４，５．６のドライバ３３．４６が働がない状態ＶＣな
る。また、入出力ボート４，５．６のドライバ８４！、
８５，４、！、４６ｒ、ｔ（勿論、入出カポ−ドアのド
ライバ５８．５４も）アドレスバス２０で選択的に動作
させることが可能となる。

このモード時の動作は第１図に示した従来例と同様であ
るので、これ以上の説明は割愛し、本発明の特徴である
テストモード時の動作の説明に進む。

モード設定フリップフロップ１ｏのＤ入力に接続の外部
ピンに“０″レベルを与え、リセット信号２？を入力す
ることにより、この７ソツプフロツプをリセットするこ
とでテストモードに切り替わる。すなわち、バッファ回
路１１が高インピーダ・ンス状態となり、ＭＰＵＩが切
り離される。また、入出力ボート４，５のドライバ８３
と、入出カポ−トロのドライバ４８が動作状態となり、
これらドライバを通じ、外部ピンよりアドレスバス２０
および信号２２〜ｚ５を面接的に操作することがＯＴ能
となる。入出力ボート４，５．６のドライバ８４．８５
．４，４．４５は抑止される。なお、入出力ポードアけ
通膚モード時と同様に動作する。

この様な構成であるから、ＭＰＵ１を介在さ斗ることな
く、内部のＲ，Ａ　Ｍ　２および几ＯＭＢに対して外部
ビンより直接的にアクセスし、、ＲＡＭ２および几Ｏ１
ｌを充分にテストすることが可能となる。

まず、ＲＡＭ２へのデータの書込みを説明する。

この時の動作タイミングは第７図の通りである。

すなわち、外部ビンよりアドレスを入出力ポート４．５
を通じてアドレスバス２０に入力ｆる。まだ、人出カポ
−ドアに接続の外部ビンにデータを与え、入出カポ−ト
ロを通じてＭ　Ｅ　Ｍ　Ｗ信号２５と■０凡信号２２を
図示のタイミングで外部ビンより人力する。こｉｔによ
り、ＲＡＭ２の指定アドレスに人力データが書き込まれ
る。

ＲＡ　Ｍ　２捷たは−ＲＣ）Ｍ８からのデータの読出し
は、第８図のタイミング図に示すようにして行なうこと
ができる。すなわち、入出力ボート手、５を通じて、外
部ビンよりアドレスをアドレスバス２０に乗せる。そし
て、入出カポ−トロを通じてＭＥＭ几信号２４とＩＯＷ
信号２８を入力すると、１４　Ａ　Ｍ　２またはＲＱ　
Ｍ　８の指鷲アドレスの記憶データが入出カポ−ドアを
コ巾じて外部に読み出される。

発明の効果以上に詳述した如く、本発明ＶＣよる果オｌｔ回路は、
内部のメモリを外部より直接アクセスして充分なテスト
を容易に行なうことができ、またそのｆｋｊ果として、
集積回路内の不良解析をより確実かつ迅速に行なうこと
もｄＪ能である。

なお、不発明は前・水のようなｌチップ・フィクロプロ
セッサに限らず、メモリと、そのメモリの制御に少なく
とも関与する論理回路を白飯した奥僅回路に広く適用し
、同様の効Ｊ卜をダし得るものである。

【図面の簡単な説明】

第１図は従来の１チツグマ・ｆクロプロセッサのブロッ
ク図、第２図は本発明の一実柿例である１チップマイ−
クロプロセッサのブロック図、第８図は第２図中のバッ
ファ回路の一例を示すｔ１路図、第４図ないし第６図は
第２図中の各入出力ポートの一例をそれぞれ示す詳側ブ
ロック図、第７図および第８図は第２図中のＲＡＭまた
はＲＯＭに対する外部からのアクセス動作を説明するタ
イミング図である。１・・・マイクロプロセッサユニツ）（ＭＰＵ）、２・
・・Ｒ，、ＡＭ、　　８・・・Ｒ・ＯＭ、　４．５．６
．７・・・入出力ポート、２０・・・アドレスバス、２
１・・・データバス、１０・・・モード設定フリップフ
ロップ、１１・・・バッファ回路。第１図＋０２　　　　　　　　　　　　　　　　　１０３第２
図 ″）ｆ−３図０第４図１．０オフ図（ＲＡｒ’ｊ八ａ）Ｗへｉｔｅ　Ｂ（Ｊ第８図

Claims

【特許請求の範囲】

（１）メモリと、このメモリの制（２）に少なくとも関
与する論理回路とを内蔵した集積回路において、外部ピ
ンを通じてテストモードが指定された場合に、上記の論
理回路を上記のメモリから切り離す回路と、上記の論理
回路の関与なしに上記のメモリに対し外部ピンより直接
的にアク九４するための回路を有することを特徴とする
集積回路。