JPH06175881A - データ入出力装置 - Google Patents
データ入出力装置Info
- Publication number
- JPH06175881A JPH06175881A JP4331337A JP33133792A JPH06175881A JP H06175881 A JPH06175881 A JP H06175881A JP 4331337 A JP4331337 A JP 4331337A JP 33133792 A JP33133792 A JP 33133792A JP H06175881 A JPH06175881 A JP H06175881A
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- JP
- Japan
- Prior art keywords
- data
- input
- flag
- input terminal
- output device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【目的】内部データ値を遷移させることなく、ＣＰＵを
介さずに内部データにアクセスする。 【構成】アドレスによりデータの入出力を制御する場
合、ＣＰＵ４を介さずに、内部データにアクセスできる
手段３，１６を具備する。
介さずに内部データにアクセスする。 【構成】アドレスによりデータの入出力を制御する場
合、ＣＰＵ４を介さずに、内部データにアクセスできる
手段３，１６を具備する。
Description
【０００１】
【産業上の利用分野】本発明は、データ入出力装置に関
し、特に、制御手段としてのＣＰＵを起動させずに、内
部のデータにアクセスできるデータ入出力装置に関す
る。
し、特に、制御手段としてのＣＰＵを起動させずに、内
部のデータにアクセスできるデータ入出力装置に関す
る。
【０００２】
【従来の技術】従来、ある特定段階で内部メモリ、レジ
スタ等の状態を知りたい場合は、その目的のためのプロ
グラムを作成し、ＣＰＵをこのプログラムに基づいて動
作させることにより内部データ値を得ていた。
スタ等の状態を知りたい場合は、その目的のためのプロ
グラムを作成し、ＣＰＵをこのプログラムに基づいて動
作させることにより内部データ値を得ていた。
【０００３】
【発明が解決しようとする課題】しかしながら、従来技
術においては、プログラムを実行した後に内部データ値
を得ていた為、実際は、値を得たい段階から時間の経過
した、あるいは状態の遷移した値しか得られない等の問
題があった。又、ＲＡＭ、ＲＯＭ等の動作限界等の評価
段階において、ＣＰＵの動作限界との切りわけが困難で
ある等の問題があった。
術においては、プログラムを実行した後に内部データ値
を得ていた為、実際は、値を得たい段階から時間の経過
した、あるいは状態の遷移した値しか得られない等の問
題があった。又、ＲＡＭ、ＲＯＭ等の動作限界等の評価
段階において、ＣＰＵの動作限界との切りわけが困難で
ある等の問題があった。
【０００４】本発明のデータ入出力装置はこのような課
題に着目してなされたものであり、その目的とするとこ
ろは、内部データ値を遷移させることなく、制御手段を
介さずに内部データにアクセス可能なデータ入出力装置
を提供することにある。
題に着目してなされたものであり、その目的とするとこ
ろは、内部データ値を遷移させることなく、制御手段を
介さずに内部データにアクセス可能なデータ入出力装置
を提供することにある。
【０００５】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明のデータ入出力装置は、アドレスによりデ
ータの入出力を制御する場合、制御手段を介さずに、内
部データにアクセスできる手段を具備する。
めに、本発明のデータ入出力装置は、アドレスによりデ
ータの入出力を制御する場合、制御手段を介さずに、内
部データにアクセスできる手段を具備する。
【０００６】
【作用】すなわち、本発明のデータ入出力装置において
は、制御手段を介さずに、内部データにアクセスして内
部データ値を得る。
は、制御手段を介さずに、内部データにアクセスして内
部データ値を得る。
【０００７】
【実施例】以下、図面を参照して本発明の実施例に係る
データ入出力装置を説明する。
データ入出力装置を説明する。
【０００８】まず、本実施例の概略を説明する。本実施
例は、起動フラグ、あるいは、モードフラグの検出によ
り、ＣＰＵを介さず、外部と内部データとのインタフェ
ースを行う。すなわち、フラグによりデータ入出力装置
を起動させて、ハードウェア的にレジスタあるいはメモ
リへのアクセスを実現している為、プログラム作成の負
荷が軽減される。又、プログラムを介さず、例えば外部
からのフラグによりデータ入出力装置を起動させるの
で、レジスタあるいはメモリの状態を遷移させることな
くデータ値を得ることが可能である。以下、図面を参照
して上記した実施例をさらに詳細に説明する。
例は、起動フラグ、あるいは、モードフラグの検出によ
り、ＣＰＵを介さず、外部と内部データとのインタフェ
ースを行う。すなわち、フラグによりデータ入出力装置
を起動させて、ハードウェア的にレジスタあるいはメモ
リへのアクセスを実現している為、プログラム作成の負
荷が軽減される。又、プログラムを介さず、例えば外部
からのフラグによりデータ入出力装置を起動させるの
で、レジスタあるいはメモリの状態を遷移させることな
くデータ値を得ることが可能である。以下、図面を参照
して上記した実施例をさらに詳細に説明する。
【０００９】図１は、データ入出力装置の第１実施例を
示している。同図において、ＣＰＵ４はアドレスバス１
を介してデコーダ回路５に接続されている。また、ＣＰ
Ｕ４は、ラッチ等で構成され、並列接続されたレジスタ
６のＤ入力にデータバス２、アンド回路１８を介して接
続されている。また、レジスタ６の各ＣＰ入力にはクロ
ック入力端子９が接続され、各Ｑ出力にはゲート１６が
接続されている。このゲート１６の出力はデータ出力端
子７に接続され、かつ、制御信号入力端子はフラグ入力
端子３に接続されている。
示している。同図において、ＣＰＵ４はアドレスバス１
を介してデコーダ回路５に接続されている。また、ＣＰ
Ｕ４は、ラッチ等で構成され、並列接続されたレジスタ
６のＤ入力にデータバス２、アンド回路１８を介して接
続されている。また、レジスタ６の各ＣＰ入力にはクロ
ック入力端子９が接続され、各Ｑ出力にはゲート１６が
接続されている。このゲート１６の出力はデータ出力端
子７に接続され、かつ、制御信号入力端子はフラグ入力
端子３に接続されている。
【００１０】このような構成において、フラグ入力端子
３に供給されるゲート制御信号としてのフラグの状態を
１に設定することにより、アドレスとしてのレジスタ６
の値をデータ出力端子７を介して外部に出力することが
できる。
３に供給されるゲート制御信号としてのフラグの状態を
１に設定することにより、アドレスとしてのレジスタ６
の値をデータ出力端子７を介して外部に出力することが
できる。
【００１１】図２は第２実施例の構成を示し、データ入
力端子８にデータが入力されているとき、フラグ入力端
子３のフラグの状態を１に設定することにより、レジス
タ６の値を外部より設定することができる。
力端子８にデータが入力されているとき、フラグ入力端
子３のフラグの状態を１に設定することにより、レジス
タ６の値を外部より設定することができる。
【００１２】図３は複数アドレスを想定した第３実施例
の構成を示す。この実施例においても、フラグ入力端子
３のフラグの状態を１に設定することにより、複数アド
レスのデータ値を外部に出力することができる。
の構成を示す。この実施例においても、フラグ入力端子
３のフラグの状態を１に設定することにより、複数アド
レスのデータ値を外部に出力することができる。
【００１３】図４は第４実施例の構成を示す。この実施
例はデータをシリアルに設定できることを特徴とする。
すなわち、シフトクロック入力端子１０よりシフトクロ
ックを入力して、データ入力端子８から入力されたデー
タをシフトレジスタ１７によりシフトさせた後、レジス
タ６に設定する。
例はデータをシリアルに設定できることを特徴とする。
すなわち、シフトクロック入力端子１０よりシフトクロ
ックを入力して、データ入力端子８から入力されたデー
タをシフトレジスタ１７によりシフトさせた後、レジス
タ６に設定する。
【００１４】図５は第５実施例の構成を示す。この実施
例はモード制御信号入力端子１１に入力されたモード制
御信号により、ＣＰＵ４ではなくアドレス発生回路１２
より出力されたアドレスにより、各ブロック１４のレジ
スタ又はメモリのデータの読み出し、書き込みが行わ
れ、外部に出力する。すなわち、この実施例では、モー
ド制御信号が設定されると、ＣＰＵ４からのアドレスの
かわりに、アドレス発生回路１２により作成された値が
デコーダ５に入力され、各種のブロック１４に対する読
み出し、書き込み信号を作成する。
例はモード制御信号入力端子１１に入力されたモード制
御信号により、ＣＰＵ４ではなくアドレス発生回路１２
より出力されたアドレスにより、各ブロック１４のレジ
スタ又はメモリのデータの読み出し、書き込みが行わ
れ、外部に出力する。すなわち、この実施例では、モー
ド制御信号が設定されると、ＣＰＵ４からのアドレスの
かわりに、アドレス発生回路１２により作成された値が
デコーダ５に入力され、各種のブロック１４に対する読
み出し、書き込み信号を作成する。
【００１５】各種のブロック１４は、通常の書き込み、
読み出し動作と同じ様にデコーダ５から来る読み出し、
書き込み信号によりデータバス２と信号をやりとりす
る。この実施例では、タイミングジェネレータ１３で作
成されたゲート制御信号によりゲート１６を制御して、
そのデータバス２上の値をデータ出力端子７を介して外
部へと出力している。したがって、アドレス発生回路１
２の設定によって、ＣＰＵ４を動作させることなく全レ
ジスタ、メモリ等の内部データを外部に対して入出力可
能である。
読み出し動作と同じ様にデコーダ５から来る読み出し、
書き込み信号によりデータバス２と信号をやりとりす
る。この実施例では、タイミングジェネレータ１３で作
成されたゲート制御信号によりゲート１６を制御して、
そのデータバス２上の値をデータ出力端子７を介して外
部へと出力している。したがって、アドレス発生回路１
２の設定によって、ＣＰＵ４を動作させることなく全レ
ジスタ、メモリ等の内部データを外部に対して入出力可
能である。
【００１６】図６は第６実施例の構成を示す。この実施
例は第５実施例に類似するが、アドレス設定用信号入力
端子１５にアドレス設定用信号を供給して、選ばれたア
ドレスのデータを外部に出力する点が異なる。
例は第５実施例に類似するが、アドレス設定用信号入力
端子１５にアドレス設定用信号を供給して、選ばれたア
ドレスのデータを外部に出力する点が異なる。
【００１７】上記した実施例によれば、外部フラグによ
り、ＣＰＵ４を介さず直接データが得られるためプログ
ラムの設計が容易である。又、レジスタ等の状態を遷移
させることなくデータの入出力ができる為、初期値の確
認、暴走状態での内部動作を確認できる等、開発、解折
期間の短縮化に大幅に寄与する。又、暴走状態等、特定
の状態を検知し、状態遷移を迅速に行う等、システムの
向上にも寄与する。
り、ＣＰＵ４を介さず直接データが得られるためプログ
ラムの設計が容易である。又、レジスタ等の状態を遷移
させることなくデータの入出力ができる為、初期値の確
認、暴走状態での内部動作を確認できる等、開発、解折
期間の短縮化に大幅に寄与する。又、暴走状態等、特定
の状態を検知し、状態遷移を迅速に行う等、システムの
向上にも寄与する。
【００１８】
【発明の効果】以上詳述したように、本発明のデータ入
出力装置においては、内部データ値を遷移させることな
く、制御手段を介さずに内部データにアクセスできる。
出力装置においては、内部データ値を遷移させることな
く、制御手段を介さずに内部データにアクセスできる。
【図１】本発明の第１実施例に係るデータ入出力装置の
構成を示す図である。
構成を示す図である。
【図２】本発明の第２実施例に係るデータ入出力装置の
構成を示す図である。
構成を示す図である。
【図３】本発明の第３実施例に係るデータ入出力装置の
構成を示す図である。
構成を示す図である。
【図４】本発明の第４実施例に係るデータ入出力装置の
構成を示す図である。
構成を示す図である。
【図５】本発明の第５実施例に係るデータ入出力装置の
構成を示す図である。
構成を示す図である。
【図６】本発明の第６実施例に係るデータ入出力装置の
構成を示す図である。
構成を示す図である。
１…アドレスバス、２…データバス、３…起動フラグ、
４…ＣＰＵ、５…デコーダ回路、６…レジスタ、７…デ
ータ出力端子、８…データ入力端子、９…クロック入力
端子、１０…シフトクロック入力端子、１１…モード制
御信号入力端子、１２…アドレス発生回路、１３…タイ
ミングジェネレータ、１４…各種ブロック、１５…アド
レス設定用信号入力端子、１６…ゲート、１７…シフト
レジスタ。
４…ＣＰＵ、５…デコーダ回路、６…レジスタ、７…デ
ータ出力端子、８…データ入力端子、９…クロック入力
端子、１０…シフトクロック入力端子、１１…モード制
御信号入力端子、１２…アドレス発生回路、１３…タイ
ミングジェネレータ、１４…各種ブロック、１５…アド
レス設定用信号入力端子、１６…ゲート、１７…シフト
レジスタ。
Claims (1)
- 【請求項１】 アドレスによりデータの入出力を制御す
る場合、制御手段を介さずに、内部データにアクセスで
きる手段を具備したことを特徴とするデータ入出力装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4331337A JPH06175881A (ja) | 1992-12-11 | 1992-12-11 | データ入出力装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4331337A JPH06175881A (ja) | 1992-12-11 | 1992-12-11 | データ入出力装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06175881A true JPH06175881A (ja) | 1994-06-24 |
Family
ID=18242557
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4331337A Pending JPH06175881A (ja) | 1992-12-11 | 1992-12-11 | データ入出力装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06175881A (ja) |
-
1992
- 1992-12-11 JP JP4331337A patent/JPH06175881A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010911 |