JPH06124228A - メモリアクセス方式 - Google Patents
メモリアクセス方式Info
- Publication number
- JPH06124228A JPH06124228A JP27218692A JP27218692A JPH06124228A JP H06124228 A JPH06124228 A JP H06124228A JP 27218692 A JP27218692 A JP 27218692A JP 27218692 A JP27218692 A JP 27218692A JP H06124228 A JPH06124228 A JP H06124228A
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- JP
- Japan
- Prior art keywords
- signal
- timing
- memory
- read
- data
- Prior art date
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- Pending
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Abstract
(57)【要約】
【目的】ＣＰＵが複数のメモリへアクセスする場合に必
要となる各メモリにより異なるタイミング信号を直接ア
ドレス信号より生成することにより１個の回路により生
成して回路規模の縮小を図る。 【構成】アドレス信号１０１の組み合せにより対応する
メモリのタイミング時間、合わせてタイミング信号１０
７を生成するタイミング信号生成回路６と、タイミング
信号１０９の出力タイミングに一致するメモリをアドレ
スデコーダ２によりマッピングし、各メモリがタイミン
グ信号生成回路を個別に持たなくとも、ＣＰＵ１が各メ
モリ３，４にアクセスすることができる。
要となる各メモリにより異なるタイミング信号を直接ア
ドレス信号より生成することにより１個の回路により生
成して回路規模の縮小を図る。 【構成】アドレス信号１０１の組み合せにより対応する
メモリのタイミング時間、合わせてタイミング信号１０
７を生成するタイミング信号生成回路６と、タイミング
信号１０９の出力タイミングに一致するメモリをアドレ
スデコーダ２によりマッピングし、各メモリがタイミン
グ信号生成回路を個別に持たなくとも、ＣＰＵ１が各メ
モリ３，４にアクセスすることができる。
Description
【０００１】
【産業上の利用分野】本発明はメモリアクセス方式に関
し、特にメモリを複数個使用するＣＰＵにおけるメモリ
アクセス方式に関する。
し、特にメモリを複数個使用するＣＰＵにおけるメモリ
アクセス方式に関する。
【０００２】
【従来の技術】従来、この種のメモリアクセス方式は図
４に示す構成で実現している。図４は従来例の構成を示
すブロック図である。ＣＬＫ信号２０６を出力するＣＬ
Ｋ発生回路２７とアドレスバス信号２０１とリードライ
ト信号２０３とを出力し、タイミング信号２０７とＣＬ
Ｋ信号２０６とを入力し、データバス信号２０２を入出
力するＣＰＵ２１と、アドレスバス信号２０１を入力
し、各メモリへアクティブ信号を出力するアドレスデコ
ーダ２２と、アドレスバス信号２０１とリードライト信
号２０２とを入力し、リードライト信号２０２の状態に
よってデータバスへデータを出力するメモリ２３，２５
と、アクティブ信号２０４，２０５を入力し、タイミン
グ信号２０７をメモリ特性に合せて出力するタイミング
信号生成回路２４，２５を有する。
４に示す構成で実現している。図４は従来例の構成を示
すブロック図である。ＣＬＫ信号２０６を出力するＣＬ
Ｋ発生回路２７とアドレスバス信号２０１とリードライ
ト信号２０３とを出力し、タイミング信号２０７とＣＬ
Ｋ信号２０６とを入力し、データバス信号２０２を入出
力するＣＰＵ２１と、アドレスバス信号２０１を入力
し、各メモリへアクティブ信号を出力するアドレスデコ
ーダ２２と、アドレスバス信号２０１とリードライト信
号２０２とを入力し、リードライト信号２０２の状態に
よってデータバスへデータを出力するメモリ２３，２５
と、アクティブ信号２０４，２０５を入力し、タイミン
グ信号２０７をメモリ特性に合せて出力するタイミング
信号生成回路２４，２５を有する。
【０００３】ＣＰＵ２１がメモリ２３にアクセスするに
は、図２に示す様に、まず、ＣＰＵ２１はメモリ２３に
アサインされたアドレス信号をアドレスバス信号２０１
として出力する。アドレスデコーダ２２ではこのアドレ
スに対応したアクティブ信号２０４を出力する。メモリ
２３ではアドレスバス信号２０１とリードライト２０３
とに応じてデータバスにデータを出力する。リードライ
ト信号２０３は常時リード状態を示しているのでこの場
合変化はない。またデータ出力のタイミングはメモリの
特性により異る。またアクティブ信号２０４が入力され
たタイミング信号生成回路２４ではデバイスの特性に合
せタイミング信号２０７を出力する。ＣＰＵ２１ではタ
イミング信号２０７が入力されると有効なデータをデー
タバスから取込み、取込みが完了したならばアドレスバ
ス信号２０１の出力を停止する。
は、図２に示す様に、まず、ＣＰＵ２１はメモリ２３に
アサインされたアドレス信号をアドレスバス信号２０１
として出力する。アドレスデコーダ２２ではこのアドレ
スに対応したアクティブ信号２０４を出力する。メモリ
２３ではアドレスバス信号２０１とリードライト２０３
とに応じてデータバスにデータを出力する。リードライ
ト信号２０３は常時リード状態を示しているのでこの場
合変化はない。またデータ出力のタイミングはメモリの
特性により異る。またアクティブ信号２０４が入力され
たタイミング信号生成回路２４ではデバイスの特性に合
せタイミング信号２０７を出力する。ＣＰＵ２１ではタ
イミング信号２０７が入力されると有効なデータをデー
タバスから取込み、取込みが完了したならばアドレスバ
ス信号２０１の出力を停止する。
【０００４】
【発明が解決しようとする課題】この従来のメモリアク
セス方式ではメモリ毎にタイミング信号生成回路が必要
となるので、メモリの数が増加するとタイミング信号生
成回路も増加し、全体の回路の規模が大規模化するとい
う問題点がある。
セス方式ではメモリ毎にタイミング信号生成回路が必要
となるので、メモリの数が増加するとタイミング信号生
成回路も増加し、全体の回路の規模が大規模化するとい
う問題点がある。
【０００５】
【課題を解決するための手段】本発明のデバイスアクセ
ス方式は、ＣＰＵがそれぞれ特性の異る複数のメモリの
中の１つにアクセスしデータを読出し或は書込む場合の
メモリアクセス方式において、前記ＣＰＵはアドレスバ
ス信号とリードライト信号とを出力し、各前記メモリは
このアドレスバス信号とリードライト信号とを入力しか
つ前記アドレスバス信号から生成される自己宛のアクテ
ィブ信号が有効となった時に前記ＣＰＵに接続されたデ
ータバスにデータを読出し或は書込み、次に前記アドレ
スバス信号から生成される各前記メモリの読出し或は書
込みタイミングを指示するタイミング信号の指示により
前記データバスのデータを取込み或は出力している。
ス方式は、ＣＰＵがそれぞれ特性の異る複数のメモリの
中の１つにアクセスしデータを読出し或は書込む場合の
メモリアクセス方式において、前記ＣＰＵはアドレスバ
ス信号とリードライト信号とを出力し、各前記メモリは
このアドレスバス信号とリードライト信号とを入力しか
つ前記アドレスバス信号から生成される自己宛のアクテ
ィブ信号が有効となった時に前記ＣＰＵに接続されたデ
ータバスにデータを読出し或は書込み、次に前記アドレ
スバス信号から生成される各前記メモリの読出し或は書
込みタイミングを指示するタイミング信号の指示により
前記データバスのデータを取込み或は出力している。
【０００６】
【実施例】次に本発明の一実施例について図面を参照し
て説明する。
て説明する。
【０００７】図１は本発明の構成を示すブロック図であ
る。ＣＰＵ１がメモリ３にアクセスする場合を図２も同
時に参照して以下説明する。まず、ＣＰＵ１がメモリ３
にアサインされたアドレス信号をアドレスバス信号１０
１として出力し、またリードライト信号１０３はリード
状態となる。（常時リード状態であるので変化しな
い。）アドレスデコーダ２では、アクティブ信号１０４
に有効な信号を出力する。メモリ３ではアクティブ信号
１０４が有効でかつリード信号１０３が有効となってい
るので、アドレスバス信号１に応じたデータがデータバ
ス信号１０２として出力される。同様にアドレスバス信
号１０１が入力されたタイミング信号生成回路６ではア
ドレスバス信号１０１とＣＬＫ信号１０６に応じたタイ
ミングでタイミング信号１０４を出力する。ＣＰＵ１で
はこのタイミング信号１０６が有効となった後のＣＬＫ
信号１０６のタイミングでデータバス信号１０２からデ
ータを取り込む。
る。ＣＰＵ１がメモリ３にアクセスする場合を図２も同
時に参照して以下説明する。まず、ＣＰＵ１がメモリ３
にアサインされたアドレス信号をアドレスバス信号１０
１として出力し、またリードライト信号１０３はリード
状態となる。（常時リード状態であるので変化しな
い。）アドレスデコーダ２では、アクティブ信号１０４
に有効な信号を出力する。メモリ３ではアクティブ信号
１０４が有効でかつリード信号１０３が有効となってい
るので、アドレスバス信号１に応じたデータがデータバ
ス信号１０２として出力される。同様にアドレスバス信
号１０１が入力されたタイミング信号生成回路６ではア
ドレスバス信号１０１とＣＬＫ信号１０６に応じたタイ
ミングでタイミング信号１０４を出力する。ＣＰＵ１で
はこのタイミング信号１０６が有効となった後のＣＬＫ
信号１０６のタイミングでデータバス信号１０２からデ
ータを取り込む。
【０００８】図３は図１の具体例を示したブロック図で
ある。ＣＰＵ６として３２ビット規模のＣＰＵ、ＣＬＫ
発生回路として１０ＭＨｚのクロック発振器、メモリ３
としてデータ信号１０２のデータバス信号線を３２本、
アドレスバス信号１０１のアドレスバス信号線を２１
本、リードライト信号１０３、アクティブ信号１０４の
入力を持つ３２ビットＲＯＭ、メモリ４としてデータバ
ス信号線を１６本持つＲＡＭを用いた場合の具体例であ
る。
ある。ＣＰＵ６として３２ビット規模のＣＰＵ、ＣＬＫ
発生回路として１０ＭＨｚのクロック発振器、メモリ３
としてデータ信号１０２のデータバス信号線を３２本、
アドレスバス信号１０１のアドレスバス信号線を２１
本、リードライト信号１０３、アクティブ信号１０４の
入力を持つ３２ビットＲＯＭ、メモリ４としてデータバ
ス信号線を１６本持つＲＡＭを用いた場合の具体例であ
る。
【０００９】タイミング信号生成回路６の当は、先ず、
ＣＰＵ１から出力されるＡＳ信号が“ＬＯＷ”の時フリ
ップフロップ６１がＣＬＫ信号１０６によって動作し、
アドレスバス信号１０１の２本の信号Ａ２９，Ａ２８に
より発生するタイミング信号１０９の出力を出力制御す
るバッファ６７，６８を制御している。
ＣＰＵ１から出力されるＡＳ信号が“ＬＯＷ”の時フリ
ップフロップ６１がＣＬＫ信号１０６によって動作し、
アドレスバス信号１０１の２本の信号Ａ２９，Ａ２８に
より発生するタイミング信号１０９の出力を出力制御す
るバッファ６７，６８を制御している。
【００１０】信号Ａ２９，Ａ２８が共に“ＬＯＷ”の時
は最終段のフリップフロップ６６のＤ入力が“ＬＯＷ”
となり入力された次のＣＬＫ信号１０６でフロップフロ
ップ６６のＱ出力信号が“ＬＯＷ”となりバッファの６
７，６８出力を有効としタイミング信号１０７を出力す
る。また、フリップフロップ６１，６３，６６、アンド
ゲート６２，６５、オアゲート６４はカウンタ回路を構
成し、入力の信号Ａ２９，Ａ２８の信号組み合せを変化
させることによりタイミング信号１０７の出力タイミン
グを変化させる。即ち、メモリ３あるいはメモリ３のア
クセスタイムに応じたタイミング時間がこのカウンタ回
路に設定されており、アドレスバス信号１０１によりそ
れぞれアクセスされたメモリに応じたタイミング信号１
０７が出力されるようになっている。またアドレスデコ
ーダ２はアドレスバス信号１０１を入力し指定されたメ
モリをマッピングする。
は最終段のフリップフロップ６６のＤ入力が“ＬＯＷ”
となり入力された次のＣＬＫ信号１０６でフロップフロ
ップ６６のＱ出力信号が“ＬＯＷ”となりバッファの６
７，６８出力を有効としタイミング信号１０７を出力す
る。また、フリップフロップ６１，６３，６６、アンド
ゲート６２，６５、オアゲート６４はカウンタ回路を構
成し、入力の信号Ａ２９，Ａ２８の信号組み合せを変化
させることによりタイミング信号１０７の出力タイミン
グを変化させる。即ち、メモリ３あるいはメモリ３のア
クセスタイムに応じたタイミング時間がこのカウンタ回
路に設定されており、アドレスバス信号１０１によりそ
れぞれアクセスされたメモリに応じたタイミング信号１
０７が出力されるようになっている。またアドレスデコ
ーダ２はアドレスバス信号１０１を入力し指定されたメ
モリをマッピングする。
【００１１】
【発明の効果】以上説明したように本発明はタイミング
信号を直接アドレス信号から生成しているのでタイミン
グ信号生成回路をメモリ毎に設けずに１個の回路で構成
することができ、全体の回路規模を小規模化する効果が
ある。
信号を直接アドレス信号から生成しているのでタイミン
グ信号生成回路をメモリ毎に設けずに１個の回路で構成
することができ、全体の回路規模を小規模化する効果が
ある。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】図１，図４における動作を示すタイムチャート
である。
である。
【図３】図１の一部を更に具体化したブロック図であ
る。
る。
【図４】従来の構成を示すブロック図である。
１ ＣＰＵ ２ アドレスデコーダ ３，４ メモリ ６ タイミング信号生成回路 ７ ＣＬＫ発生回路
Claims (2)
- 【請求項１】 ＣＰＵがそれぞれ特性の異る複数のメモ
リの１つにアクセスしデータを読出し或は書込む場合の
メモリアクセス方式において、前記ＣＰＵはアドレスバ
ス信号とリードライト信号とを出力し、各前記メモリは
このアドレスバス信号とリードライト信号とを入力しか
つ前記アドレスバス信号から生成される自己宛のアクテ
ィブ信号が有効となった時に前記ＣＰＵに接続されたデ
ータバスにデータを読出し或は書込み、次に前記アドレ
スバス信号から生成される各前記メモリの読出し或は書
込みタイミングを指示するタイミング信号の指示により
前記データバスのデータを取込み或は出力することを特
徴とするメモリアクセス方式。 - 【請求項２】 前記タイミング信号は前記アドレスバス
信号の指定するアドレスに対応する前記メモリを識別し
このメモリの特性から決められるタイミング時間をクロ
ックパルスによりカウントし生成されることを特徴とす
る請求項１記載のメモリアクセス方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27218692A JPH06124228A (ja) | 1992-10-12 | 1992-10-12 | メモリアクセス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27218692A JPH06124228A (ja) | 1992-10-12 | 1992-10-12 | メモリアクセス方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06124228A true JPH06124228A (ja) | 1994-05-06 |
Family
ID=17510288
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27218692A Pending JPH06124228A (ja) | 1992-10-12 | 1992-10-12 | メモリアクセス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06124228A (ja) |
-
1992
- 1992-10-12 JP JP27218692A patent/JPH06124228A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990601 |