JPH0354647A - メモリアクセス方式 - Google Patents
メモリアクセス方式Info
- Publication number
- JPH0354647A JPH0354647A JP18947289A JP18947289A JPH0354647A JP H0354647 A JPH0354647 A JP H0354647A JP 18947289 A JP18947289 A JP 18947289A JP 18947289 A JP18947289 A JP 18947289A JP H0354647 A JPH0354647 A JP H0354647A
- Authority
- JP
- Japan
- Prior art keywords
- address
- odd
- memory access
- memory
- access
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 title claims abstract description 56
- 238000000034 method Methods 0.000 claims description 11
- 238000010586 diagram Methods 0.000 description 3
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はメモリアクセス方式に関する。
１６ビットデータ（フード）を処理するシステムにおい
て、一般にメモリアドレスは通常、第３図のようにバイ
ト単位で定義されている。
て、一般にメモリアドレスは通常、第３図のようにバイ
ト単位で定義されている。
第４図は従来の一例を示すタイムチャートである。従来
、この種のシステムにおけるメモリアクセス方式は、奇
数バイト（例えば３番地）から始まるワードメモリアク
セスを行うとき、奇数メモリアクセス（３番地）と偶数
メモリアクセス（４番地）に分けてメモリアクセスを行
ない、ＣＰＵ内でデータを合或して処理していた。
、この種のシステムにおけるメモリアクセス方式は、奇
数バイト（例えば３番地）から始まるワードメモリアク
セスを行うとき、奇数メモリアクセス（３番地）と偶数
メモリアクセス（４番地）に分けてメモリアクセスを行
ない、ＣＰＵ内でデータを合或して処理していた。
上述した従来のメモリアクセス方式は、偶数バイトから
始まるワードメモリアクセスを行うときはアドレスの下
位ビ，ト以外のアドレスは共通なため奇数メモリと偶数
メモリを同時にアクセスすることができるが、奇数バイ
トから始まるワードメモリアクセスを行うとき、奇数メ
モリと偶数メモリのアドレスが異なるため、奇数メモリ
アクセスと偶数メモリアクセスの２回にわけてメモリア
クセスな行なっている。このため偶数バイトから始まる
ワードアクセスに比べ２倍の時間がかかってしまいアク
セス速度が落ちるという欠点があった。
始まるワードメモリアクセスを行うときはアドレスの下
位ビ，ト以外のアドレスは共通なため奇数メモリと偶数
メモリを同時にアクセスすることができるが、奇数バイ
トから始まるワードメモリアクセスを行うとき、奇数メ
モリと偶数メモリのアドレスが異なるため、奇数メモリ
アクセスと偶数メモリアクセスの２回にわけてメモリア
クセスな行なっている。このため偶数バイトから始まる
ワードアクセスに比べ２倍の時間がかかってしまいアク
セス速度が落ちるという欠点があった。
本発明のメモリアクセス方式は１６ビットデータを処理
するコンピュータシステムのメモリアクセス方式におい
て奇数バイトと偶数バイトのアクセスのタイミングを制
御するメモリ制御回路と奇数バイトデータのアドレスを
ラッチするラッチ回路を持ち、奇数バイトから始まる１
６ビットデータアクセスの場合は、ＣＰＵが奇数バイト
アドレスと偶数バイトアドレスを時分割して出力し、前
記ラッチ回路は、奇数バイトアドレスが供給されるタイ
ミングで本アドレスをラッチすることを特徴とする。
するコンピュータシステムのメモリアクセス方式におい
て奇数バイトと偶数バイトのアクセスのタイミングを制
御するメモリ制御回路と奇数バイトデータのアドレスを
ラッチするラッチ回路を持ち、奇数バイトから始まる１
６ビットデータアクセスの場合は、ＣＰＵが奇数バイト
アドレスと偶数バイトアドレスを時分割して出力し、前
記ラッチ回路は、奇数バイトアドレスが供給されるタイ
ミングで本アドレスをラッチすることを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図の動作を示すタイミングチャートである。
第１図の動作を示すタイミングチャートである。
第３図の区間ａ）のように奇数バイトから始まるワード
メモリアクセスを行うとき、ＣＰＵＩは、アクセスサイ
クルの最初の１クｐヮク間、奇数メモリ４をアクセスす
るための奇数７ドレス１−２−ｌであるＣＰＵアドレス
１−２を出力する。
メモリアクセスを行うとき、ＣＰＵＩは、アクセスサイ
クルの最初の１クｐヮク間、奇数メモリ４をアクセスす
るための奇数７ドレス１−２−ｌであるＣＰＵアドレス
１−２を出力する。
ラッチ回路２は、奇数アドレス１−２−１を出力してい
る間にＣＰＵ１からのラッチ信号１−３でＣＰＵアドレ
ス１−２を記憶する。
る間にＣＰＵ１からのラッチ信号１−３でＣＰＵアドレ
ス１−２を記憶する。
つぎにＣＰＵｌは、奇数アドレス１−２−１を出力した
つぎのクロックの始まりから、偶数アドレス１−２−２
を出力する。
つぎのクロックの始まりから、偶数アドレス１−２−２
を出力する。
このため偶数メモリ３にはＣＰＵ１からのアドレスが、
奇数メモリ４にはラッチ回路２からのアドレスが、入力
される。
奇数メモリ４にはラッチ回路２からのアドレスが、入力
される。
アトレスが供給されたが後、ＣＰＵ１は、ステータス信
号１−４にメモリアクセスを示す情報を出力する。メモ
リ制御回路５は、このステータス信号から偶数メモリの
制御信号５−１と奇数メモリの制御信号５−２を生威し
、メモリに供給する。
号１−４にメモリアクセスを示す情報を出力する。メモ
リ制御回路５は、このステータス信号から偶数メモリの
制御信号５−１と奇数メモリの制御信号５−２を生威し
、メモリに供給する。
奇数メモリ４と偶数メモリ３には、必要なメモリアドレ
スが供給されているため同時にメモリアクセスすること
ができる。
スが供給されているため同時にメモリアクセスすること
ができる。
このメモリアクセスに必要なクロッ，Ｉク数は、奇数メ
モリアクセスのためのアドレスをラッチするための１ク
ロックと通常のメモリアクセスのための４クロックの計
５クロックである。このため、第４図の従来のタイミン
グのように、バイトアクセスを２回に分けて行なう場合
必要な８クロックより少ないクロック数でメモリアクセ
スができる．偶数アドレスから始まるワードアクセスの
場合、奇数メモリと偶数メモリのアドレスは同じである
．この時は第３図ｂ）のようにラッチ信号を“１″にし
て出力をする。このラッチ回路は、ラッチ信号が“ｌ”
の時、入力したアドレス信号をそのまま出力するためメ
モリに供給される奇数アドレスは偶数アドレスと同じに
なる。また、この時、アドレスを時分割で出力する必要
が無いため４クロックでメモリアクセスができる。
モリアクセスのためのアドレスをラッチするための１ク
ロックと通常のメモリアクセスのための４クロックの計
５クロックである。このため、第４図の従来のタイミン
グのように、バイトアクセスを２回に分けて行なう場合
必要な８クロックより少ないクロック数でメモリアクセ
スができる．偶数アドレスから始まるワードアクセスの
場合、奇数メモリと偶数メモリのアドレスは同じである
．この時は第３図ｂ）のようにラッチ信号を“１″にし
て出力をする。このラッチ回路は、ラッチ信号が“ｌ”
の時、入力したアドレス信号をそのまま出力するためメ
モリに供給される奇数アドレスは偶数アドレスと同じに
なる。また、この時、アドレスを時分割で出力する必要
が無いため４クロックでメモリアクセスができる。
以上説明したように本発明は、奇数アドレスから始まる
ワードメモリアクセス時行う２回のバイトアクセスを１
回のワードメモリアクセスで済ますことにより、ＣＰＵ
からのアクセス速度を上げる効果がある。
ワードメモリアクセス時行う２回のバイトアクセスを１
回のワードメモリアクセスで済ますことにより、ＣＰＵ
からのアクセス速度を上げる効果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図の動作を示すタイミングチャート、第３図は従来
の一例を示す模式図、第４図は従来のメモリアクセス方
式の動作を示すタイミングチャートである． １・・・・・・ＣＰＵ，２・・・・・・ラッチ回路、３
・・・・・・偶数メモリ、４・・・・・・奇数メモリ、
５・・・・・・メモリ制御回路。
第１図の動作を示すタイミングチャート、第３図は従来
の一例を示す模式図、第４図は従来のメモリアクセス方
式の動作を示すタイミングチャートである． １・・・・・・ＣＰＵ，２・・・・・・ラッチ回路、３
・・・・・・偶数メモリ、４・・・・・・奇数メモリ、
５・・・・・・メモリ制御回路。
Claims (1)
- １６ビットデータを処理するコンピュータシステムのメ
モリアクセス方式において奇数バイトと偶数バイトのア
クセスのタイミングを制御するメモリ制御回路と奇数バ
イトデータのアドレスをラッチするラッチ回路を持ち、
奇数バイトから始まる１６ビットデータアクセスの場合
は、ＣＰＵが奇数バイトアドレスと偶数バイトアドレス
を時分割して出力し、前記ラッチ回路は、奇数バイトア
ドレスが供給されるタイミングで本アドレスをラッチす
ることを特徴とするメモリアクセス方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18947289A JPH0354647A (ja) | 1989-07-21 | 1989-07-21 | メモリアクセス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18947289A JPH0354647A (ja) | 1989-07-21 | 1989-07-21 | メモリアクセス方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0354647A true JPH0354647A (ja) | 1991-03-08 |
Family
ID=16241834
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18947289A Pending JPH0354647A (ja) | 1989-07-21 | 1989-07-21 | メモリアクセス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0354647A (ja) |
-
1989
- 1989-07-21 JP JP18947289A patent/JPH0354647A/ja active Pending
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