JPH01128143A - マイクロコンピュータシステム - Google Patents
マイクロコンピュータシステムInfo
- Publication number
- JPH01128143A JPH01128143A JP62287121A JP28712187A JPH01128143A JP H01128143 A JPH01128143 A JP H01128143A JP 62287121 A JP62287121 A JP 62287121A JP 28712187 A JP28712187 A JP 28712187A JP H01128143 A JPH01128143 A JP H01128143A
- Authority
- JP
- Japan
- Prior art keywords
- address
- memory
- cpu
- data
- odd
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 claims abstract description 52
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/04—Arrangements for selecting an address in a digital store using a sequential addressing device, e.g. shift register, counter
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は、1アドレス8ビツトのデータのメモリと、1
6ビツトの外部データバスとをもつ中央処理装置(以下
、CPU)によって構成されるマイクロコンピュータシ
ステムに関し、特にCPUのメモリアクセス方式に関す
る。
6ビツトの外部データバスとをもつ中央処理装置(以下
、CPU)によって構成されるマイクロコンピュータシ
ステムに関し、特にCPUのメモリアクセス方式に関す
る。
[従来の技術]
従来1アドレス8ビツトのデータのメモリと16ビツト
の外部データバスとCPUとを含んで構成されるマイク
ロコンピュータシステムは第2図に示すような構成とな
っていた。すなわちメモリ構成をハードウェア的に偶数
領域13と奇数領域12との2つに分割し、それぞれの
アドレス信号入力部には、ともにCPUから出力される
アドレスの最下位ビット(以下、LSB)を除いた信号
が供給され、偶数領域13か奇数領域12かの選択信号
(チップセレクト)としてUBE (オーバーパー)と
アドレスのLSBとが用いられていた。
の外部データバスとCPUとを含んで構成されるマイク
ロコンピュータシステムは第2図に示すような構成とな
っていた。すなわちメモリ構成をハードウェア的に偶数
領域13と奇数領域12との2つに分割し、それぞれの
アドレス信号入力部には、ともにCPUから出力される
アドレスの最下位ビット(以下、LSB)を除いた信号
が供給され、偶数領域13か奇数領域12かの選択信号
(チップセレクト)としてUBE (オーバーパー)と
アドレスのLSBとが用いられていた。
[発明が解決しようとする問題点]
上述した従来のメモリアクセス回路は以下の様な欠点が
ある。第2図においてCPUがメモリの奇数番地(2m
+1番地)をワード(16ビツトデータ)でアクセスす
る場合を考える。これは、2m+1番地(奇数メモリバ
ンクのm番地)と2m+2番地(偶数メモリバンクのm
+1番地)のメモリにデータをアクセスすることを意味
する。
ある。第2図においてCPUがメモリの奇数番地(2m
+1番地)をワード(16ビツトデータ)でアクセスす
る場合を考える。これは、2m+1番地(奇数メモリバ
ンクのm番地)と2m+2番地(偶数メモリバンクのm
+1番地)のメモリにデータをアクセスすることを意味
する。
この時CPUから出力されるアドレスは(An−1、A
n−2,・Φm、AI、AO=2m+1)であるので、
(An−1,An−2,・・・、A1 =m、 A
O= 1 )となる。ここでAn−1,An−2,・・
・、A1.AO等はCPUのアドレス出力のビットパタ
ーンである。よって偶数アドレスバンク、奇数アドレス
バンクともにm番地が指定されていることになる。故に
、この時のCPUメモリアクセスにおいては、奇数アド
レスバンク内で指定されたデータについては有効である
が、偶数アドレスバンク内で指定されたデータは無効で
ある。よってCPUはもう一度バスサイクルを起動して
(An−1,An−2,・・*、 AI。
n−2,・Φm、AI、AO=2m+1)であるので、
(An−1,An−2,・・・、A1 =m、 A
O= 1 )となる。ここでAn−1,An−2,・・
・、A1.AO等はCPUのアドレス出力のビットパタ
ーンである。よって偶数アドレスバンク、奇数アドレス
バンクともにm番地が指定されていることになる。故に
、この時のCPUメモリアクセスにおいては、奇数アド
レスバンク内で指定されたデータについては有効である
が、偶数アドレスバンク内で指定されたデータは無効で
ある。よってCPUはもう一度バスサイクルを起動して
(An−1,An−2,・・*、 AI。
A O= 2 m + 2 )をアドレス出力するこ、
とて(An−1,An−2,・・*、 A1=m+1.
AO=0)とし、偶数メモリバンクのデータアクセ
スが可能となる。
とて(An−1,An−2,・・*、 A1=m+1.
AO=0)とし、偶数メモリバンクのデータアクセ
スが可能となる。
以上説明した様に従来例では、CPUがメモリの奇数番
地をワードでアクセスする場合には、(1)CPUはバ
スサイクルを2回起動する必要があるのでデータ転送上
効率が悪い、(2)’CPUのバスサイクルの制御が複
雑である、という欠点がある。
地をワードでアクセスする場合には、(1)CPUはバ
スサイクルを2回起動する必要があるのでデータ転送上
効率が悪い、(2)’CPUのバスサイクルの制御が複
雑である、という欠点がある。
[発明の従来技術に対する相違点コ
上述した従来のメモリアクセス回路に対し、本発明は偶
数領域と奇数領域とに2分割されたメモリバンクの偶数
領域の方に、アドレス信号としてCPUのアドレス出力
のLSBとLSBを除いた他のビットとの加算結果を出
力する加算器を有するという相違点を有する。
数領域と奇数領域とに2分割されたメモリバンクの偶数
領域の方に、アドレス信号としてCPUのアドレス出力
のLSBとLSBを除いた他のビットとの加算結果を出
力する加算器を有するという相違点を有する。
[問題点を解決するための手段]
本発明のメモリのアクセス回路は、偶数番地メモリバン
クと奇数番地メモリバンクに分割されている2つのメモ
リバンクの内、偶数番地のメモリバンクに対して、アド
レス信号としてCPUのアドレス出力のLSBと、LS
Bを除いた他のビットとの加算結果を出力する加算器を
有している。
クと奇数番地メモリバンクに分割されている2つのメモ
リバンクの内、偶数番地のメモリバンクに対して、アド
レス信号としてCPUのアドレス出力のLSBと、LS
Bを除いた他のビットとの加算結果を出力する加算器を
有している。
[実施例]
本発明の実施例を図面を用いて説明する。
第1図は第1実施例の概略構成を示すブロック図である
。図において1は外部16ビツトデータバスのCPUで
あり、2と3とはそれぞれ奇数バンクメモリと偶数バン
クメモリとである。奇数バンクメモリ2とは奇数アドレ
スのデータが格納されているメモリであり、偶数バンク
メモリ3とは偶数アドレスのデータが格納されているメ
モリを意味する。奇数バンクメモリ2には奇数アドレス
専用バス4を通ってCPUからアドレスのAn−1、A
n−2,・・*、A2.AI (CPUのnビットアド
レスのLSBを除く全アドレスビット信号)が直接供給
されるが、偶数バンクメモリ3には偶数アドレス専用バ
ス5を通してCPUのアドレス出力に対して6の加算器
で加算操作の施されたアドレスデータが供給される。こ
こで加算器6は以下の加算を行う。
。図において1は外部16ビツトデータバスのCPUで
あり、2と3とはそれぞれ奇数バンクメモリと偶数バン
クメモリとである。奇数バンクメモリ2とは奇数アドレ
スのデータが格納されているメモリであり、偶数バンク
メモリ3とは偶数アドレスのデータが格納されているメ
モリを意味する。奇数バンクメモリ2には奇数アドレス
専用バス4を通ってCPUからアドレスのAn−1、A
n−2,・・*、A2.AI (CPUのnビットアド
レスのLSBを除く全アドレスビット信号)が直接供給
されるが、偶数バンクメモリ3には偶数アドレス専用バ
ス5を通してCPUのアドレス出力に対して6の加算器
で加算操作の施されたアドレスデータが供給される。こ
こで加算器6は以下の加算を行う。
An −1,An−2,φ◆e、 A2. AI +A
Oまた、UBE (オーバーパー)、LBE(オーバー
パー)の信号9,10は、CPUがアクセスしてデータ
が有効であるかどうかを示す信号てあり、CPUから出
力される。すなわち16ビツトデータの上位バイトデー
タが有効である時には、UBE(オーバーパー)=0.
下位バイトデータが有効である時にはLBE (オーバ
ーパー)=0となる。これらの信号は、第1図に示され
ているように、メモリバンク2,3のチップセレクト端
子にそれぞれ接続されている。
Oまた、UBE (オーバーパー)、LBE(オーバー
パー)の信号9,10は、CPUがアクセスしてデータ
が有効であるかどうかを示す信号てあり、CPUから出
力される。すなわち16ビツトデータの上位バイトデー
タが有効である時には、UBE(オーバーパー)=0.
下位バイトデータが有効である時にはLBE (オーバ
ーパー)=0となる。これらの信号は、第1図に示され
ているように、メモリバンク2,3のチップセレクト端
子にそれぞれ接続されている。
次に作用を説明する。
(I)CPUがメモリの偶数番地(2m番地)にワード
(16ビツト)データをアクセスする場合。これは2m
番地のメモリ(偶数メモリバンクのm番地)と2m+1
番地のメモリ(奇数メモリバンクのm番地)をアクセス
することを意味する。
(16ビツト)データをアクセスする場合。これは2m
番地のメモリ(偶数メモリバンクのm番地)と2m+1
番地のメモリ(奇数メモリバンクのm番地)をアクセス
することを意味する。
この場合CPUより出力されるアドレスは、An−1,
An−2,−−−、A2. AI、 A噂=2m であるから、 An−1,An−2,・・*、A1=mAn−1,An
−2,・・*、A1+AO=mとなり各々のアドレス専
用バス4,5ともにアドレス値としてmが乗るので、偶
数アドレス、奇数アドレス両バンクとも同時にアクセス
できる。すなわち−回のCPUバスサイクルによりワー
ド(16ビツト)データのアクセスが完了する。
An−2,−−−、A2. AI、 A噂=2m であるから、 An−1,An−2,・・*、A1=mAn−1,An
−2,・・*、A1+AO=mとなり各々のアドレス専
用バス4,5ともにアドレス値としてmが乗るので、偶
数アドレス、奇数アドレス両バンクとも同時にアクセス
できる。すなわち−回のCPUバスサイクルによりワー
ド(16ビツト)データのアクセスが完了する。
(I[)CPUがメモリの奇数番地(2m+1番地)に
ワードデータをアクセスする場合。
ワードデータをアクセスする場合。
これは2m+1番地(奇数メモリバンクのm番地)と2
m+2番地(偶数メモリバンクのm+1番地)のメモリ
データをアクセスすることを意味する。この場合CPU
より出力されるアドレスは、An−1,An−2,−−
−、A2. Al、 AO=2m+1 であるから、 An−1,An−2,・ ・ *、 AI=mAn−
1,An−2,” ” ”、 Al + A
O=m+1 となり4にはmが5にはm+1が各バンクへのアドレス
データとして乗るのでこの場合も偶数アドレスバンク、
奇数アドレスバンクともに同時にアクセスできる。すな
わちCF)Uがメモリの奇数番地にワードでアクセス′
する時も一回のバスサイクルでデータの転送が完了する
。
m+2番地(偶数メモリバンクのm+1番地)のメモリ
データをアクセスすることを意味する。この場合CPU
より出力されるアドレスは、An−1,An−2,−−
−、A2. Al、 AO=2m+1 であるから、 An−1,An−2,・ ・ *、 AI=mAn−
1,An−2,” ” ”、 Al + A
O=m+1 となり4にはmが5にはm+1が各バンクへのアドレス
データとして乗るのでこの場合も偶数アドレスバンク、
奇数アドレスバンクともに同時にアクセスできる。すな
わちCF)Uがメモリの奇数番地にワードでアクセス′
する時も一回のバスサイクルでデータの転送が完了する
。
次に本発明の第2の実施例を図面を用いて説明する。第
3図は本発明の第2の実施例の概略構成を示すブロック
図である。図において、18はアドレス出力回路、19
はアドレスのLSB、20はアドレスのLSBを除いた
ビット、21はアドレスのLSBを除いたビット、22
は加算器である。
3図は本発明の第2の実施例の概略構成を示すブロック
図である。図において、18はアドレス出力回路、19
はアドレスのLSB、20はアドレスのLSBを除いた
ビット、21はアドレスのLSBを除いたビット、22
は加算器である。
本実施例では、加算器がCPUチップの内に実装された
構成になっている。すなわちCPUチップ内部において
メモリの偶数バンク用アドレスの計算が行われ、CPU
チップは、メモリの偶数バンク用アドレスと奇数バンク
用アドレスをそれぞれ独立にPIN出力に出力するもの
となっている。
構成になっている。すなわちCPUチップ内部において
メモリの偶数バンク用アドレスの計算が行われ、CPU
チップは、メモリの偶数バンク用アドレスと奇数バンク
用アドレスをそれぞれ独立にPIN出力に出力するもの
となっている。
[発明の効果コ
以上説明したように本発明は、CPUがワードてメモリ
をアクセスする時には、メモリの番地が偶数であっても
奇数であっても一回のバスサイクルによりデータの転送
ができるので、 (1)データの転送の効率がよい (2)CPtJのバスサイクル制御が単純になるという
効果がある。
をアクセスする時には、メモリの番地が偶数であっても
奇数であっても一回のバスサイクルによりデータの転送
ができるので、 (1)データの転送の効率がよい (2)CPtJのバスサイクル制御が単純になるという
効果がある。
第1図は本発明の第1実施例概要構成を示すブロック図
、第2図は従来例の概要構成を示すブロック図、第3図
は本発明の第2実施例の概要構成を示すブロック図であ
る。 1・・・・外部データバス16ビツトのCPU、2・・
・・メモリの奇数番地バンク、 q− 3・・・・メモリの偶数番地バンク、 4・・・・メモリ奇数バンク専用アドレスバス、5・・
・・メモリ偶数バンク専用アドレスバス、6・・・・加
算器、 7・・・・CPUのデータバス、 8・・・・データバス、 9・・・・上位バイトデータバリッド信号、10・・・
下位バイトデータバリッド信号、11・・・外部データ
バス16ビツトのCP U。 12・・・メモリの奇数番地バンク、 13・・・メモリの偶数番地バンク、 14・・・アドレスバス、 15・・・データバス、 16・・・CPUのデータバス、 17・・・外部データバス16ビツトのCPU、1日・
・・アドレス出力回路、 19・・・アドレスのLSB、 20・・・アドレスのLSBを除いたビット、21・・
・アドレスのLSBを除いたビット、22・・・加算器
。
、第2図は従来例の概要構成を示すブロック図、第3図
は本発明の第2実施例の概要構成を示すブロック図であ
る。 1・・・・外部データバス16ビツトのCPU、2・・
・・メモリの奇数番地バンク、 q− 3・・・・メモリの偶数番地バンク、 4・・・・メモリ奇数バンク専用アドレスバス、5・・
・・メモリ偶数バンク専用アドレスバス、6・・・・加
算器、 7・・・・CPUのデータバス、 8・・・・データバス、 9・・・・上位バイトデータバリッド信号、10・・・
下位バイトデータバリッド信号、11・・・外部データ
バス16ビツトのCP U。 12・・・メモリの奇数番地バンク、 13・・・メモリの偶数番地バンク、 14・・・アドレスバス、 15・・・データバス、 16・・・CPUのデータバス、 17・・・外部データバス16ビツトのCPU、1日・
・・アドレス出力回路、 19・・・アドレスのLSB、 20・・・アドレスのLSBを除いたビット、21・・
・アドレスのLSBを除いたビット、22・・・加算器
。
Claims (1)
- 偶数番地領域と奇数番地領域とで構成され各アドレスが
複数ビットを有するメモリと、外部データバスを介して
メモリにアクセスする中央処理装置とを有するマイクロ
コンピュータシステムにおいて、前記偶数番地領域のメ
モリにその出力信号をアドレス信号として供給する加算
器を有し、該加算器は前記、中央処理装置のアドレス出
力の最下位ビットと、該最下位ビットを除いた他のビッ
トとの加算を実行することを特徴とするマイクロコンピ
ュータシステム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62287121A JPH01128143A (ja) | 1987-11-12 | 1987-11-12 | マイクロコンピュータシステム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62287121A JPH01128143A (ja) | 1987-11-12 | 1987-11-12 | マイクロコンピュータシステム |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01128143A true JPH01128143A (ja) | 1989-05-19 |
Family
ID=17713341
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62287121A Pending JPH01128143A (ja) | 1987-11-12 | 1987-11-12 | マイクロコンピュータシステム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01128143A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0357041A (ja) * | 1989-07-25 | 1991-03-12 | Nec Corp | 画像記憶回路 |
US5710904A (en) * | 1993-04-09 | 1998-01-20 | Mitsubishi Denki Kabushiki Kaisha | Microprocessor having address pre-outputting function and data processor using the same |
-
1987
- 1987-11-12 JP JP62287121A patent/JPH01128143A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0357041A (ja) * | 1989-07-25 | 1991-03-12 | Nec Corp | 画像記憶回路 |
US5710904A (en) * | 1993-04-09 | 1998-01-20 | Mitsubishi Denki Kabushiki Kaisha | Microprocessor having address pre-outputting function and data processor using the same |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2633331B2 (ja) | マイクロプロセッサ | |
JPS6259822B2 (ja) | ||
EP0062431A1 (en) | A one chip microcomputer | |
JP2001524247A (ja) | 複数のメモリアドレスを格納および処理するための方法およびシステム | |
JPH07120312B2 (ja) | バッファメモリ制御装置 | |
JPH0479026B2 (ja) | ||
JPS63101944A (ja) | 記憶制御装置 | |
JPH01128143A (ja) | マイクロコンピュータシステム | |
JPS5968068A (ja) | メモリボ−ド | |
US6483753B1 (en) | Endianess independent memory interface | |
JPH01305460A (ja) | プロセッサ間通信方式 | |
JPS59231625A (ja) | アドレス設定方式 | |
JPH01111234A (ja) | パリティチェック方式 | |
JP2581484B2 (ja) | データ処理システム | |
KR950000495B1 (ko) | 병렬처리시스템을 위한 노드메모리 시스템 | |
JPS6054055A (ja) | 記憶装置 | |
JPH09128288A (ja) | D−ramアクセスの高速化回路 | |
JPH05257870A (ja) | 計算機システム | |
JPH01297758A (ja) | マイクロコンピュータ間データ伝送方法 | |
JPH0831081B2 (ja) | Dmaコントローラ | |
JPH04111633U (ja) | Dramアクセス制御回路 | |
JPH0431417B2 (ja) | ||
JPH0354647A (ja) | メモリアクセス方式 | |
JPS6347856A (ja) | メモリシステム | |
JPH06131251A (ja) | データ処理システム |