JPH01128143A - マイクロコンピュータシステム - Google Patents
マイクロコンピュータシステムInfo
- Publication number
- JPH01128143A JPH01128143A JP62287121A JP28712187A JPH01128143A JP H01128143 A JPH01128143 A JP H01128143A JP 62287121 A JP62287121 A JP 62287121A JP 28712187 A JP28712187 A JP 28712187A JP H01128143 A JPH01128143 A JP H01128143A
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- JP
- Japan
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- address
- memory
- cpu
- data
- odd
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 claims abstract description 52
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/04—Arrangements for selecting an address in a digital store using a sequential addressing device, e.g. shift register, counter
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、１アドレス８ビツトのデータのメモリと、１
６ビツトの外部データバスとをもつ中央処理装置（以下
、ＣＰＵ）によって構成されるマイクロコンピュータシ
ステムに関し、特にＣＰＵのメモリアクセス方式に関す
る。
６ビツトの外部データバスとをもつ中央処理装置（以下
、ＣＰＵ）によって構成されるマイクロコンピュータシ
ステムに関し、特にＣＰＵのメモリアクセス方式に関す
る。
［従来の技術］
従来１アドレス８ビツトのデータのメモリと１６ビツト
の外部データバスとＣＰＵとを含んで構成されるマイク
ロコンピュータシステムは第２図に示すような構成とな
っていた。すなわちメモリ構成をハードウェア的に偶数
領域１３と奇数領域１２との２つに分割し、それぞれの
アドレス信号入力部には、ともにＣＰＵから出力される
アドレスの最下位ビット（以下、ＬＳＢ）を除いた信号
が供給され、偶数領域１３か奇数領域１２かの選択信号
（チップセレクト）としてＵＢＥ （オーバーパー）と
アドレスのＬＳＢとが用いられていた。
の外部データバスとＣＰＵとを含んで構成されるマイク
ロコンピュータシステムは第２図に示すような構成とな
っていた。すなわちメモリ構成をハードウェア的に偶数
領域１３と奇数領域１２との２つに分割し、それぞれの
アドレス信号入力部には、ともにＣＰＵから出力される
アドレスの最下位ビット（以下、ＬＳＢ）を除いた信号
が供給され、偶数領域１３か奇数領域１２かの選択信号
（チップセレクト）としてＵＢＥ （オーバーパー）と
アドレスのＬＳＢとが用いられていた。
［発明が解決しようとする問題点］
上述した従来のメモリアクセス回路は以下の様な欠点が
ある。第２図においてＣＰＵがメモリの奇数番地（２ｍ
＋１番地）をワード（１６ビツトデータ）でアクセスす
る場合を考える。これは、２ｍ＋１番地（奇数メモリバ
ンクのｍ番地）と２ｍ＋２番地（偶数メモリバンクのｍ
＋１番地）のメモリにデータをアクセスすることを意味
する。
ある。第２図においてＣＰＵがメモリの奇数番地（２ｍ
＋１番地）をワード（１６ビツトデータ）でアクセスす
る場合を考える。これは、２ｍ＋１番地（奇数メモリバ
ンクのｍ番地）と２ｍ＋２番地（偶数メモリバンクのｍ
＋１番地）のメモリにデータをアクセスすることを意味
する。
この時ＣＰＵから出力されるアドレスは（Ａｎ−１、Ａ
ｎ−２，・Φｍ、ＡＩ、ＡＯ＝２ｍ＋１）であるので、
（Ａｎ−１，Ａｎ−２，・・・、Ａ１ ＝ｍ、 Ａ
Ｏ＝ １ ）となる。ここでＡｎ−１，Ａｎ−２，・・
・、Ａ１．ＡＯ等はＣＰＵのアドレス出力のビットパタ
ーンである。よって偶数アドレスバンク、奇数アドレス
バンクともにｍ番地が指定されていることになる。故に
、この時のＣＰＵメモリアクセスにおいては、奇数アド
レスバンク内で指定されたデータについては有効である
が、偶数アドレスバンク内で指定されたデータは無効で
ある。よってＣＰＵはもう一度バスサイクルを起動して
（Ａｎ−１，Ａｎ−２，・・＊、 ＡＩ。
ｎ−２，・Φｍ、ＡＩ、ＡＯ＝２ｍ＋１）であるので、
（Ａｎ−１，Ａｎ−２，・・・、Ａ１ ＝ｍ、 Ａ
Ｏ＝ １ ）となる。ここでＡｎ−１，Ａｎ−２，・・
・、Ａ１．ＡＯ等はＣＰＵのアドレス出力のビットパタ
ーンである。よって偶数アドレスバンク、奇数アドレス
バンクともにｍ番地が指定されていることになる。故に
、この時のＣＰＵメモリアクセスにおいては、奇数アド
レスバンク内で指定されたデータについては有効である
が、偶数アドレスバンク内で指定されたデータは無効で
ある。よってＣＰＵはもう一度バスサイクルを起動して
（Ａｎ−１，Ａｎ−２，・・＊、 ＡＩ。
Ａ Ｏ＝ ２ ｍ ＋ ２ ）をアドレス出力するこ、
とて（Ａｎ−１，Ａｎ−２，・・＊、 Ａ１＝ｍ＋１．
ＡＯ＝０）とし、偶数メモリバンクのデータアクセ
スが可能となる。
とて（Ａｎ−１，Ａｎ−２，・・＊、 Ａ１＝ｍ＋１．
ＡＯ＝０）とし、偶数メモリバンクのデータアクセ
スが可能となる。
以上説明した様に従来例では、ＣＰＵがメモリの奇数番
地をワードでアクセスする場合には、（１）ＣＰＵはバ
スサイクルを２回起動する必要があるのでデータ転送上
効率が悪い、（２）’ＣＰＵのバスサイクルの制御が複
雑である、という欠点がある。
地をワードでアクセスする場合には、（１）ＣＰＵはバ
スサイクルを２回起動する必要があるのでデータ転送上
効率が悪い、（２）’ＣＰＵのバスサイクルの制御が複
雑である、という欠点がある。
［発明の従来技術に対する相違点コ
上述した従来のメモリアクセス回路に対し、本発明は偶
数領域と奇数領域とに２分割されたメモリバンクの偶数
領域の方に、アドレス信号としてＣＰＵのアドレス出力
のＬＳＢとＬＳＢを除いた他のビットとの加算結果を出
力する加算器を有するという相違点を有する。
数領域と奇数領域とに２分割されたメモリバンクの偶数
領域の方に、アドレス信号としてＣＰＵのアドレス出力
のＬＳＢとＬＳＢを除いた他のビットとの加算結果を出
力する加算器を有するという相違点を有する。
［問題点を解決するための手段］
本発明のメモリのアクセス回路は、偶数番地メモリバン
クと奇数番地メモリバンクに分割されている２つのメモ
リバンクの内、偶数番地のメモリバンクに対して、アド
レス信号としてＣＰＵのアドレス出力のＬＳＢと、ＬＳ
Ｂを除いた他のビットとの加算結果を出力する加算器を
有している。
クと奇数番地メモリバンクに分割されている２つのメモ
リバンクの内、偶数番地のメモリバンクに対して、アド
レス信号としてＣＰＵのアドレス出力のＬＳＢと、ＬＳ
Ｂを除いた他のビットとの加算結果を出力する加算器を
有している。
［実施例］
本発明の実施例を図面を用いて説明する。
第１図は第１実施例の概略構成を示すブロック図である
。図において１は外部１６ビツトデータバスのＣＰＵで
あり、２と３とはそれぞれ奇数バンクメモリと偶数バン
クメモリとである。奇数バンクメモリ２とは奇数アドレ
スのデータが格納されているメモリであり、偶数バンク
メモリ３とは偶数アドレスのデータが格納されているメ
モリを意味する。奇数バンクメモリ２には奇数アドレス
専用バス４を通ってＣＰＵからアドレスのＡｎ−１、Ａ
ｎ−２，・・＊、Ａ２．ＡＩ （ＣＰＵのｎビットアド
レスのＬＳＢを除く全アドレスビット信号）が直接供給
されるが、偶数バンクメモリ３には偶数アドレス専用バ
ス５を通してＣＰＵのアドレス出力に対して６の加算器
で加算操作の施されたアドレスデータが供給される。こ
こで加算器６は以下の加算を行う。
。図において１は外部１６ビツトデータバスのＣＰＵで
あり、２と３とはそれぞれ奇数バンクメモリと偶数バン
クメモリとである。奇数バンクメモリ２とは奇数アドレ
スのデータが格納されているメモリであり、偶数バンク
メモリ３とは偶数アドレスのデータが格納されているメ
モリを意味する。奇数バンクメモリ２には奇数アドレス
専用バス４を通ってＣＰＵからアドレスのＡｎ−１、Ａ
ｎ−２，・・＊、Ａ２．ＡＩ （ＣＰＵのｎビットアド
レスのＬＳＢを除く全アドレスビット信号）が直接供給
されるが、偶数バンクメモリ３には偶数アドレス専用バ
ス５を通してＣＰＵのアドレス出力に対して６の加算器
で加算操作の施されたアドレスデータが供給される。こ
こで加算器６は以下の加算を行う。
Ａｎ −１，Ａｎ−２，φ◆ｅ、 Ａ２． ＡＩ ＋Ａ
Ｏまた、ＵＢＥ （オーバーパー）、ＬＢＥ（オーバー
パー）の信号９，１０は、ＣＰＵがアクセスしてデータ
が有効であるかどうかを示す信号てあり、ＣＰＵから出
力される。すなわち１６ビツトデータの上位バイトデー
タが有効である時には、ＵＢＥ（オーバーパー）＝０．
下位バイトデータが有効である時にはＬＢＥ （オーバ
ーパー）＝０となる。これらの信号は、第１図に示され
ているように、メモリバンク２，３のチップセレクト端
子にそれぞれ接続されている。
Ｏまた、ＵＢＥ （オーバーパー）、ＬＢＥ（オーバー
パー）の信号９，１０は、ＣＰＵがアクセスしてデータ
が有効であるかどうかを示す信号てあり、ＣＰＵから出
力される。すなわち１６ビツトデータの上位バイトデー
タが有効である時には、ＵＢＥ（オーバーパー）＝０．
下位バイトデータが有効である時にはＬＢＥ （オーバ
ーパー）＝０となる。これらの信号は、第１図に示され
ているように、メモリバンク２，３のチップセレクト端
子にそれぞれ接続されている。
次に作用を説明する。
（Ｉ）ＣＰＵがメモリの偶数番地（２ｍ番地）にワード
（１６ビツト）データをアクセスする場合。これは２ｍ
番地のメモリ（偶数メモリバンクのｍ番地）と２ｍ＋１
番地のメモリ（奇数メモリバンクのｍ番地）をアクセス
することを意味する。
（１６ビツト）データをアクセスする場合。これは２ｍ
番地のメモリ（偶数メモリバンクのｍ番地）と２ｍ＋１
番地のメモリ（奇数メモリバンクのｍ番地）をアクセス
することを意味する。
この場合ＣＰＵより出力されるアドレスは、Ａｎ−１，
Ａｎ−２，−−−、Ａ２． ＡＩ、 Ａ噂＝２ｍ であるから、 Ａｎ−１，Ａｎ−２，・・＊、Ａ１＝ｍＡｎ−１，Ａｎ
−２，・・＊、Ａ１＋ＡＯ＝ｍとなり各々のアドレス専
用バス４，５ともにアドレス値としてｍが乗るので、偶
数アドレス、奇数アドレス両バンクとも同時にアクセス
できる。すなわち−回のＣＰＵバスサイクルによりワー
ド（１６ビツト）データのアクセスが完了する。
Ａｎ−２，−−−、Ａ２． ＡＩ、 Ａ噂＝２ｍ であるから、 Ａｎ−１，Ａｎ−２，・・＊、Ａ１＝ｍＡｎ−１，Ａｎ
−２，・・＊、Ａ１＋ＡＯ＝ｍとなり各々のアドレス専
用バス４，５ともにアドレス値としてｍが乗るので、偶
数アドレス、奇数アドレス両バンクとも同時にアクセス
できる。すなわち−回のＣＰＵバスサイクルによりワー
ド（１６ビツト）データのアクセスが完了する。
（Ｉ［）ＣＰＵがメモリの奇数番地（２ｍ＋１番地）に
ワードデータをアクセスする場合。
ワードデータをアクセスする場合。
これは２ｍ＋１番地（奇数メモリバンクのｍ番地）と２
ｍ＋２番地（偶数メモリバンクのｍ＋１番地）のメモリ
データをアクセスすることを意味する。この場合ＣＰＵ
より出力されるアドレスは、Ａｎ−１，Ａｎ−２，−−
−、Ａ２． Ａｌ、 ＡＯ＝２ｍ＋１ であるから、 Ａｎ−１，Ａｎ−２，・ ・ ＊、 ＡＩ＝ｍＡｎ−
１，Ａｎ−２，” ” ”、 Ａｌ ＋ Ａ
Ｏ＝ｍ＋１ となり４にはｍが５にはｍ＋１が各バンクへのアドレス
データとして乗るのでこの場合も偶数アドレスバンク、
奇数アドレスバンクともに同時にアクセスできる。すな
わちＣＦ）Ｕがメモリの奇数番地にワードでアクセス′
する時も一回のバスサイクルでデータの転送が完了する
。
ｍ＋２番地（偶数メモリバンクのｍ＋１番地）のメモリ
データをアクセスすることを意味する。この場合ＣＰＵ
より出力されるアドレスは、Ａｎ−１，Ａｎ−２，−−
−、Ａ２． Ａｌ、 ＡＯ＝２ｍ＋１ であるから、 Ａｎ−１，Ａｎ−２，・ ・ ＊、 ＡＩ＝ｍＡｎ−
１，Ａｎ−２，” ” ”、 Ａｌ ＋ Ａ
Ｏ＝ｍ＋１ となり４にはｍが５にはｍ＋１が各バンクへのアドレス
データとして乗るのでこの場合も偶数アドレスバンク、
奇数アドレスバンクともに同時にアクセスできる。すな
わちＣＦ）Ｕがメモリの奇数番地にワードでアクセス′
する時も一回のバスサイクルでデータの転送が完了する
。
次に本発明の第２の実施例を図面を用いて説明する。第
３図は本発明の第２の実施例の概略構成を示すブロック
図である。図において、１８はアドレス出力回路、１９
はアドレスのＬＳＢ、２０はアドレスのＬＳＢを除いた
ビット、２１はアドレスのＬＳＢを除いたビット、２２
は加算器である。
３図は本発明の第２の実施例の概略構成を示すブロック
図である。図において、１８はアドレス出力回路、１９
はアドレスのＬＳＢ、２０はアドレスのＬＳＢを除いた
ビット、２１はアドレスのＬＳＢを除いたビット、２２
は加算器である。
本実施例では、加算器がＣＰＵチップの内に実装された
構成になっている。すなわちＣＰＵチップ内部において
メモリの偶数バンク用アドレスの計算が行われ、ＣＰＵ
チップは、メモリの偶数バンク用アドレスと奇数バンク
用アドレスをそれぞれ独立にＰＩＮ出力に出力するもの
となっている。
構成になっている。すなわちＣＰＵチップ内部において
メモリの偶数バンク用アドレスの計算が行われ、ＣＰＵ
チップは、メモリの偶数バンク用アドレスと奇数バンク
用アドレスをそれぞれ独立にＰＩＮ出力に出力するもの
となっている。
［発明の効果コ
以上説明したように本発明は、ＣＰＵがワードてメモリ
をアクセスする時には、メモリの番地が偶数であっても
奇数であっても一回のバスサイクルによりデータの転送
ができるので、 （１）データの転送の効率がよい （２）ＣＰｔＪのバスサイクル制御が単純になるという
効果がある。
をアクセスする時には、メモリの番地が偶数であっても
奇数であっても一回のバスサイクルによりデータの転送
ができるので、 （１）データの転送の効率がよい （２）ＣＰｔＪのバスサイクル制御が単純になるという
効果がある。
第１図は本発明の第１実施例概要構成を示すブロック図
、第２図は従来例の概要構成を示すブロック図、第３図
は本発明の第２実施例の概要構成を示すブロック図であ
る。 １・・・・外部データバス１６ビツトのＣＰＵ、２・・
・・メモリの奇数番地バンク、 ｑ− ３・・・・メモリの偶数番地バンク、 ４・・・・メモリ奇数バンク専用アドレスバス、５・・
・・メモリ偶数バンク専用アドレスバス、６・・・・加
算器、 ７・・・・ＣＰＵのデータバス、 ８・・・・データバス、 ９・・・・上位バイトデータバリッド信号、１０・・・
下位バイトデータバリッド信号、１１・・・外部データ
バス１６ビツトのＣＰ Ｕ。 １２・・・メモリの奇数番地バンク、 １３・・・メモリの偶数番地バンク、 １４・・・アドレスバス、 １５・・・データバス、 １６・・・ＣＰＵのデータバス、 １７・・・外部データバス１６ビツトのＣＰＵ、１日・
・・アドレス出力回路、 １９・・・アドレスのＬＳＢ、 ２０・・・アドレスのＬＳＢを除いたビット、２１・・
・アドレスのＬＳＢを除いたビット、２２・・・加算器
。
、第２図は従来例の概要構成を示すブロック図、第３図
は本発明の第２実施例の概要構成を示すブロック図であ
る。 １・・・・外部データバス１６ビツトのＣＰＵ、２・・
・・メモリの奇数番地バンク、 ｑ− ３・・・・メモリの偶数番地バンク、 ４・・・・メモリ奇数バンク専用アドレスバス、５・・
・・メモリ偶数バンク専用アドレスバス、６・・・・加
算器、 ７・・・・ＣＰＵのデータバス、 ８・・・・データバス、 ９・・・・上位バイトデータバリッド信号、１０・・・
下位バイトデータバリッド信号、１１・・・外部データ
バス１６ビツトのＣＰ Ｕ。 １２・・・メモリの奇数番地バンク、 １３・・・メモリの偶数番地バンク、 １４・・・アドレスバス、 １５・・・データバス、 １６・・・ＣＰＵのデータバス、 １７・・・外部データバス１６ビツトのＣＰＵ、１日・
・・アドレス出力回路、 １９・・・アドレスのＬＳＢ、 ２０・・・アドレスのＬＳＢを除いたビット、２１・・
・アドレスのＬＳＢを除いたビット、２２・・・加算器
。
Claims (1)
- 偶数番地領域と奇数番地領域とで構成され各アドレスが
複数ビットを有するメモリと、外部データバスを介して
メモリにアクセスする中央処理装置とを有するマイクロ
コンピュータシステムにおいて、前記偶数番地領域のメ
モリにその出力信号をアドレス信号として供給する加算
器を有し、該加算器は前記、中央処理装置のアドレス出
力の最下位ビットと、該最下位ビットを除いた他のビッ
トとの加算を実行することを特徴とするマイクロコンピ
ュータシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62287121A JPH01128143A (ja) | 1987-11-12 | 1987-11-12 | マイクロコンピュータシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62287121A JPH01128143A (ja) | 1987-11-12 | 1987-11-12 | マイクロコンピュータシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01128143A true JPH01128143A (ja) | 1989-05-19 |
Family
ID=17713341
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62287121A Pending JPH01128143A (ja) | 1987-11-12 | 1987-11-12 | マイクロコンピュータシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01128143A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0357041A (ja) * | 1989-07-25 | 1991-03-12 | Nec Corp | 画像記憶回路 |
| US5710904A (en) * | 1993-04-09 | 1998-01-20 | Mitsubishi Denki Kabushiki Kaisha | Microprocessor having address pre-outputting function and data processor using the same |
-
1987
- 1987-11-12 JP JP62287121A patent/JPH01128143A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0357041A (ja) * | 1989-07-25 | 1991-03-12 | Nec Corp | 画像記憶回路 |
| US5710904A (en) * | 1993-04-09 | 1998-01-20 | Mitsubishi Denki Kabushiki Kaisha | Microprocessor having address pre-outputting function and data processor using the same |
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