JPH0357041A - 画像記憶回路 - Google Patents
画像記憶回路Info
- Publication number
- JPH0357041A JPH0357041A JP1193065A JP19306589A JPH0357041A JP H0357041 A JPH0357041 A JP H0357041A JP 1193065 A JP1193065 A JP 1193065A JP 19306589 A JP19306589 A JP 19306589A JP H0357041 A JPH0357041 A JP H0357041A
- Authority
- JP
- Japan
- Prior art keywords
- address
- data
- signal
- write
- signals
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000007796 conventional method Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
Landscapes
- Memory System (AREA)
- Controls And Circuits For Display Device (AREA)
- Dot-Matrix Printers And Others (AREA)
- Digital Computer Display Output (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はディスプレイ，プリンタなどの表示装置に適用
しうる、表示データを記憶する画像記憶回路に関する。
しうる、表示データを記憶する画像記憶回路に関する。
従来の画像記憶回路は、第５図に示すように、Ｍビット
のデータを記憶する書き込み・読み出し可能な記憶素子
Ｒ，，Ｒ．，・・・ｌ ＲＭのアドレス入力端子に接続
されるアドレス信号，書き込み信号入力端子に接続され
る書き込み信号は全ての該記憶素子に同一である。
のデータを記憶する書き込み・読み出し可能な記憶素子
Ｒ，，Ｒ．，・・・ｌ ＲＭのアドレス入力端子に接続
されるアドレス信号，書き込み信号入力端子に接続され
る書き込み信号は全ての該記憶素子に同一である。
しかしながら、第６図に示したようなキャラクタジェネ
レータが発生する文字パターンを或るアドレスＸの４ビ
ット目からアドレスＸ＋１にかけて記憶させる場合、文
字パターンをアドレスＸに記憶するデータと、アドレス
Ｘ＋１に記憶するデータに分離して２回の書き込みを実
行する必要があったため、表示速度を低下せしめた。
レータが発生する文字パターンを或るアドレスＸの４ビ
ット目からアドレスＸ＋１にかけて記憶させる場合、文
字パターンをアドレスＸに記憶するデータと、アドレス
Ｘ＋１に記憶するデータに分離して２回の書き込みを実
行する必要があったため、表示速度を低下せしめた。
本発明の目的はデータ信号，アドレス信号，書き込み信
号を制御して、連続する２アドレスに分離して記憶する
データを一回の書き込みで記憶せしめることで上記欠点
を除去し高速な表示を実現しうる画像記憶回路を提供す
ることにある。
号を制御して、連続する２アドレスに分離して記憶する
データを一回の書き込みで記憶せしめることで上記欠点
を除去し高速な表示を実現しうる画像記憶回路を提供す
ることにある。
本発明による画像記憶回路は、Ｎ−１本のアドレス入力
端子と、１本のデータ入力端子・出力端子と、書き込み
信号入力端子を有し、Ｎ本のアドレス信号の最下位ビッ
トのアドレス信号を除くＮ一１本のアドレス信号が該ア
ドレス入力端子に接続されるＭ個の書き込み・読み出し
可能な記憶素子及び該Ｎ−１本のアドレス信号に該最下
位ビットのアドレス信号を加算したアドレス信号が該ア
ドレス入力端子に接続されるＭ個の書き込み・読み出し
可能な記憶素子と、該加算器と、２ＸＭ個の記憶素子か
らＭ個を選択するためのＭ≦２″′となるようなｍ本の
記憶素子選択信号と該最下位ビットのアドレス信号から
該記憶素子の書き込み信号入力端子に接続される２×Ｍ
本の書き込み信号のうちＭ本のみを有効にするような２
×Ｍ本の信号を発生する読み出し可能な記憶素子と、該
ｍ本の記憶素子選択信号でＭビットの書き込みデータを
０〜Ｍビットシフトして該２×Ｍ個の書き込み・読み出
し可能な記憶素子のデータ入力端子に送出するシフト回
路を備える。
端子と、１本のデータ入力端子・出力端子と、書き込み
信号入力端子を有し、Ｎ本のアドレス信号の最下位ビッ
トのアドレス信号を除くＮ一１本のアドレス信号が該ア
ドレス入力端子に接続されるＭ個の書き込み・読み出し
可能な記憶素子及び該Ｎ−１本のアドレス信号に該最下
位ビットのアドレス信号を加算したアドレス信号が該ア
ドレス入力端子に接続されるＭ個の書き込み・読み出し
可能な記憶素子と、該加算器と、２ＸＭ個の記憶素子か
らＭ個を選択するためのＭ≦２″′となるようなｍ本の
記憶素子選択信号と該最下位ビットのアドレス信号から
該記憶素子の書き込み信号入力端子に接続される２×Ｍ
本の書き込み信号のうちＭ本のみを有効にするような２
×Ｍ本の信号を発生する読み出し可能な記憶素子と、該
ｍ本の記憶素子選択信号でＭビットの書き込みデータを
０〜Ｍビットシフトして該２×Ｍ個の書き込み・読み出
し可能な記憶素子のデータ入力端子に送出するシフト回
路を備える。
本発明の実施例を示す第１図において、本実施例の画像
記憶回路は１ビット×２Ｎの記憶容量を有しａ’ （６
２１ ａｌｌ ”’＋ ！ＬＮ）をアドレス入力、ＣＩ
Ｉ Ｃ！＋・・・ｌ ＣＭを各々のデータ入力、ｄ′１
，ｄ′２，・・・ｐｄ’Ｍを各々のデータ出力とする記
憶素子Ｒｏ＋＋ Ｒｏｚ＋ ＋＋＋， ＲＯＭと、ａ
（ ａ ！ ｌ ａ ３ １ ”？Ｎ）をアドレ
ス入力、ＣＩ＋Ｃ２＋・・・ｒ ＣＭを各々のデータ入
力信号、ｄｌ＋ｄ２ｐ・・・＋ｄＭを各々のデータ出力
信号とする記憶素子Ｒｌｌｌ Ｒｌ■，・・・ＲＩＭと
、Ｎ本のアドレス信号ａ ｌｚ ａ ２＋ ”’ｒ ａ
Ｎの最下位アドレスａ１をａ２に加算しその桁上りをａ
３＋ ＩＩＬ４＋ ”’ｒ ＆Ｎに加算してａ ’ ２
， ａ ’ ， ， ”’ａ′、を発生する加算器１
と、Ｍ≦２′″となるようなｍ本の記憶素子選択信号Ｓ
（Ｓ，， Ｓ２，・・・Ｓヨ）により書き込み信号Ｗ
とともに論理積回路４に接続されて記憶素子Ｒｏｌｌ
Ｒｏｌ＋・・・ｌ ＲｏゎＲ ＋ ＋ ， Ｒ ｌ ２
ｅ・・・ＩＲＩＭへの書き込み信号Ｗの通過を制御す
るゲート信号ｅｌ＋ ８２，・・・ｒｅＭを発生する
ＲＯＭ（ＲＥＡＤ ＯＮＬＹ ＭＥＭＯＲＹ）２と
、ゲート信号＋３１＋８２＋・・・，ｅＭを反転してゲ
ート信号ｅｌｌ＋ ｅ．，・・・＋６Ｍを発生する論理
否定回路５と、データ信号１）ｌ＋ｂ２＊・・・，ｂＭ
を記憶素子選択信号Ｓ （Ｓ＋， Ｓｚ，・・・，Ｓヨ
）によってシフトしてデータ入力信号Ｃ ｌ＋ Ｃ ２
１・・・ｒ ＣＭに送出するシフト回路３で構成され
る。
記憶回路は１ビット×２Ｎの記憶容量を有しａ’ （６
２１ ａｌｌ ”’＋ ！ＬＮ）をアドレス入力、ＣＩ
Ｉ Ｃ！＋・・・ｌ ＣＭを各々のデータ入力、ｄ′１
，ｄ′２，・・・ｐｄ’Ｍを各々のデータ出力とする記
憶素子Ｒｏ＋＋ Ｒｏｚ＋ ＋＋＋， ＲＯＭと、ａ
（ ａ ！ ｌ ａ ３ １ ”？Ｎ）をアドレ
ス入力、ＣＩ＋Ｃ２＋・・・ｒ ＣＭを各々のデータ入
力信号、ｄｌ＋ｄ２ｐ・・・＋ｄＭを各々のデータ出力
信号とする記憶素子Ｒｌｌｌ Ｒｌ■，・・・ＲＩＭと
、Ｎ本のアドレス信号ａ ｌｚ ａ ２＋ ”’ｒ ａ
Ｎの最下位アドレスａ１をａ２に加算しその桁上りをａ
３＋ ＩＩＬ４＋ ”’ｒ ＆Ｎに加算してａ ’ ２
， ａ ’ ， ， ”’ａ′、を発生する加算器１
と、Ｍ≦２′″となるようなｍ本の記憶素子選択信号Ｓ
（Ｓ，， Ｓ２，・・・Ｓヨ）により書き込み信号Ｗ
とともに論理積回路４に接続されて記憶素子Ｒｏｌｌ
Ｒｏｌ＋・・・ｌ ＲｏゎＲ ＋ ＋ ， Ｒ ｌ ２
ｅ・・・ＩＲＩＭへの書き込み信号Ｗの通過を制御す
るゲート信号ｅｌ＋ ８２，・・・ｒｅＭを発生する
ＲＯＭ（ＲＥＡＤ ＯＮＬＹ ＭＥＭＯＲＹ）２と
、ゲート信号＋３１＋８２＋・・・，ｅＭを反転してゲ
ート信号ｅｌｌ＋ ｅ．，・・・＋６Ｍを発生する論理
否定回路５と、データ信号１）ｌ＋ｂ２＊・・・，ｂＭ
を記憶素子選択信号Ｓ （Ｓ＋， Ｓｚ，・・・，Ｓヨ
）によってシフトしてデータ入力信号Ｃ ｌ＋ Ｃ ２
１・・・ｒ ＣＭに送出するシフト回路３で構成され
る。
第２図に本実施例におけるＲＯＭ２のｍ＝３，Ｍ＝８の
場合の入力信号一出力信号の対応を示す。
場合の入力信号一出力信号の対応を示す。
又、第３図に本実施例におけるシフト回路３のＭ＝８の
場合の記憶素子選択信号Ｓｌ＊Ｓ２＋・・・ＳＭとデー
タ信号ｂ．，ｂ２，・・・，ｂＭ、及びデータ入力信号
ＣＩ＊Ｃ２＋・・・＋ＣＭの対応を示す。
場合の記憶素子選択信号Ｓｌ＊Ｓ２＋・・・ＳＭとデー
タ信号ｂ．，ｂ２，・・・，ｂＭ、及びデータ入力信号
ＣＩ＊Ｃ２＋・・・＋ＣＭの対応を示す。
次に第４図を用いて第１図の実施例でＭ＝８，ｍ＝３，
Ｎ＝８の場合の動作を説明する。第４図（ａ）はデータ
信号ｂｌｒｂ２ｒ・・・，ｂａであり該データ信号をア
ドレス１１００１０１１ （順にａ．，ａ ｆ ＋・
・・ｐａｌに対応する）の５ビット目からアドレス１１
００１１０００４ビット目に書き込む場合、アドレス信
号＆’ａｔ ＆’アｒ ”’＋ ａ’２は１１００１
１０，ａＮ＋ ａＮ−１＋ ”’ｒ ａｔは１１００１
０１となる。又、Ｓ．，Ｓ．，Ｓ．は順に１００と与え
られ、データ入力信号は第３図から第４図（ｂ）に示し
たようにシフトされてデータ入力信号ＣＩ＋Ｃ２＋ ・
・・＋ＣＩに出力され、ゲート信号ｅ’ｌ， ｅ’２，
・・・，ｅ′８は第２図により第４図（ｃ）、ゲート信
号ｅｌ＋８２＋・・・ｙｅｍは第２図により第６図（ｄ
）に示したようになる。
Ｎ＝８の場合の動作を説明する。第４図（ａ）はデータ
信号ｂｌｒｂ２ｒ・・・，ｂａであり該データ信号をア
ドレス１１００１０１１ （順にａ．，ａ ｆ ＋・
・・ｐａｌに対応する）の５ビット目からアドレス１１
００１１０００４ビット目に書き込む場合、アドレス信
号＆’ａｔ ＆’アｒ ”’＋ ａ’２は１１００１
１０，ａＮ＋ ａＮ−１＋ ”’ｒ ａｔは１１００１
０１となる。又、Ｓ．，Ｓ．，Ｓ．は順に１００と与え
られ、データ入力信号は第３図から第４図（ｂ）に示し
たようにシフトされてデータ入力信号ＣＩ＋Ｃ２＋ ・
・・＋ＣＩに出力され、ゲート信号ｅ’ｌ， ｅ’２，
・・・，ｅ′８は第２図により第４図（ｃ）、ゲート信
号ｅｌ＋８２＋・・・ｙｅｍは第２図により第６図（ｄ
）に示したようになる。
以上説明したようにデータ入力信号Ｃｌ＋Ｃ２＋・・・
＋ ｃａには順に１１１１００１１が発生し、書き込み
信号は第４図（ｃ）， （ｄ）から記憶素子Ｒ１，，Ｒ
＋ｇ， ＲＩ＋＋ ＲＩａｒ ＲｏＩｒ Ｒｏ２ｌ Ｒ
Ｄ３１ ＲＯ４にのみ与えられるから第４図（ｅ）に示
したごとく記憶素子Ｒ＋ｓ＋ Ｒｕｎ Ｒａｙ，Ｒ＋ａ
のアドレス１１００１０１には第４図（ｅ）に示したご
とく順に００１１が、記憶素子Ｒ ｏ ＋ ｒ Ｒ Ｏ
２ １ Ｒ ｏ ｓ ＋ Ｒ Ｏ ４のアドレス１１
００１１０には第４図（ｆ）に示したごとく順に１１１
１が書き込まれる。
＋ ｃａには順に１１１１００１１が発生し、書き込み
信号は第４図（ｃ）， （ｄ）から記憶素子Ｒ１，，Ｒ
＋ｇ， ＲＩ＋＋ ＲＩａｒ ＲｏＩｒ Ｒｏ２ｌ Ｒ
Ｄ３１ ＲＯ４にのみ与えられるから第４図（ｅ）に示
したごとく記憶素子Ｒ＋ｓ＋ Ｒｕｎ Ｒａｙ，Ｒ＋ａ
のアドレス１１００１０１には第４図（ｅ）に示したご
とく順に００１１が、記憶素子Ｒ ｏ ＋ ｒ Ｒ Ｏ
２ １ Ｒ ｏ ｓ ＋ Ｒ Ｏ ４のアドレス１１
００１１０には第４図（ｆ）に示したごとく順に１１１
１が書き込まれる。
以上述べてきたように本実施例による画像記憶回路はＭ
ビットのデータを連続する２アドレスに分離してかつ一
時に書き込むことが出来る。
ビットのデータを連続する２アドレスに分離してかつ一
時に書き込むことが出来る。
本発明には以上説明したように従来２回の書き込みを要
したようなデータを１回の書き込みだけで記憶しうるた
め高速な表示装置を実現しうるという効果がある。
したようなデータを１回の書き込みだけで記憶しうるた
め高速な表示装置を実現しうるという効果がある。
第１図は本発明の１実施例による画像記憶回路のブロッ
ク図、第２図は本実施例におけるＲＯＭ２の入力信号一
出力信号のＭ＝８，ｍ＝３の場合の関係を示した図、第
３図は本実施例におけるシフト回路の記憶素子選択信号
Ｓｌ＋８２＋・・・，Ｓ．，とデータ信号ｂ＋，ｂｚ，
・・・＋ｂＭおよびＣ．第５図は従来例のブロック図、
第６図はキャラクタジェネレータから発生された文字パ
ターンを画像記憶回路のアドレスＸ，アドレスＸ＋１に
分離して書き込む場合の動作を説明する図である。
ク図、第２図は本実施例におけるＲＯＭ２の入力信号一
出力信号のＭ＝８，ｍ＝３の場合の関係を示した図、第
３図は本実施例におけるシフト回路の記憶素子選択信号
Ｓｌ＋８２＋・・・，Ｓ．，とデータ信号ｂ＋，ｂｚ，
・・・＋ｂＭおよびＣ．第５図は従来例のブロック図、
第６図はキャラクタジェネレータから発生された文字パ
ターンを画像記憶回路のアドレスＸ，アドレスＸ＋１に
分離して書き込む場合の動作を説明する図である。
Claims (1)
- Ｎ−１本のアドレス入力端子と、１本のデータ入力端子
・出力端子と、書き込み信号入力端子を有し、Ｎ本のア
ドレス信号の最下位ビットのアドレス信号を除くＮ−１
本のアドレス信号が該アドレス入力端子に接続されるＭ
個の書き込み・読み出し可能な記憶素子及び該Ｎ−１本
のアドレス信号に該最下位ビットのアドレス信号を加算
器にて加算したアドレス信号が該アドレス入力端子に接
続されるＭ個の書き込み・読み出し可能な記憶素子と、
該加算器と、２×Ｍ個の記憶素子からＭ個を選択するた
めのＭ≦２＾ｍとなるようなｍ本の記憶素子選択信号と
該最下位ビットのアドレス信号から該記憶素子の書き込
み信号入力端子に接続される２×Ｍ本の書き込み信号の
うちＭ本のみを有効にするような２×Ｍ本の信号を発生
する読み出し可能な記憶素子と、該ｍ本の記憶素子選択
信号でＭビットの書き込みデータを０〜Ｍビットシフト
して該２×Ｍ個の書き込み・読み出し可能な記憶素子の
データ入力端子に送出するシフト回路を具備することを
特徴とする画像記憶回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1193065A JPH0357041A (ja) | 1989-07-25 | 1989-07-25 | 画像記憶回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1193065A JPH0357041A (ja) | 1989-07-25 | 1989-07-25 | 画像記憶回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0357041A true JPH0357041A (ja) | 1991-03-12 |
Family
ID=16301620
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1193065A Pending JPH0357041A (ja) | 1989-07-25 | 1989-07-25 | 画像記憶回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0357041A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9266043B2 (en) | 2010-09-07 | 2016-02-23 | Coway Co., Ltd | Filter cartridge |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62171052A (ja) * | 1986-01-22 | 1987-07-28 | Ricoh Co Ltd | メモリ構造 |
| JPH01128143A (ja) * | 1987-11-12 | 1989-05-19 | Nec Corp | マイクロコンピュータシステム |
-
1989
- 1989-07-25 JP JP1193065A patent/JPH0357041A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62171052A (ja) * | 1986-01-22 | 1987-07-28 | Ricoh Co Ltd | メモリ構造 |
| JPH01128143A (ja) * | 1987-11-12 | 1989-05-19 | Nec Corp | マイクロコンピュータシステム |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9266043B2 (en) | 2010-09-07 | 2016-02-23 | Coway Co., Ltd | Filter cartridge |
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