JPH10262206A - 解像度変換装置 - Google Patents

Abstract

(57)【要約】 【課題】任意の領域に対し、高速に解像度を変換するこ
とができる解像度変換装置を提供することにある。 【解決手段】本発明では、少なくとも動画または静止画
の画像データを入力する手段と、画像データの記憶でき
る複数のバンクから構成されるメモリと、メモリに画像
データを書込む手段と、読み出す解像度を設定するレジ
スタと、メモリの複数のバンクのそれぞれから複数の画
像（画素）データを同時に読み出す手段と、複数の画素
データから１つの画素を求める演算手段を１つＬＳＩ内
に設けたものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、動画又は静止画の
画像の書込み、読出しに係り、特に任意の解像度に変換
するのに好適な解像度変換装置に関する。

【０００２】

【従来の技術】従来の技術で画像の解像度を変換する場
合の動作を図２、図３を用いて説明する。

【０００３】まず、元画像データは、書込みデータ線９
４を介してメモリ書込み制御部１１に送る。メモリ書込
み制御部１１は、アドレス線９５より送られてきたアド
レスに従い、外付けメモリ６に画像データを書込む。解
像度を変換して拡大した画像データを読み出す場合に
は、あらかじめ解像度変換レジスタ２１にレジスタデー
タ線９８を介してどの割合で解像度変換を行うかを示す
値を、解像度変換レジスタ２１に設定しておく。そし
て、読み出したいところのアドレスをアドレス変換部２
０に与え実際のメモリのアドレスを求めメモリ読出し制
御部１２に送る。ここで変換されたアドレスは、図３の
Ｐ（ｎ，ｍ）に相当するアドレスとする。メモリ読出し
制御部 は、このアドレスを元にして周辺の４点のデー
タ（Ｐ（ｎ，ｍ）、Ｐ（ｎ＋１，ｍ）、Ｐ（ｎ，ｍ＋
１）、Ｐ（ｎ＋１，ｍ＋１））をメモリ６より読み出し
順次、演算回路１３に送る。そして、演算回路１３は、
次式で示す演算を施してデータを出力する。

【０００４】Q=f1(y)(f1(x)P(n,m) + f2(x)P(n+1,m))+
f2(y)(f1(x)P(n,m+1) + f2(x)P(n+1,m+1)) 〔数１〕 但し f1(a) = 1 - a (0 ≦ a ＜ 1) f2(a) = a (0 ≦ a ＜ 1) この式は、近傍の４点の画素値から線形に内装して変換
後の画素値を求める方法である。

【０００５】また、特開平６−１２４１８９号公報によ
れば、ＮＴＳＣのようなテレビ画像をリアルタイムに解
像度変換して主記憶または表示メモリに転送することが
可能なシステムがある。

【０００６】

【発明が解決しようとする課題】従来の方法で、解像度
変換を行うシステムでは、元の解像度の画像データを一
旦外付けのメモリに格納し、解像度変換した後の画像デ
ータを１画素求めるのには、複数の元画像の画素を読出
しそれらの複数の画素値に演算を施す必要がある。つま
り、解像度変換した後の画像データを１画素求めるのに
は、複数の元画像の画素を読出す時間と複数の画素値に
演算を施す時間が必要になる。元画像の画素を読出す時
間は、外付けメモリを使用した場合、同時に複数の画素
データを読み出すのはデータ線つまり、ＬＳＩのピン数
を増やさなければならない。１画素のデータが１６ビッ
トであらわせる場合、４画素を同時に読み出すためには
６４ビットのデータ線つまりＬＳＩのピンとして６４ピ
ン必要となる。外付けのメモリとして通常のＤＲＡＭ
（ダイナミックランダムアクセスメモリ）を使用すると
現在主流となっているものでは、１６ビットのデータ幅
のＤＲＡＭがあるが、このメモリを用いて４画素を同時
読み出そうと４個のＤＲＡＭのチップが必要となり、チ
ップ数が増え、実装面積が増大してしまう。また、最近
ではメモリの大容量化が進んでおり複数のメモリチップ
を使用した場合、元画像のデータよりメモリの容量がか
なり大きくなってしまいメモリが無駄になることがあ
る。また、特開平６−１２４１８９号公報で開示された
システムでは、解像度を変換した後のデータをメモリに
格納するので拡大をする場合にはより大きなメモリを必
要とする。さらに、任意の領域だけに解像度変換を行う
ことはできない。

【０００７】本発明の第１の目的は、画素データの演算
に必要な複数の元画像データを同時に読み出すことがで
き、解像度変換後の求める画素データを高速に読み出す
ことができる画像変換装置を提供することにある。

【０００８】本発明の第２の目的は、メモリを無駄なく
利用することができる解像度変換装置を提供することに
ある。

【０００９】本発明の第３の目的は、メモリのデータ幅
を容易に大きくできＬＳＩのピン数増大を極力抑えるこ
とで、コンパクトな解像度変換装置を提供することにあ
る。

【００１０】本発明の第４の目的は、任意の領域に対
し、高速に解像度を変換することができる解像度変換装
置を提供することにある。

【００１１】本発明の第５の目的は、上記１から４の目
的を達成しうる解像度変換装置を提供することにある。

【００１２】

【課題を解決するための手段】上記目的を達成するため
に本発明の解像度変換装置は、複数画素からなる画像デ
ータを入力する手段と、前記入力した画像データの解像
度と異なる解像度に変換するための解像度変換情報を保
持する解像度変換レジスタと、前記入力した画像データ
を記憶する複数バンクに分割されたメモリと、前記画像
データを構成する画素であって隣接する画素のデータを
異なるバンクに書き込む書込制御手段と、前記画像デー
タの隣接する画素データを前記複数のバンクから同時に
読み出す読み出し制御手段と、前記同時に読み出された
複数の画素データから１つの画素を前記解像度変換レジ
スタに設定された解像度に従って求める演算手段とを１
チップ上に設けた。

【００１３】

【発明の実施の形態】次に本発明の実施例について図面
を用いて詳細に説明する。

【００１４】以下、図１および図３を用いて第一の実施
例を説明する。

【００１５】図１は、本発明の一実施例を示すブロック
図である。図１において、１は本発明の解像度変換ＬＳ
Ｉである。元画像の解像度は水平１０２４画素、垂直４
８０画素で１画素当たり８ｂｉｔの階調を持つデータと
する。まず元画像のデータは書込み位置を示す書込みア
ドレスと共にメモリ書込み制御部１１へ送られ、メモリ
書込み制御部１１は、書込みアドレスにしたがってメモ
リバンク１ ２、メモリバンク２ ３、メモリバンク３
４もしくはメモリバンク４ ５のいずれかのメモリに
書込む。ここで各メモリバンクの構成は、図４に示す様
に水平５１２画素、垂直２４０画素で８ビットの幅で構
成されている。

【００１６】また、どのバンクに書込むかは図５に示す
ように、最初の０ライン目の左端からバンク１の０番地
目に書込み、次のデータはバンク２の０番地目、次のデ
ータはバンク１の１番地目というようにバンク１とバン
ク２に交互に書込んで行く。そして１ライン目は左端か
らバンク３の０番地目に書込み、次のデータはバンク４
の０番地目、次のデータはバンク３の１番地目というよ
うにバンク１とバンク２に交互に書込んで行く。このよ
うにライン毎に、バンク１とバンク２に書込むのか、バ
ンク３とバンク４に書込むのかを交互に変える。このよ
うに構成することで読み出す場合に隣接する４点のデー
タを同時に読み出す事が可能となる。

【００１７】次に元画像データに解像度変換を施して画
像データを読み出す動作について説明する。

【００１８】まずどの割合で解像度変換を行うかを示す
値を、解像度変換レジスタ２１に設定しておく。次に解
像度を変換した後のアドレスを読み出アドレスとしてア
ドレス生成部２０に送る。アドレス生成部２０では次の
２つの処理をする。

【００１９】一つ目は、図３で示すようにどの４点から
求めるＱ点の値を計算するかを決める。

【００２０】具体的には、Ｐ（ｎ，ｍ）のアドレスを求
める。二つ目は、求めるＱ点がＰ（ｎ，ｍ）からどの程
度の座標の位置にあるのかを求める。つまりｘとｙの値
を求める事になる。アドレス生成部２０でＰ（ｎ，ｍ）
のアドレスが求まると、そのアドレスをメモリ読み出し
制御部１２に送り、メモリバンク１ ２、メモリバンク
２ ３、メモリバンク３ ４、メモリバンク４ ５から
Ｐ（ｎ，ｍ）、Ｐ（ｎ＋１，ｍ）、Ｐ（ｎ，ｍ＋１）、
Ｐ（ｎ＋１，ｍ＋１）を同時に読み出す。そして、それ
らの４点のデータをデータ切替部１４に送る。

【００２１】データ切替部１４ではＰ（ｎ，ｍ）のｎ，
ｍが奇数か偶数かによりバンクの位置が変わるのでそれ
を入れ替える。つまりｎ，ｍが奇数であろうが偶数であ
ろうが常に図１の演算入力データ１線３１にはＰ（ｎ，
ｍ）が、演算入力データ２線３２にはＰ（ｎ＋１，ｍ）
が、演算入力データ３線３３にはＰ（ｎ，ｍ＋１）が、
演算入力データ４線３４にはＰ（ｎ＋１，ｍ＋１）が出
力されるようにする。

【００２２】演算回路１３では、Ｐ（ｎ，ｍ）、Ｐ（ｎ
＋１，ｍ）、Ｐ（ｎ，ｍ＋１）、Ｐ（ｎ＋１，ｍ＋１）
のデータとアドレス生成部２０で求めたｘとｙを元に数
式１を用いて解像度変換後の画素データＱを求める。

【００２３】このような一連の動作を行うことで元画像
データに対して解像度変換を施した画像データを得るこ
とができる。

【００２４】このように求める画素データの演算に必要
な複数の元画像データを同時に読み出すことができいち
早く解像度変換後の求める画素データを読み出すことが
できる。

【００２５】また、ＬＳＩ内にメモリを内蔵したことに
より、メモリのデータ幅を容易に大きくできＬＳＩのピ
ン数増大もなくなる。

【００２６】さらに、元画像がＴＶ信号の画像データの
ように一定であれば、必要な容量だけメモリを実装すれ
ばよく、メモリを無駄なく利用できる。

【００２７】次に、実際にＬＳＩにする場合の回路構成
の一例について詳しく述べる。

【００２８】図３に示した、求める画素Ｑの位置を示す
ｘとｙは、任意の大きさに解像度変換を行う場合は任意
の実数値を取りうるので実際の回路をインプリメントす
るのには、回路規模が非常に大きくなり適さない。そこ
で図６に示すようにＱ点は近似して２５個の黒点のいず
れか１つとする。

【００２９】次に、図７にアドレス生成部２０及び解像
度変換レジスタ２１の詳細を示す。

【００３０】まず、解像度変換レジスタ２１の中の水平
方向解像度設定レジスタ４１には、次のような値を設定
する。Ａｘを元画像の水平方向の解像度、Ｂｘを変換後
の水平方向の解像度と、Ｘを変換後の水平方向のアドレ
ス（読み出したい画素の水平方向のアドレス）とすると
図３のｘは数式２の様になる。

【００３１】 ｘ＝｛（Ａｘ／Ｂｘ）Ｘ｝小数部 〔数２〕 また、Ｐ（ｎ，ｍ）の水平方向のアドレスｎは数式３の
様になる。

【００３２】 ｎ＝｛（Ａｘ／Ｂｘ）Ｘ｝整数部 〔数３〕 この数式２、数式３では、計算に実数を用いなければな
らないので次のように近似する。

【００３３】 αｘ／１０２４≒Ａｘ／Ｂｘ 〔数４〕 数式４を満足するような正の整数値αｘを求める。そう
すると数式５、数式６が成り立つ。

【００３４】 １０２４ｘ≒｛αｘＸ｝Bit9-0 〔数５〕 ｎ≒｛αｘＸ｝Bit21-10 〔数６〕 ただし、ｎ：１０ビット、αｘ：１１ビットで表せると
するこのようにαｘとＸの積をとることにより、ｎとｘ
の近似値を計算することができる（図７参照）。

【００３５】また、同様にして、Ａｙを元画像の垂直方
向の解像度、Ｂｙを変換後の垂直方向の解像度とＹを変
換後の垂直方向のアドレス（読み出したい画素の垂直方
向のアドレス）とするとｍとｙの近似値を数式７、数式
８で求めることができる。

【００３６】 １０２４ｙ≒｛αｙＹ｝Bit9-0 〔数７〕 ｍ≒｛αｙＹ｝Bit21-10 〔数８〕 ただし、ｎ：１０ビット、αｙ：１１ビットで表せると
する更に、 ｘ’＝｛αｘＸ｝Bit9-8 ＋ ｛αｘＸ｝Bit7 〔数９〕 ｙ’＝｛αｙＹ｝Bit9-8 ＋ ｛αｙＹ｝Bit7 〔数１０〕 を計算することで図８に示すように、図６に示した２５
点のうちどの点を選択するかを特定できる。

【００３７】次に、図９にメモリバンクに与えるアドレ
スの生成回路の詳細を示す。

【００３８】これは、図３に示したＰ（ｎ，ｍ）の元画
像の画素が格納されているメモリバンクがｎ、ｍの値が
奇数か偶数かにより変化するため必要となる。これを表
にしたものを図１０に示す。これを整理すると図９に示
したようになる。

【００３９】つまり、各メモリバンクは、元画像の解像
度の縦横共に半分しかないので、数式６、数式８で求め
たｎ，ｍの値を１／２（ｂｉｔ０を使わないで１ビット
右にシフトする）にして、ｎ，ｍが偶数か奇数かにより
＋１するかどうかを決定する。ｍは、垂直方向のアドレ
スなのでｍに水平方向の解像度をかけてｎと加算する。
ここでは、水平方向は１０２４画素であるので、ｍ／２
またはｍ／２＋１を左に９ビットしてｎ／２またはｎ／
２＋１と加算する。ｎ／２またはｎ／２＋１は、水平方
向の画素を１０２４としているので５１２を超えること
はなく９ビットであらわすことができ、またｍ／２また
はｍ／２＋１は左に９ビットシフトさせているので下位
の９ビットは全て”０”である。つまり、加算器を用い
なくてもＯＲをとれば加算することができ、回路規模も
小さくなる。

【００４０】次に、図１１にデータ切替部１３のデータ
切替の一覧表を示す。これは、先述したように、演算入
力データ１線３１にはＰ（ｎ，ｍ）が、演算入力データ
２線３２にはＰ（ｎ＋１，ｍ）が、演算入力データ３線
３３にはＰ（ｎ，ｍ＋１）が、演算入力データ４線３４
にはＰ（ｎ＋１，ｍ＋１）が出力されるようにする。

【００４１】図１２に演算回路１３について詳細な回路
構成を示す。次に動作を説明する。

【００４２】まず、Ｐ（ｎ，ｍ）につて説明する。Ｐ
（ｎ，ｍ）は、４／４Ｐ（ｎ，ｍ）、３／４Ｐ（ｎ，
ｍ）、２／４Ｐ（ｎ，ｍ）、１／４Ｐ（ｎ，ｍ）を計算
してセレクタ５４に入力する。４／４Ｐ（ｎ，ｍ）は、
Ｐ（ｎ，ｍ）と同じであるのでそのまま入力する。２／
４Ｐ（ｎ，ｍ）は、１／２Ｐ（ｎ，ｍ）と同じであるの
で１／２回路５１に入力して１ビット右にシフトして入
力する。１／４Ｐ（ｎ，ｍ）は１／４回路５２に入力し
て２ビット右にシフトして入力する。３／４Ｐ（ｎ，
ｍ）は、１／２Ｐ（ｎ，ｍ）＋１／４Ｐ（ｎ，ｍ）であ
るので１／２Ｐ（ｎ，ｍ）と１／４Ｐ（ｎ，ｍ）を加算
器５３に求め入力する。

【００４３】また、セレクタ５４の出力は、数式９で求
めたｘ’が”０００”ならＰ（ｎ，ｍ）を出力し、”０
０１”なら３／４Ｐ（ｎ，ｍ）を出力し、”０１０”な
ら１／２Ｐ（ｎ，ｍ）を出力し、”０１１”なら１／４
Ｐ（ｎ，ｍ）を出力し、”１００”なら０を出力し加算
器５９に入力する。

【００４４】また、セレクタ５８からは、数式９で求め
たｘ’が”０００”なら０を出力し、”００１”なら１
／４Ｐ（ｎ＋１，ｍ）を出力し、”０１０”なら１／２
Ｐ（ｎ＋１，ｍ）を出力し、”０１１”なら３／４Ｐ
（ｎ＋１，ｍ）を出力し、”１００”ならＰ（ｎ＋１，
ｍ）を出力し加算器５９に入力する。

【００４５】そうすると、加算器５９の出力は図１３の
Ｑｘ（ｍ）に相当する。同様にして、Ｐ（ｎ，ｍ＋１）
とＰ（ｎ＋１，ｍ＋１）より加算器６９の出力は図１３
のＱｘ（ｍ＋１）となる。あとは、Ｑｘ（ｍ）（加算器
５９の出力）とＱｘ（ｍ＋１）（加算器６９の出力）と
数式１０で求めたｙ’の値より同様にして加算器７９の
出力は、図１３のＱとなり求める画素値が得られる。

【００４６】又このように、水平方向と垂直方向で独立
して解像度変換の割合を設定できるので画素の縦横比
（アスペクト比）も自由に変えられ非常に便利である。

【００４７】上述の例では、１画素のデータが８ビット
の時について述べたが、ＲＧＢ２４（Ｒ，Ｇ，Ｂそれぞ
れの色が各８ビットの階調を持つ）ときには、図１で示
した回路を３つ並列に構成することで容易に実現でき
る。また、ＣＣＩＲ．６０１で規定されているＹＵＶ＝
４：２：２で表現される画素データの場合は、輝度Ｙに
対して、色差ＵＶは水平方向に対し解像度が半分である
ので図１の回路を３つ並列に構成しＵとＶのバンクメモ
リの水平方向を半分に減らし、水平方向のアドレスを１
／２つまり１ビット右にシフトすることで容易に実現で
きる。

【００４８】次に、１４図および１５図を用いて第二の
実施例について述べる。上述の第一の実施例では、隣接
する４点の画素より１点の画素を求めるので、縦横１／
２までの縮小しか行えない厳密にはそれ以上の縮小を行
った時に画素を間引いて縮小することになるので、縮小
した画像の輪郭がぎざぎざになってしまう。

【００４９】そこで図１４に示すように縮小制御部８
０、ラッチ１５１、１５２、１５３、１５４とセレクタ
１５５、１５６、１５７、１５８を追加する。以下、画
像を図１５の様に１／３にする場合（Ｑ１／３を求める
場合）について説明する。

【００５０】まず、Ｐ（ｎ，ｍ）とＰ（ｎ＋１，ｍ）と
Ｐ（ｎ，ｍ＋１）とＰ（ｎ＋１，ｍ＋１）を各バンクメ
モリメモリより読み出し演算回路１３でＱ１を計算し縮
小制御部８０でラッチ１５１にこのデータをラッチす
る。後順次、Ｑ２を求めラッチ１５２に、Ｑ３を求めラ
ッチ１５３に、Ｑ４を求めラッチ１５４にデータをラッ
チする。そして、縮小制御部８０でセレクタ１５５、１
５６、１５７、１５８をラッチ回路の方を選択し、Ｑ
１、Ｑ２、Ｑ３、Ｑ４より演算回路１３を用いてＱ１／
３を求めることができる。このように演算回路１３で求
めたデータをフィードバックさせることで１／２より小
さい縮小画像を求めることができる。

【００５１】

【発明の効果】本発明の一実施態様によれば、画素デー
タの演算に必要な複数の元画像データを同時に読み出す
ことができいち早く解像度変換後の求める画素データを
読み出すことができる。

【００５２】また、本発明の一実施態様によれば、ＬＳ
Ｉ内にメモリを内蔵したことにより、メモリのデータ幅
を容易に大きくできＬＳＩのピン数増大もなくなる。

【００５３】また、本発明の一実施態様によれば、元画
像がＴＶ信号の画像データのように一定であれば、必要
な容量だけメモリを実装すればよく、メモリを無駄なく
利用できる。

【００５４】さらに、本発明の一実施態様によれば、任
意の位置から読み出すことが可能となる。

【図面の簡単な説明】

【図１】本発明の解像度変換装置のブロック図である。

【図２】従来の解像度変換装置を示すブロック図であ
る。

【図３】解像度変換の一例を示す図である。

【図４】メモリバンクの構成を示す図である。

【図５】元画像の画素の書込み先を示す図である。

【図６】解像度変換後の画素の近似点を示すブロック図
である。

【図７】アドレス生成部の一例を示すブロック図であ
る。

【図８】近似点を求める例を示す図である。

【図９】各メモリバンクに与えるアドレスを生成するブ
ロック図である。

【図１０】ｎ，ｍの値と各バンクメモリに書込まれた画
素の関係を示す図である。

【図１１】ｎ，ｍの値とデータ切替部の出力の関係を示
す図である。

【図１２】演算回路の一例を示すブロック図である。

【図１３】演算回路の演算過程を示す図である。

【図１４】本発明の第二の実施例を示すブロック図であ
る。

【図１５】１／３に縮小する時の過程を示す図である。

【符号の説明】 １…解像度変換ＬＳＩ、２〜６…メモリバンク、１１…
メモリ書込み制御部、１２…メモリ読出し制御部、１３
…演算回路、１４…データ切替部、２０…アドレス生成
部、２１…解像度変換レジスタ、４１…水平解像度設定
レジスタ、４２…垂直解像度設定レジスタ、４３…乗算
器、４４…加算器、４５…乗算器、４６…加算器、５１
…１／２回路、５２…１／４回路、８０…縮小制御部、
９１…メモリデータ線、９２…メモリアドレス線、９３
…メモリ制御線、９４…書込みデータ線、９５…書込み
アドレス線、９６…読出しデータ線、９７…読出しアド
レス線、９８…レジスタデータ線

Claims (6)

【特許請求の範囲】
1. 【請求項１】複数画素からなる画像データを入力する手
   段と、該入力した画像データを記憶する複数バンクに分
   割されたメモリと、前記画像データを構成する画素であ
   って隣接する画素のデータを異なるバンクに書き込む書
   込制御手段と、前記画像データの隣接する画素データを
   前記複数のバンクから同時に読み出す読み出し制御手段
   と、前記同時に読み出された複数の画素データから１つ
   の画素を求める演算手段とを有することを特徴とする解
   像度変換装置。
2. 【請求項２】請求項１記載の解像度変換装置において、
   前記メモリは４つのバンクに分割されており、前記書込
   制御手段は、前記４つに分割されたバンクのそれぞれ
   に、前記画像データを構成する隣接する４つの画素デー
   タを書き込み、前記読み出し制御手段は、前記４つのバ
   ンクから画素データを同時に読み出し、前記演算手段
   は、前記読み出された４つの画素データから１つの画素
   データを演算することを特徴とする解像度変換装置。
3. 【請求項３】請求項１または２記載の何れかに記載の解
   像度変換装置において、前記演算手段が演算したデータ
   を保持する手段と、前記保持したデータと前記同時に読
   み出された複数の画素データとを切り替えて前記演算手
   段に入力する手段を有することを特徴とする解像度変換
   装置。
4. 【請求項４】請求項１または２記載の何れかに記載の解
   像度変換装置において、前記画像データを入力する手段
   から入力した画像データの解像度と異なる解像度に変換
   するための解像度変換情報を保持する解像度変換レジス
   タを備え、前記演算手段は、前記解像度変換レジスタに
   設定された解像度に従って、前記入力した画像データの
   解像度を変換することを特徴とする解像度変換装置。
5. 【請求項５】請求項１又は２記載の解像度変換装置にお
   いて、前記解像度変換レジスタに、水平方向と垂直方向
   の解像度を独立に設定する解像度設定手段を設けたこと
   を特徴とする解像度変換装置。
6. 【請求項６】数画素からなる画像データを入力する手段
   と、前記入力した画像データの解像度と異なる解像度に
   変換するための解像度変換情報を保持する解像度変換レ
   ジスタと、前記入力した画像データを記憶する複数バン
   クに分割されたメモリと、前記画像データを構成する画
   素であって隣接する画素のデータを異なるバンクに書き
   込む書込制御手段と、前記画像データの隣接する画素デ
   ータを前記複数のバンクから同時に読み出す読み出し制
   御手段と、前記同時に読み出された複数の画素データか
   ら１つの画素を前記解像度変換レジスタに設定された解
   像度に従って求める演算手段とを１チップ上に備えたこ
   とを特徴とする解像度変換装置。