JP2557630B2 - 画像縮小装置 - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、イメージターミナル等に利用する２値画像
の画像縮小装置に関する。

（従来の技術） OA用イメージ端末装置等において、２値画像を表示す
る際、CRTの分解能が画像入力装置の分解能に比べて低
いのが一般的であるために入力した画像を縮小しなけれ
ば、入力画像の全体像を表示できない。従来、その縮小
には、画素を一定の間隔で間引く方法又は、一定の大き
さの微小領域毎に分割した２次元領域を縮小率に応じた
領域に変換するべく、変換アルゴリズムを備えた演算装
置ないし変換パターンを記憶した変換ROMによって、２
次元パターン毎に変換する方式等で実現されていた。

（発明が解決しようとする問題点） しかしながら、上記従来の縮小方式においては、一定
の間隔で間引く方法では、装置が比較的簡単で、処理速
度も早いが、文書画像のような、文字や縦横の直線を含
む図形が多い画像においては、有効な黒ドットが抜け落
ちることが多く、縮小した画像の画質が著しく悪くな
る。又、一定の大きさの微小領域毎に分割した２次元縮
小領域を縮小率に応じた領域毎に変換する方法は、画質
の劣化は防げるけれども、処理時間が長くなり装置全体
の効率を悪化させるという問題があった。

本発明は、このような従来の問題を解決するものであ
り、文書画像を、画像の劣化を防ぎつつ、高速に縮小で
きる優れた画像縮小装置を提供することを目的とするも
のである。

また、本発明は、画像の性質に合った画質になるよう
に、アルゴリズムを選択することができると共に、縮小
の倍率をも選択することができる優れた画像縮小装置を
提供することを目的とするものである。

（問題点を解決するための手段） 本発明は、上記目的を達成するために、イメージメモ
リ内の画像を縮小設定レジスタの設定によって、最初横
方向に縮小演算した後、縦方向に縮小演算するようにし
たものである。そのために、本発明の画像縮小装置は、
ソースエリアとディスティネーションエリアとを有する
イメージメモリ手段と、画像縮小手段と、コマンド発生
手段と、これらの各手段間の情報を直接メモリに書き込
み読み出しを行なうメモリIO間データ転送手段とからな
る画像縮小装置において、上記画像縮小手段は、横方向
及び縦方向に縮小する倍率を設定する倍率設定レジスタ
と、この倍率設定レジスタで設定された倍率に基づき倍
率選択信号を出力すると共に、画像縮小手段全体を制御
する制御回路と、上記ソースエリアに蓄えられた画像を
横方向に読み出したデータを書き込むソースデータレジ
スタと、このソースデータレジスタのデータを上記倍率
選択信号に応じた倍率と選択されたアルゴリズムで縮小
演算する横方向演算器と、この横方向演算器によって演
算された結果が書き込まれる所定数のラインメモリと、
上記倍率選択信号に応じて使用するラインメモリを選択
するメモリセレクタと、各ラインメモリの共通する番地
の出力データを上記倍率選択信号に応じた倍率と選択さ
れたアルゴリズムで縮小演算する縦方向演算器と、この
縦方向演算器によって演算された結果を入力するシリア
ルパラレル変換用シフトレジスタと、このシフトレジス
タに蓄えられたデータを読み込み、上記ディスティネー
ションエリアに出力するディスティネーションデータレ
ジスタとを具備したものである。

（作用） したがって、本発明によれば、ｍ分のｎの縮小におい
て、まず、コマンド発生手段（CPU）により倍率設定レ
ジスタに倍率を設定し、ラインメモリへの入力モードに
入る。

イメージメモリ内のソースエリアに蓄えられた画像を
メモリIO間データ転送手段（例えばDMA（Direct Memory
Access）データ転送器）により1W毎に横方向に読出
し、ソースデータレジスタに書込む。

横方向演算器は、ソースデータレジスタのデータに対
しｍ分のｎの横方向の演算（例えばOR）を行ない、ライ
ンメモリ内の１ライン毎に分割されたメモリに書込む。
横方向に縮小したデータが１ライン分、蓄えられると、
２ライン目の読み込み及び縮小を行なう。以下ｍライン
目迄の読み込み縮小を行ない、ラインメモリに対するデ
ータ入力が終了し、出力モードへ移る。出力モードにお
いては、ｍ個のメモリチップから並列に出力を行ない、
縦方向演算器により、縦方向のデータを並列に演算（例
えばOR）を行ない、nbitとなったデータを、ｎ個のシリ
アルパラレル変換シフトレジスタに入力する。以下シフ
トレジスタのデータ長の回路だけ出力モード動作をくり
返し、シフトレジスタに縮小データが蓄えられると、デ
ィスティネーションデータレジスタに縮小データをロー
ドする。そしてメモリIO間データ転送手段（例えばDMA
データ転送器）によりイメージメモリ内のディスティネ
ーションエリアにディスティネーションデータレジスタ
の縮小データを書き込む。以下、ラインメモリ内のデー
タを全て出力し終るまで繰り返し、出力モードが終了す
る。

本発明は、以上のような作用を有するので、一定間隔
で間引く方法に比べて画質が優れているという効果を有
する。

又、本発明は、一定の大きさの縮小領域毎に分割した
２次元領域を縮小率に応じた領域に変換する方法に比べ
て、横方向と縦方向との演算が別々であるので、簡単な
装置でしかも高速処理ができるという効果を有する。

更に、本発明は、対象となる画像の性質に応じて、い
ろいろな縮小演算器によって、アルゴリズムを選択でき
るという効果を有する。

（実施例） 第２図は、本発明の一実施例の構成の概要を示すもの
である。第２図において、10はイメージメモリ、11は画
像縮小部、12はコマンド発生手段（CPU）、13はDMA（Di
rect Momory Access）データ転送器であり各々データバ
ス１、アドレスバス14により接続されている。

第１図は、画像縮小部の詳細ブロック図である。２は
ソースデータレジスタであり、データバス１に接続され
ている。３は横方向演算器であり、ソースデータレジス
タ２の出力と接続されている。４はメモリセレクタであ
り、横方向演算器３の出力と接続されている。５−１は
ライン０メモリであり、メモリセレクタ４の出力ID0と
接続されている。以下同様に５−2,5−3,5−４はライン
2,3,4メモリで、それぞれメモリセレクタ４の出力ID1,I
D2,ID3と接続されている。６は縦方向演算器であり、ラ
インメモリ５−1,5−2,5−3,5−４の出力OD0,OD1,OD2,O
D3,と接続されている。７はシリアルインパラレルアウ
トのシフトレジスタであり縦方向演算器６の出力と接続
されている。８はディスティネーションデータレジスタ
であり、シフトレジスタ７の出力と接続されている。デ
ィスティネーションデータレジスタの出力は、データバ
ス１と接続されている。９は制御回路であり、データバ
ス１と接続されており、DMAデータ転送器13とはデータ
要求信号DRQにて接続されている。又、制御回路９は、
ソースデータレジスタ２とソースライト信号SWT及び、
入力ロード信号INLDにて接続され、横方向演算器３と倍
率選択信号MODEにて接続され、メモリセレクタ４と倍率
選択信号MODE及びラインセレクト信号LSEL0,LSEL1、及
びドットカウント信号DCNT0,DCNT1により接続され、ラ
インメモリ、５−1,5−2,5−3,5−４とラインアドレス
信号LAD及び、ラインメモリライト信号WT、ラインメモ
リリード信号RDにより接続され、縦方向演算器６と倍率
選択信号MODEにより接続され、シフトレジスタ７とシフ
トクロック信号SFT及び、データゲート信号GATEにより
接続され、ディスティネーションデータレジスタ８と出
力ロード信号OUTLD及び、ディスティネーションリード
信号DRDにより接続されている。

次に、本発明の実施例の動作について説明する。本実
施例は、1/2及び1/4の縮小が可能なように構成されてい
る。まず、1/4の縮小動作から説明すると、図示されて
いない倍率設定レジスタの設定によって、CPU12が制御
回路９に対し、倍率1/4を設定すると、倍率選択信号MOD
Eが、論理“1"となり1/4縮小動作が選択される。他にCP
U12は、制御回路９内の入力アドレスカウンタ９−１を
クリアしかつ入力モードであることを指示する。そし
て、DMAデータ転送器13にイメージメモリ10のソースエ
リア10−１の第１ラインの先頭アドレス及び転送ワード
数（ライン長1024ドットなら64ワード）をセットする。

又、CPU12は、制御回路９に対しライン番号０をセッ
トしDMAデータ転送器13及び制御回路９にスタートをか
ける。DMAデータ転送器13から制御回路９に書込み指示
がくると、制御回路９は、ソースライト信号SWTを発生
して、ソースデータレジスタ２にソースデータを書込
む。次に、制御回路９は、入力ロード信号INLDを発生し
て、ソースデータレジスタ２から横方向演算器３に対し
データを出力させる。横方向演算器３は、倍率選択信号
MODEにより1/4縮小にセットされているので、16ビット
から演算（例えばOR）により、４ビットを生成し、メモ
リセレクタ４に出力する。メモリセレクタ４は、ライン
番号が０にセットされているので、ラインセレクト信号
LSEL0が論理“0",LSEL1が論理“0"になっており、ライ
ン０メモリ５−１を選択している。又、制御回路９から
ドットカウント信号DCNT0が論理“0",DCNT1が論理“0"
になっており、横方向演算器３の４ビットの出力の内、
画像の左端の４ビットを縮小した結果の１ビットに対応
する信号（第３図（ａ），（ｂ）参照）が、メモリセレ
クタ４により、ライン０メモリ５−１の入力ID0に接続
される。又、制御回路９内の入力アドレスカウンタ９−
１の出力が０となっているので、ラインアドレス信号LA
Dは、０番地を示している。そこで制御回路９よりライ
ンメモリライト信号WTが発生すると、ライン０メモリ５
−１の０番地に、縮小したライ０の１ドット目が書込ま
れる。次に、入力アドレスカウンタ９−１は、１だけカ
ウントアップするので、ラインアドレス信号LADは、１
番地を示すことになる。又、ドットカウント信号DCNT0
が論理“1",DCNT1が論理“0"となり２ドット目を示す。
上記を繰返して、ライン０メモリ５−１の０番地から３
番地迄に、横方向演算器３の出力が書込まれる。横方向
演算器３の出力４ビット全部が、ライン０メモリ５−１
に書込まれると、制御回路９は、DMAデータ転送器13に
対し、データ要求信号DRQを発生し、データを要求す
る。DMAデータ転送器13は、イメージメモリ10内のソー
スエリア10−１から、次のデータを取出し、制御回路９
にソースライト信号SWTを発生させて、ソースデータレ
ジスタ２にデータを書込む。上記の入力動作を繰り返し
て、ソースエリア10−１の第１ライン目（例えば、1024
ドット分）のデータを全部ソースデータレジスタ２を経
由して、ライン０メモリ５−１の中に1/4に縮小された
ライン０（第１ライン目）のデータを書込み終わると、
DMAデータ転送器13は、ストップする。

次に、第２ライン目の入力動作に移る。CPU12が制御
回路９内の入力アドレスカウンタ９−１をクリアし、DM
Aデータ転送器13にイメージメモリ10内のソースエリア1
0−１の第２ラインの先頭アドレス及び転送ワード数
（ライン長1024ドットなら64ワード）をセットする。
又、CPU12は、制御回路９に対しライン番号１をセット
した後、DMAデータ転送器13及び制御回路９にスタート
をかける。第１ライン目の動作と同様にして、DMAデー
タ転送器13により、イメージメモリ10内のソースエリア
10−１からソースデータレジスタ２を経由して、横方向
演算器３にそしてメモリセレクタ４へとデータが流れ
る。

ライン番号が１にセットされているので、メモリセレ
クタ４の出力ID1が選択され、ライン１メモリ５−２の
入力であるID1と横方向演算器３の出力４ビットが、ド
ットカウント信号DCNT0,DCNT1のカウントアップによっ
て順次選択され、ライン１メモリ５−２に書込まれる。
そして第１ライン目の場合と同様に、ソースエリア10−
１の第２ライン目のデータを全部ソースデータレジスタ
を経由して、ライン１メモリ５−２の中に1/4に縮小さ
れたライン１（第２ライン目）のデータを書込み終わる
と、DMAデータ転送器13は、ストップする。以下同様
に、第３ライン目をライン２メモリ５−３に、第４ライ
ン目をライン３メモリ５−４に、1/4に縮小して書込
む。第４ライン目迄の入力が終わると、出力モードに移
る。CPU12は、制御回路９内の出力アドレスカウンタ９
−２をクリアし、出力ドットカウンタ９−３に縮小され
た結果のライン長（例えばソースデータのライン長が10
24ドットなら256ドット）を設定する。又、DMAデータ転
送器13にイメージメモリ10内のディスティネーションエ
リア10−２の第１ライン目の先頭番地と転送ワード数を
セットする。そしてDMAデータ転送器13及び制御回路９
にスタートをかける。制御回路９は、ラインアドレス信
号LADに出力アドレスカウンタ９−２の値を出力するの
で０番地が指示される。制御回路９は、ラインメモリリ
ード信号RDを発生して、ライン０メモリ５−１、ライン
１メモリ５−２、ライン２メモリ５−３、ライン３メモ
リ５−４から同時に０番地のデータを読出す。読出され
たラインメモリの出力、OD0,OD1,OD2,OD3は、縦方向演
算器６により並列に演算（例えばOR）されて、１ビット
の出力となり、シフトレジスタ７に入力される。制御回
路９は、シフトクロック信号SETを発生して、当入力を
シフトレジスタ７にシフトインする。次に、制御回路９
は、出力アドレスカウンタ９−２を１だけカウントアッ
プし、出力ドットカウンタ９−３を１だけカウントダウ
ンする。以下同様にして、ライン０メモリ５−１、ライ
ン１メモリ５−２、ライン２メモリ５−３、ライン３メ
モリ５−４から読出したデータを縦方向演算器６にて縮
小し、シフトレジスタ７にシフトインする動作を、16回
くりかえすとシフトレジスタ７に縮小データが１ワード
分蓄積されるので、制御回路９は、出力ロード信号OUTL
Dを発生して、シフトレジスタ７の出力をディスティネ
ーションデータレジスタ８に読込む。次に、制御回路９
は、DMAデータ転送器13に対して、データ要求信号DRQを
発生して、データ転送を要求し、DMAデータ転送器13よ
り、読込み指示がくると、ディスティネーションリード
信号DRDを発生して、ディスティネーションデータレジ
スタ８からデータを読み出し、DMAデータ転送器13が指
示する。イメージメモリ10内のディスティネーションエ
リア10−２の第１ライン目の先頭アドレスにデータを書
込ませる。上記の出力動作をくりかえして、縮小結果の
第１ライン目の最後の１ビットがシフトレジスタ７にシ
フトインされると、制御回路９内の出力ドットカウンタ
９−３が０になり、ラインメモリからの出力動作の終了
を知らせる。制御回路９は、データゲート信号GATEを発
生し、シフトレジスタ７の入力を論理“0"つまり白に
し、シフトレジスタ７内のデータが所定の位置に来るま
でシフトインをくり返す。そして出力ロード信号OUTLD
を発生して、ディスティネーションデータレジスタ８に
データを読み込ませる。又、制御回路９は、DMAデータ
転送器13に対し、データ要求信号DRQを発生し、又、デ
ィスティネーションリード信号DRDを発生しディスティ
ネーションレジスタ８から、イメージメモリ10内のディ
スティネーションエリア10−２に転送させる。

以上のようにして、イメージメモリ10内のソースエリ
ア10−１の４ライン分の画像データが、ディスティネー
ションエリア10−２の１ライン分に縮小されて格納され
る。

つづいて、上記と同様にして、ソースエリア10−１内
の次の４ライン分のデータを入力、縮小して、ディステ
ィネーションエリア10−２内の次の１ラインに出力する
動作をくり返すことにより、ソースエリア10−１の全デ
ータが、ディスティネーションエリア10−２へ1/4に縮
小されて、格納される。

1/2に縮小する場合を、1/4の場合と異なる点を中心に
概略を述べる。図示されていない倍率設定レジスタの設
定によって、CPN12により倍率を1/2にセットされると、
倍率選択信号MODEが論理“0"になり、横方向演算器３
は、1/2にした結果の８ビットのデータを４ビットづつ
２回に分けて出力する。CPN12からは、ライン番号０と
ライン番号１のみ設定されるので、メモリセレクタ４
は、ライン０メモリ５−１及びライン１メモリ５−２の
みを選択する。又、縦方向演算器６は、OD0,OD1のみか
ら演算する。他の動作は、1/4の場合と同様にして、イ
メージメモリ10内のソースエリア10−１のデータが、デ
ィスティネーションエリア10−２へ1/2に縮小して格納
される。

なお、本発明におけるメモリ、CPU、レジスタ、演算
器等は、対象となる画像の性質に応じて、任意に選択し
得るものである。

（発明の効果） 本発明は、上記実施例より明らかなように、1/2及び1
/4の縮小がライン毎のメモリの読み出しをくり返し、縮
小結果データを、ライン毎に書き込むことで実現される
ので、従来のものと比べて高速に処理ができるという利
点を有する。

又、本発明は、単純な間引きでなく、横方向及び縦方
向に演算を行なうので、縮小した画像の画質の劣化を防
ぐことができるという利点を有する。

更に、本発明は、横方向演算器及び縦方向演算器にRO
M等を用いることによりいろいろな種類の演算を行なう
ことが可能である。例えば、1/4の縮小において、黒点
の数が２個以上なら縮小結果を黒点とすること、又は、
横方向の演算と縦方向の演算のアルゴリズムを異ならせ
ること等が可能であるから縮小対象の画像の性質に応じ
て、アルゴリズムを選択することができるので、より画
質の劣化を防ぐことができるという利点を有する。

【図面の簡単な説明】

第１図は、本発明の一実施例における画像縮小装置の画
像縮小部の詳細ブロック図、第２図は、同装置の概略ブ
ロック図、第３図（ａ），（ｂ），（ｃ）は、画像の縮
小の過程を示す図である。 １……データバス、２……ソースデータレジスタ、３…
…横方向演算器、４……メモリセレクタ、５−１……ラ
イン０メモリ、５−２……ライン１メモリ、５−３……
ライン２メモリ、５−４……ライン３メモリ、６……縦
方向演算器、７……シフトレジスタ、８……ディスティ
ネーションデータレジスタ、９……制御回路、９−１…
…入力アドレスカウンタ、９−２……出力アドレスカウ
ンタ、９−３……出力ドットカウンタ、10……イメージ
メモリ、10−１……ソースエリア、10−２……ディステ
ィネーションエリア、11……画像縮小部、12……CPU、1
3……DMAデータ転送器、14……アドレスバス、SWT……
ソースライト信号、INLD……入力ロード信号、MODE……
倍率選択信号、LSEL0,1……ライン選択信号、DCNT0,1…
…ドットカウント信号、ID0,1,2,3……メモリセレクタ
出力データ信号、LAD……ラインアドレス信号、OD0,1,
2,3……ラインメモリ出力データ信号、WT……ラインメ
モリライト信号、RD……ラインメモリリード信号、SFT
……シフトクロック信号、GATE……データゲート信号、
ONTLD……出力ロード信号、DRD……ディスティネーショ
ンリード信号、DRQ……データ要求信号。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】ソースエリアとディスティネーションエリ
   アとを有するイメージメモリ手段と、画像縮小手段と、
   コマンド発生手段と、これらの各手段間の情報を直接メ
   モリに書き込み読み出しを行なうメモリIO間データ転送
   手段とからなる画像縮小装置において、 上記画像縮小手段は、横方向及び縦方向に縮小する倍率
   を設定する倍率設定レジスタと、この倍率設定レジスタ
   で設定された倍率に基づき倍率選択信号を出力すると共
   に、画像縮小手段全体を制御する制御回路と、上記ソー
   スエリアに蓄えられた画像を横方向に読み出したデータ
   を書き込むソースデータレジスタと、このソースデータ
   レジスタのデータを上記倍率選択信号に応じた倍率と選
   択されたアルゴリズムで縮小演算する横方向演算器と、
   この横方向演算器によって演算された結果が書き込まれ
   る所定数のラインメモリと、上記倍率選択信号に応じて
   使用するラインメモリを選択するメモリセレクタと、各
   ラインメモリの共通する番地の出力データを上記倍率選
   択信号に応じた倍率と選択されたアルゴリズムで縮小演
   算する縦方向演算器と、この縦方向演算器によって演算
   された結果を入力するシリアルパラレル変換用シフトレ
   ジスタと、このシフトレジスタに蓄えられたデータを読
   み込み、上記ディスティネーションエリアに出力するデ
   ィスティネーションデータレジスタとを備えたことを特
   徴とする画像縮小装置。