JPS60113289A - 図形表示装置用ライン・スム−ジング回路 - Google Patents
図形表示装置用ライン・スム−ジング回路Info
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- JPS60113289A JPS60113289A JP58221594A JP22159483A JPS60113289A JP S60113289 A JPS60113289 A JP S60113289A JP 58221594 A JP58221594 A JP 58221594A JP 22159483 A JP22159483 A JP 22159483A JP S60113289 A JPS60113289 A JP S60113289A
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- output
- signal
- gate
- line
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- Pending
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-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/20—Function-generator circuits, e.g. circle generators line or curve smoothing circuits
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は、ラスタースキャン型の図形表示装置において
白線を滑らかに表示することができるライン・スムージ
ング回路に関する。
白線を滑らかに表示することができるライン・スムージ
ング回路に関する。
（従来技術）
ラスタ・スキャン型の図形表示装置は、第Ｓ図に示した
ように始点（Ｘλ、 ｙＬ）と終点（Ｘｊ＋ｌ、ｙｊ＋
ｌ）の座標により規定される線ベクトルの集合により表
わされる図形データを基にＣＲＴのラスタ上の輝度を制
御して図形を表示する装置である。
ように始点（Ｘλ、 ｙＬ）と終点（Ｘｊ＋ｌ、ｙｊ＋
ｌ）の座標により規定される線ベクトルの集合により表
わされる図形データを基にＣＲＴのラスタ上の輝度を制
御して図形を表示する装置である。
この輝度制御は、第７図にボしたように１図形データに
より表される始点（ｘ、；、ｙ））と終点（Ｘイやｌ
＋ＶｌＮ ）の座標値から演算手段Ａによりなる演算を
行ない、整数部が存在するアドレス［Ｘ、Ｙ］に対して
画像データとしてｒｌＪ信号を出力して画像メモリＢに
格納し、読出制御手段Ｃからの読出信号に同期して読出
すことにより行なわれていた。
より表される始点（ｘ、；、ｙ））と終点（Ｘイやｌ
＋ＶｌＮ ）の座標値から演算手段Ａによりなる演算を
行ない、整数部が存在するアドレス［Ｘ、Ｙ］に対して
画像データとしてｒｌＪ信号を出力して画像メモリＢに
格納し、読出制御手段Ｃからの読出信号に同期して読出
すことにより行なわれていた。
ところが、１本の直線をＭ数的な数値により表わすため
、水平軸や垂直軸に近い傾斜を持ったｌＵ線（第９図Ａ
、ｌＯ図Ａ）は、同図（Ｂ）に示したように階段状に表
示されて折れ曲り部が発生して兄つらいという問題があ
る。
、水平軸や垂直軸に近い傾斜を持ったｌＵ線（第９図Ａ
、ｌＯ図Ａ）は、同図（Ｂ）に示したように階段状に表
示されて折れ曲り部が発生して兄つらいという問題があ
る。
このような問題は、表示ト・ントの密度を上げることに
より解消することができるが、他方において画像メモリ
に大幅な容Ｍの増加を招くという不都合が生じる。
より解消することができるが、他方において画像メモリ
に大幅な容Ｍの増加を招くという不都合が生じる。
（目的）
本発明はこのような事情に鑑み、少ない容量のメモリに
より直線を滑らかに表示することができるラスク奢スキ
ャン型図形表示装置のライン・スムージング回路を提供
することを目的とする。
より直線を滑らかに表示することができるラスク奢スキ
ャン型図形表示装置のライン・スムージング回路を提供
することを目的とする。
（構成）
そこで、以下に本発明の詳細を図、示した実施例に基づ
いて説明する。
いて説明する。
第１図は、本発明の実施例を示す装置のブロック図であ
って、図中符号ｌは、描画データ演算回路で、ホストｚ
ンピュータ等から出力された図形データをなす線ベクト
ルの始点座標（ｘ２．ｙｔ）と終点座標（×□＋ ＋Ｙ
２４１ ）との座標軸方向の距離（×え＋ｔＸ、）及び
”ｈ＋ＩＹ２）をめ、大きい方を分ＩＩｉ、他方を分子
とし、後述する画像メモリ２及び補正メモリ３のアドレ
ス［ｘ、Ｙ］のＸもしくはＹのいづれかを独立変数とし
てもしくは を演算し、従属変数に整数部が存在しないとき「０」信
号を、従属変数の絶対値が１以上、もしくは零であると
きトットデ〜りＤ （ｘ 、 ｙ）として「１」信号を
出力し、同時に小数部を２進法により表わして小数点以
下上位２ピツＩ・を補止星データＱ （ｘ 、 ｙ）と
して出力するとともに、Ｙが従属変数、つまり（ｙ□Ｉ
’！ｉ ） ” （Ｘｕ−４１−ｘ２）となって小数
部を含むときに方向データＶ （ｘ 、 ｙ）としてｒ
ｌ Ｊ （、Ｓ号を出力するように構成されている。
って、図中符号ｌは、描画データ演算回路で、ホストｚ
ンピュータ等から出力された図形データをなす線ベクト
ルの始点座標（ｘ２．ｙｔ）と終点座標（×□＋ ＋Ｙ
２４１ ）との座標軸方向の距離（×え＋ｔＸ、）及び
”ｈ＋ＩＹ２）をめ、大きい方を分ＩＩｉ、他方を分子
とし、後述する画像メモリ２及び補正メモリ３のアドレ
ス［ｘ、Ｙ］のＸもしくはＹのいづれかを独立変数とし
てもしくは を演算し、従属変数に整数部が存在しないとき「０」信
号を、従属変数の絶対値が１以上、もしくは零であると
きトットデ〜りＤ （ｘ 、 ｙ）として「１」信号を
出力し、同時に小数部を２進法により表わして小数点以
下上位２ピツＩ・を補止星データＱ （ｘ 、 ｙ）と
して出力するとともに、Ｙが従属変数、つまり（ｙ□Ｉ
’！ｉ ） ” （Ｘｕ−４１−ｘ２）となって小数
部を含むときに方向データＶ （ｘ 、 ｙ）としてｒ
ｌ Ｊ （、Ｓ号を出力するように構成されている。
２は、描画データ演算回路１からの１・２トデータＤ（
ｘ、ｙ）を格納する前述の画像メモリであり、また、３
は補止メモリで、方向データ、Ｖ（ｘ、ｙ）を格納する
方向メモリ３ａと、補ｉＦ星データＱ （ｘ 、 ｙ）
の上位ビットｑ＋（ｘ、ｙ）を格納する補正耶」三位ビ
ットメモリ３ｂとＦ位ビンＩ・Ｑａ（ｘ、ｙ）を格納す
る補Ｉｔｊ＋：下Ｇ／ピントメモリ３Ｃとからなり、こ
れら画像メモリ２及び補１Ｆメモリ３は、層構造に形成
されて後述する読出制御回路４からの読出信号によりパ
ラレルに読出すように構成されている。４は、前述の読
出制御回路で、第４図及び第５図に小したようにラスク
η！ディスプレイをなすＣＲＴを駆動する垂直及び水平
回期信号を出力するとともに１画像メモリ２と補止メモ
リ３の読出信号。
ｘ、ｙ）を格納する前述の画像メモリであり、また、３
は補止メモリで、方向データ、Ｖ（ｘ、ｙ）を格納する
方向メモリ３ａと、補ｉＦ星データＱ （ｘ 、 ｙ）
の上位ビットｑ＋（ｘ、ｙ）を格納する補正耶」三位ビ
ットメモリ３ｂとＦ位ビンＩ・Ｑａ（ｘ、ｙ）を格納す
る補Ｉｔｊ＋：下Ｇ／ピントメモリ３Ｃとからなり、こ
れら画像メモリ２及び補１Ｆメモリ３は、層構造に形成
されて後述する読出制御回路４からの読出信号によりパ
ラレルに読出すように構成されている。４は、前述の読
出制御回路で、第４図及び第５図に小したようにラスク
η！ディスプレイをなすＣＲＴを駆動する垂直及び水平
回期信号を出力するとともに１画像メモリ２と補止メモ
リ３の読出信号。
及び後述する位置補止回路５を駆動するセレクトイ１１
号、トントクロック信”ｒ’、ＣＫＩ、ラインカウン１
イ１１号文１．文０．ロート信号及びビデオクロック信
号ＣＫ２等の補止制御信号を出力するように構成されて
いる。５は、前述の位置補止回路で。
号、トントクロック信”ｒ’、ＣＫＩ、ラインカウン１
イ１１号文１．文０．ロート信号及びビデオクロック信
号ＣＫ２等の補止制御信号を出力するように構成されて
いる。５は、前述の位置補止回路で。
画像メモリ２及び補ＩＦメモリ３から読出したデータに
ノ、（づいて画素の位置をずらせて補正するようＬＸデ
コータ ＵＹセレフタ に構成されている。
ノ、（づいて画素の位置をずらせて補正するようＬＸデ
コータ ＵＹセレフタ に構成されている。
第２図は、 ＋ｉｉｉ述の位１値補正回路５の実施例を
示す回路のブロック図であって、図中符号６は、現時点
データ取込み用フリンプフロップ（以下、Ｐ−ＦＦと呼
ぶ）で、画像メモリ２及び補正メモリ３から現時点、つ
まりアドレス［Ｘ、Ｙｌのドツトデ−タ Ｖ （ｘ 、 ｙ）と補正量データｑ＋（ｘ，ｙ）、Ｑ
Ｏ（Ｘ．！／）を読出制御回路４からのドットクロンク
信’ｒｊ ＣＫ＋に同期してラッチして出力するように
構成されている。７は、ＰＸデコーダで、Ｐ−ＦＦ６か
らの方向データＶ （ｘ 、 ｙ）と補正ｊ，１テータ
Ｑ＋ （ｘ，ｙ）、Ｑｏ （ｘ，ｙ）に基づき表１に示
した真理値、つまり補正量が零もしくは方向補正がある
ときには（ｌ、■、１．■）信号を、また補１１：緘が
存在するときにはその量に反比例した個数のｒ ｌ Ｊ
４−４号を出力するように構成されている。８は、Ｐ
Ｙセレクタで、Ｐ−ＦＦ６から出力された方向データ、
及び補正量データに基づいて表２に示した真理値により
定められる信号の内からラインカランｉ・信号により選
択、つまり方向補正がないときにはラインカウントのい
かんにかかわりなく「ｌ」信号を，方向補正があるとき
には補正量に反比例させてラインカウント数が多くなっ
た時点で「１」信号を出力するように構成されている。
示す回路のブロック図であって、図中符号６は、現時点
データ取込み用フリンプフロップ（以下、Ｐ−ＦＦと呼
ぶ）で、画像メモリ２及び補正メモリ３から現時点、つ
まりアドレス［Ｘ、Ｙｌのドツトデ−タ Ｖ （ｘ 、 ｙ）と補正量データｑ＋（ｘ，ｙ）、Ｑ
Ｏ（Ｘ．！／）を読出制御回路４からのドットクロンク
信’ｒｊ ＣＫ＋に同期してラッチして出力するように
構成されている。７は、ＰＸデコーダで、Ｐ−ＦＦ６か
らの方向データＶ （ｘ 、 ｙ）と補正ｊ，１テータ
Ｑ＋ （ｘ，ｙ）、Ｑｏ （ｘ，ｙ）に基づき表１に示
した真理値、つまり補正量が零もしくは方向補正がある
ときには（ｌ、■、１．■）信号を、また補１１：緘が
存在するときにはその量に反比例した個数のｒ ｌ Ｊ
４−４号を出力するように構成されている。８は、Ｐ
Ｙセレクタで、Ｐ−ＦＦ６から出力された方向データ、
及び補正量データに基づいて表２に示した真理値により
定められる信号の内からラインカランｉ・信号により選
択、つまり方向補正がないときにはラインカウントのい
かんにかかわりなく「ｌ」信号を，方向補正があるとき
には補正量に反比例させてラインカウント数が多くなっ
た時点で「１」信号を出力するように構成されている。
９は、現在読出しているアドレス［Ｘ，Ｙｌのデータに
基づく画素データを生成する現時点画素データ作成ゲー
ト（以下、Ｐゲートと呼ぶ）で、３入力端子を持つ４個
のアンド回路９ａ、９ｂ、９ｃ、９ｄからなり、それぞ
れの２個の入力端子にＰ−ＦＦ６からのドア）データＤ
（ｘ 、 ｙ）とＰＹセレクタ８かものセレクタ信号
Ｓ１か共通信号として人力し、他の１つの入力端子にＰ
ＸＸココ−７からの出力信号がそれぞれ人力して，１・
′ントデータ及びＰＹセレクタ８の信号が共に「１」信
号の場合にＰＸデコーダ７からの信号に対応した信号を
、他の場合に（０、０、０、、０）を出力するように構
成されている。１０は，前回データ取込み用フリ・ンプ
フロップ（以下、Ｌ−ＦＦと呼ぶ）で、Ｐ−ＦＦ６によ
り現ンｔ、読出されているデータの１つ前のアドレス、
つまりアドレス（ｘ−ｔ，ｙ］のドツトデータＤ（ｘ−
１．ｙ）及び補正データＶ（ｘ−１。
基づく画素データを生成する現時点画素データ作成ゲー
ト（以下、Ｐゲートと呼ぶ）で、３入力端子を持つ４個
のアンド回路９ａ、９ｂ、９ｃ、９ｄからなり、それぞ
れの２個の入力端子にＰ−ＦＦ６からのドア）データＤ
（ｘ 、 ｙ）とＰＹセレクタ８かものセレクタ信号
Ｓ１か共通信号として人力し、他の１つの入力端子にＰ
ＸＸココ−７からの出力信号がそれぞれ人力して，１・
′ントデータ及びＰＹセレクタ８の信号が共に「１」信
号の場合にＰＸデコーダ７からの信号に対応した信号を
、他の場合に（０、０、０、、０）を出力するように構
成されている。１０は，前回データ取込み用フリ・ンプ
フロップ（以下、Ｌ−ＦＦと呼ぶ）で、Ｐ−ＦＦ６によ
り現ンｔ、読出されているデータの１つ前のアドレス、
つまりアドレス（ｘ−ｔ，ｙ］のドツトデータＤ（ｘ−
１．ｙ）及び補正データＶ（ｘ−１。
ｙ）、Ｑ （ｘ−１ 、ｙ）をドットクロンク信号ＣＫ
Ｉに同期してランチして出力するように構成されている
。１１は、ＬＸデコーダで、Ｌ−ＦＦ１０からの方向デ
ータＶ（ｘ−１，ｙ）と補正量データＱ＋ （ｘ−１
、ｙ）、Ｑｏ （ｘ−１ 、ｙ）にノ，（づいて表３に
示した真理値により定められるデータ、つまり補正量が
零のときもしくは方向補１１があるときに（０、０、０
、０）を、また補正ＨＩ＋かあるときにはこれに比例し
た個数のｒｌＪ信じを出力するように構成されている。
Ｉに同期してランチして出力するように構成されている
。１１は、ＬＸデコーダで、Ｌ−ＦＦ１０からの方向デ
ータＶ（ｘ−１，ｙ）と補正量データＱ＋ （ｘ−１
、ｙ）、Ｑｏ （ｘ−１ 、ｙ）にノ，（づいて表３に
示した真理値により定められるデータ、つまり補正量が
零のときもしくは方向補１１があるときに（０、０、０
、０）を、また補正ＨＩ＋かあるときにはこれに比例し
た個数のｒｌＪ信じを出力するように構成されている。
１２は、ラスタ方向のつながりに関するデータを出力す
る木・１・方向画素データ作成ゲート（以下、Ｌゲート
と１１ｆふ）で、４個のアンＩ・回路１２ａ、、、ｌ
２ ｂ、１２ｃ．１２ｄからなり、それぞれの−力の入
力端子にＬ − Ｆ Ｆ ｌ 、０からのドツトデータ
Ｄ（ｘ−＋，ｙ）が、他方の入力端子にＬＸデコータ１
１からの信号が入力し、１つ前のアドレス［Ｘ−１，Ｙ
ｌのドツトデータにｒｌＪ信号が存在する場合にＬＸデ
コーダ１１からの出力に対・応した信号を、また存在し
ない場合に（０、０：０、０）を出力するように構成さ
れている．、１３は、ＰＵセレクタで、ラインカランｉ
・信号文１、９、０が（１１）の期間中、つまりラスタ
が４回目の走査中に現在Ｐ’−ＦＦ６により読出し中の
データを前行データ取込み用シフＩ・レジスタ１４に出
力するように構成されている。１４は、前述した前行デ
ータ取込み用シフトレジスタ（以Ｆ．ＵシフＩ・レジス
タと呼ぶ）で、前行において読出した」・ントデータＤ
（Ｘ，ｙ−１）、及び補正量データＶ（ｘ，ｙ−１）、
Ｑ＋ （ｘ，ｙ−１） 、ｑｏ（ｘ，ｙ−１）をトント
クロック信号ＣＫＩに同期して読出し、Ｐ−ＦＦ６か取
込むデータのＸアドレスに一致させて出力するように構
成されている。１５は、ＵＹセレクタで、表４に示した
真理値からＵシフトレジスタ１４からの方向補正データ
Ｖ（ｘ，ｙ−１）、及び補正量データＱｌ （ｘ，ｙ−
１）、Ｑｏ（ｘ，ｙ−１）により定まる真理イ１からラ
インカウント信号（！Ｌ１文０）に基づいて１つの信号
を選択することにより、方向補正もしくは補正量がない
場合にｒＯＪ信号を、また補正ｍ：があるときには、こ
れに比例してラインカウント信号が大きくなるまで引続
きｒｌＪ信号を出力するように構成されている。
る木・１・方向画素データ作成ゲート（以下、Ｌゲート
と１１ｆふ）で、４個のアンＩ・回路１２ａ、、、ｌ
２ ｂ、１２ｃ．１２ｄからなり、それぞれの−力の入
力端子にＬ − Ｆ Ｆ ｌ 、０からのドツトデータ
Ｄ（ｘ−＋，ｙ）が、他方の入力端子にＬＸデコータ１
１からの信号が入力し、１つ前のアドレス［Ｘ−１，Ｙ
ｌのドツトデータにｒｌＪ信号が存在する場合にＬＸデ
コーダ１１からの出力に対・応した信号を、また存在し
ない場合に（０、０：０、０）を出力するように構成さ
れている．、１３は、ＰＵセレクタで、ラインカランｉ
・信号文１、９、０が（１１）の期間中、つまりラスタ
が４回目の走査中に現在Ｐ’−ＦＦ６により読出し中の
データを前行データ取込み用シフＩ・レジスタ１４に出
力するように構成されている。１４は、前述した前行デ
ータ取込み用シフトレジスタ（以Ｆ．ＵシフＩ・レジス
タと呼ぶ）で、前行において読出した」・ントデータＤ
（Ｘ，ｙ−１）、及び補正量データＶ（ｘ，ｙ−１）、
Ｑ＋ （ｘ，ｙ−１） 、ｑｏ（ｘ，ｙ−１）をトント
クロック信号ＣＫＩに同期して読出し、Ｐ−ＦＦ６か取
込むデータのＸアドレスに一致させて出力するように構
成されている。１５は、ＵＹセレクタで、表４に示した
真理値からＵシフトレジスタ１４からの方向補正データ
Ｖ（ｘ，ｙ−１）、及び補正量データＱｌ （ｘ，ｙ−
１）、Ｑｏ（ｘ，ｙ−１）により定まる真理イ１からラ
インカウント信号（！Ｌ１文０）に基づいて１つの信号
を選択することにより、方向補正もしくは補正量がない
場合にｒＯＪ信号を、また補正ｍ：があるときには、こ
れに比例してラインカウント信号が大きくなるまで引続
きｒｌＪ信号を出力するように構成されている。
１６は、ライン引揚げ用画素データゲート（以下、Ｕゲ
ートと呼ぶ）で、４個のアンドゲート１６ａ、１６ｂ、
１６ｃ、１６ｄからなり、一方の端子にＵシフトレジス
タ１４からのドツトデータを、他方の入力端子にｔＪＹ
セレクタ１５からのセレクト信号Ｓ２が人力し１両方の
人力がｒｌＪ信号のときに（１，１，１，ｌ）を出力す
るように構成されている。１７は、出力ゲートで、３入
力端Ｔ・のオアゲート回路１７ａ、１７ｂ。
ートと呼ぶ）で、４個のアンドゲート１６ａ、１６ｂ、
１６ｃ、１６ｄからなり、一方の端子にＵシフトレジス
タ１４からのドツトデータを、他方の入力端子にｔＪＹ
セレクタ１５からのセレクト信号Ｓ２が人力し１両方の
人力がｒｌＪ信号のときに（１，１，１，ｌ）を出力す
るように構成されている。１７は、出力ゲートで、３入
力端Ｔ・のオアゲート回路１７ａ、１７ｂ。
１７ｃ、１７ｄからなり、第１の入力端子にＰゲート・
回路９からの信号を、第２の入力端子にＬゲート回路１
２からの信号を、第３の入力端子にＵゲート回路１６か
らの信号を入力し、各ゲートからのデータを１ビツト毎
に論理和を取って合成し、画像信号Ｇ１、Ｇ２．Ｇ３、
Ｇ４をパラレルに出力するように構成されている。１８
は、パラレル−シリアル変換用シフトレジスタで、ロー
ド信号がＬレベルのときラッチし、Ｈレベルのときビデ
オクロック信号に同期して１ピントずっＧ４、Ｇ３、Ｇ
２．Ｇ＋なる順序によりシリアルに出力して画像信号を
生成するように構成されている。
回路９からの信号を、第２の入力端子にＬゲート回路１
２からの信号を、第３の入力端子にＵゲート回路１６か
らの信号を入力し、各ゲートからのデータを１ビツト毎
に論理和を取って合成し、画像信号Ｇ１、Ｇ２．Ｇ３、
Ｇ４をパラレルに出力するように構成されている。１８
は、パラレル−シリアル変換用シフトレジスタで、ロー
ド信号がＬレベルのときラッチし、Ｈレベルのときビデ
オクロック信号に同期して１ピントずっＧ４、Ｇ３、Ｇ
２．Ｇ＋なる順序によりシリアルに出力して画像信号を
生成するように構成されている。
次にこのように構成した装置の動作について説明する。
第９図（Ａ）に示したべり上ル、つまり始点の座標を（
０、０） 、終点の座標を（４，１）とする直線を表示
する場合を例に採り、表５に基づいて説明する。
０、０） 、終点の座標を（４，１）とする直線を表示
する場合を例に採り、表５に基づいて説明する。
各メモリ２．３をクリアしてｒＱＪ信号が格納された状
＋１ｍにおいて、ホストコンピュータ等から図形データ
として−１一連のベクトル信号が演算回路ｌに人力する
と。
＋１ｍにおいて、ホストコンピュータ等から図形データ
として−１一連のベクトル信号が演算回路ｌに人力する
と。
式（１）つまり
Ｌ： Ａ’ｑ ツイテＹ ＝ ％ ＠Ｘ ＝ ０ 、２
５ Ｘをめ、Ｘ＝０．１，２，３．４としてＹの値を（
Ｘ＝０、Ｙ＝０）、（Ｘ＝ｌ、Ｙ＝０．２５） 、 （
Ｘ＝２、Ｙ＝０．５） 、 （Ｘ＝３．Ｙ＝０．７５）
。
５ Ｘをめ、Ｘ＝０．１，２，３．４としてＹの値を（
Ｘ＝０、Ｙ＝０）、（Ｘ＝ｌ、Ｙ＝０．２５） 、 （
Ｘ＝２、Ｙ＝０．５） 、 （Ｘ＝３．Ｙ＝０．７５）
。
（Ｘ＝４．Ｙ＝１）をめる。これによりＸおよびＹの整
数部からなるアドレス［Ｘ、Ｙｌ、つまり ［０、０］
、 ［１、Ｏｌ 、 ［２，０］、 ［３゜０］、［
４，１３にｒｌＪ信号を、他のアドレスに「Ｏ」信号を
ドツトデータＤ （ｘ 、 ｙ）として出力し、Ｙの値
に小数部を持つアドレス、つまり［１、Ｏｌ 、［２、
’Ｏ］、［３、Ｏｌに方向データＶ （ｘ 、 ｙ）と
してｒｌＪ信号を 同時にこの小数部のｆ〆１を２ａ数
に変換して補止にデータＱｌ （Ｘ 、Ｙ）、Ｑ’ （
Ｘ 、Ｙ） とし”Ｃ出力し、画像メモリ２及び補正メ
モリ３のぞれぞれに表６１表７、表８ （ａ）（ｂ）に
示したようなデータを格納する。これらのデータの格納
が終了した時点で垂直同期信号に同期しドツトクロック
信渣６ 表７ Ｘアドレス 表８（ａ） １２３４ Ｘアドレス 表８ （ｂ） １２３４ Ｘアドレス 号ＣＫＩが出力すると、画像メモリ２及び補正メモリ３
の先頭アドレス［０、Ｏｌのデータ（ｌ、〕、０、Ｏ）
がＰ−ＦＦ６によりラッチされ、ＰＸデコーダ７から（
１，１，１，ｌ）ｈ＜、ＰＹセレクタ８からｒｌＪが出
力され、Ｐゲート９かも（ＰＩ、Ｐ２、Ｐ３、Ｐ４）
＝ （１，１，ｌ。
数部からなるアドレス［Ｘ、Ｙｌ、つまり ［０、０］
、 ［１、Ｏｌ 、 ［２，０］、 ［３゜０］、［
４，１３にｒｌＪ信号を、他のアドレスに「Ｏ」信号を
ドツトデータＤ （ｘ 、 ｙ）として出力し、Ｙの値
に小数部を持つアドレス、つまり［１、Ｏｌ 、［２、
’Ｏ］、［３、Ｏｌに方向データＶ （ｘ 、 ｙ）と
してｒｌＪ信号を 同時にこの小数部のｆ〆１を２ａ数
に変換して補止にデータＱｌ （Ｘ 、Ｙ）、Ｑ’ （
Ｘ 、Ｙ） とし”Ｃ出力し、画像メモリ２及び補正メ
モリ３のぞれぞれに表６１表７、表８ （ａ）（ｂ）に
示したようなデータを格納する。これらのデータの格納
が終了した時点で垂直同期信号に同期しドツトクロック
信渣６ 表７ Ｘアドレス 表８（ａ） １２３４ Ｘアドレス 表８ （ｂ） １２３４ Ｘアドレス 号ＣＫＩが出力すると、画像メモリ２及び補正メモリ３
の先頭アドレス［０、Ｏｌのデータ（ｌ、〕、０、Ｏ）
がＰ−ＦＦ６によりラッチされ、ＰＸデコーダ７から（
１，１，１，ｌ）ｈ＜、ＰＹセレクタ８からｒｌＪが出
力され、Ｐゲート９かも（ＰＩ、Ｐ２、Ｐ３、Ｐ４）
＝ （１，１，ｌ。
ｌ）なる画素データが出力する。このため、Ｌゲ−）１
２及びＵゲー）１６からのデータにかかわりなく出力ゲ
ート１７からは画像信号（Ｑ＋、Ｇ２、Ｇ３、Ｇ４）＝
（１，１，１、ｌ）がパラノル形式でシフトレジスタ
１８に出力する。この８号は、ビデオクロック信号ＣＫ
２に同期してｌビットずつ画像信号として出力する。ア
ドレスし１．０］、［２、Ｏｌ、［３，０］からの信号
には補正驕データにｒｌＪ信号が含まれ、またアドレス
［４、０］においてはデータが（０，０，０１０）で「
ｌ」信号が存在しないため、Ｐゲート９．Ｌゲート１２
及びＵゲート１６のいづれからも（０，０，０，０）が
出力され、画像信号（Ｇ１．Ｇ２．Ｇ３、Ｇ４）として
ｒｌＪ信号は出力されない。これにより、第１ラスクの
画像信りは、（ｌ、■、１．１，０．０．０・・・・０
．０）となり、第５図に示したライン数Ｏのように表７
１（される。第２の水平同期信号が出力すると、画像メ
モリ２及び補ｆメモリ３の前回と同じアドレス、つまり
［Ｘ＝０、■・・・・４・・・・、Ｙ＝Ｏ］からトン
トデータＤ （ｘ 、 ｙ）及び、補正データＶ （ｘ
、ｙ）、Ｑ （ｘ、ｙ）の読出しを開始する。今回の走
査においてはラインカウント信号（文１文０）が（Ｏｌ
）となってアドレス［０゜Ｏｌ、［１、Ｏｌの読出し時
にセレクタ８からｒｌＪが出力するため、Ｐゲート９か
らアドレス［０、Ｏｌ及び［１、Ｏｌの読出し時にそれ
ぞれ（ｌ、１．１．１）が出力する。これにょリシスト
レジスタ１８からは（１，ｌ、１．１．１、ｉ、ｔ、■
、０．０．０・・・・０、Ｏ）なる画像信号か出力し、
ライン数１の線が表示される。このようにしてラインカ
ウント信号（又１文０）が（１１） 、つまり走査本数
が４本となるまでＰゲート９からの出力は、Ｘアドレス
が増加するにっれて（１，１，１，ｌ）信号、の出力回
数を増加させ、表示する線分の長さを増加させる。ラス
タの数が４となると、ＰＵセレクタ１３は、現在読出し
た中の行、つまりアドレス［Ｘ＝Ｏ，ｌ、２゜３・・・
・、Ｙ＝０］のドツトデータＤ （ｘ 、 ｙ）、補正
データＶ （ｘ、ｙ）、Ｑ（ｘ、ｙ）をランチしてＵシ
フトレジスタ１４に出力する。
２及びＵゲー）１６からのデータにかかわりなく出力ゲ
ート１７からは画像信号（Ｑ＋、Ｇ２、Ｇ３、Ｇ４）＝
（１，１，１、ｌ）がパラノル形式でシフトレジスタ
１８に出力する。この８号は、ビデオクロック信号ＣＫ
２に同期してｌビットずつ画像信号として出力する。ア
ドレスし１．０］、［２、Ｏｌ、［３，０］からの信号
には補正驕データにｒｌＪ信号が含まれ、またアドレス
［４、０］においてはデータが（０，０，０１０）で「
ｌ」信号が存在しないため、Ｐゲート９．Ｌゲート１２
及びＵゲート１６のいづれからも（０，０，０，０）が
出力され、画像信号（Ｇ１．Ｇ２．Ｇ３、Ｇ４）として
ｒｌＪ信号は出力されない。これにより、第１ラスクの
画像信りは、（ｌ、■、１．１，０．０．０・・・・０
．０）となり、第５図に示したライン数Ｏのように表７
１（される。第２の水平同期信号が出力すると、画像メ
モリ２及び補ｆメモリ３の前回と同じアドレス、つまり
［Ｘ＝０、■・・・・４・・・・、Ｙ＝Ｏ］からトン
トデータＤ （ｘ 、 ｙ）及び、補正データＶ （ｘ
、ｙ）、Ｑ （ｘ、ｙ）の読出しを開始する。今回の走
査においてはラインカウント信号（文１文０）が（Ｏｌ
）となってアドレス［０゜Ｏｌ、［１、Ｏｌの読出し時
にセレクタ８からｒｌＪが出力するため、Ｐゲート９か
らアドレス［０、Ｏｌ及び［１、Ｏｌの読出し時にそれ
ぞれ（ｌ、１．１．１）が出力する。これにょリシスト
レジスタ１８からは（１，ｌ、１．１．１、ｉ、ｔ、■
、０．０．０・・・・０、Ｏ）なる画像信号か出力し、
ライン数１の線が表示される。このようにしてラインカ
ウント信号（又１文０）が（１１） 、つまり走査本数
が４本となるまでＰゲート９からの出力は、Ｘアドレス
が増加するにっれて（１，１，１，ｌ）信号、の出力回
数を増加させ、表示する線分の長さを増加させる。ラス
タの数が４となると、ＰＵセレクタ１３は、現在読出し
た中の行、つまりアドレス［Ｘ＝Ｏ，ｌ、２゜３・・・
・、Ｙ＝０］のドツトデータＤ （ｘ 、 ｙ）、補正
データＶ （ｘ、ｙ）、Ｑ（ｘ、ｙ）をランチしてＵシ
フトレジスタ１４に出力する。
ところで、画像メモリ２のアドレス［Ｘ＝０゜１．２．
３・・・・、Ｙ＝１］には、Ｘ＝４のアドレスを除いて
は全てが（０，０，０，０）であるカラ、これに対応す
るアドレスの読出し時にはＰヶ−１・から（０，０，０
、Ｏ）が出力し、またアドレス［４，１］においてはメ
モリ２．３に（ｌ、ｏ、ｏ、ｏ）が格納されているため
、Ｐゲート９から（１，ｌ、１．１）か出力する。他方
、Ｕシフ）１４から出力されるデータの内、アドレス［
Ｘ＝１．２．３ 、Ｙ＝ １］についてはドツトデータ
と補正量データに「１」信号が存在するため、Ｕゲート
１４からアドレス［Ｘ＝１．２．３．Ｙ＝１］について
（１，１，ｌ、１）が出力する。これによりシフトレジ
スタ１８からは（０、Ｏ５０，０，１、ｉ、ｉ、ｉ、ｉ
、ｔ、１、Ｉ、１．１．１．１．１．１．１．１．０．
０・・・・０１０）が出力し、第５図に示すライン数５
の線を描く。同様にラインカウント信号（ｆＬ１文０）
が（Ｏｌ）となるとＵゲー）１６からはア１；レス［Ｘ
＝２．３ 、Ｙ＝ １］ においＣ（１，１，１，ｌ）
か出力するため、ビデオクロック信−）ＣＦ２の８乃至
１９まで線を描く。このような過程を繰り返すことによ
りライン本数が増加することに短かくなる線分を走査方
向にずらせて、全体として滑らかな１本の右上がりの線
を描く。
３・・・・、Ｙ＝１］には、Ｘ＝４のアドレスを除いて
は全てが（０，０，０，０）であるカラ、これに対応す
るアドレスの読出し時にはＰヶ−１・から（０，０，０
、Ｏ）が出力し、またアドレス［４，１］においてはメ
モリ２．３に（ｌ、ｏ、ｏ、ｏ）が格納されているため
、Ｐゲート９から（１，ｌ、１．１）か出力する。他方
、Ｕシフ）１４から出力されるデータの内、アドレス［
Ｘ＝１．２．３ 、Ｙ＝ １］についてはドツトデータ
と補正量データに「１」信号が存在するため、Ｕゲート
１４からアドレス［Ｘ＝１．２．３．Ｙ＝１］について
（１，１，ｌ、１）が出力する。これによりシフトレジ
スタ１８からは（０、Ｏ５０，０，１、ｉ、ｉ、ｉ、ｉ
、ｔ、１、Ｉ、１．１．１．１．１．１．１．１．０．
０・・・・０１０）が出力し、第５図に示すライン数５
の線を描く。同様にラインカウント信号（ｆＬ１文０）
が（Ｏｌ）となるとＵゲー）１６からはア１；レス［Ｘ
＝２．３ 、Ｙ＝ １］ においＣ（１，１，１，ｌ）
か出力するため、ビデオクロック信−）ＣＦ２の８乃至
１９まで線を描く。このような過程を繰り返すことによ
りライン本数が増加することに短かくなる線分を走査方
向にずらせて、全体として滑らかな１本の右上がりの線
を描く。
次に、第ｔｏｌｉ４（Ａ）に示したように始点（０、０
） 、終点（１，４）で表わされる垂直に近い線ベクト
ルの表示を例に採り、表９に基づいて説明する。
） 、終点（１，４）で表わされる垂直に近い線ベクト
ルの表示を例に採り、表９に基づいて説明する。
１、述のベクトル信号が演算回路ｌに人力すると、式２
つまり 表１０ 表１１ を選択してＸ＝０．２５−Ｙをめ、Ｙ＝Ｏ１ｌ、２．３
，４を独立変数としてｘの値（Ｘ＝ｏ、ｙ＝ｏ）、（Ｘ
＝０．２５．Ｙ＝１）。
つまり 表１０ 表１１ を選択してＸ＝０．２５−Ｙをめ、Ｙ＝Ｏ１ｌ、２．３
，４を独立変数としてｘの値（Ｘ＝ｏ、ｙ＝ｏ）、（Ｘ
＝０．２５．Ｙ＝１）。
（Ｘ＝０．５．Ｙ＝２）、（Ｘ＝０．７５．Ｙ＝３）、
（Ｘ＝ ｌ 、Ｙ＝４）をめる。これによりＸ及びＹの
整数部からなるアドレス、つまり ［０、０］ 、 ［
０、ｌ コ 、 ［０、２］ 、 ［０，３］ 、［１
、４］にｒｌｊ信号を、他のアドレスに「Ｏ」信号を画
像メモリ２（表１Ｏ）に、また補正方向がＸ方向に発生
である方向メモリに「Ｏ」信号を（表１１）、小数部を
２ａ信号に変換した上位２ビツトを補ＩＦ量メモリ（表
１２ａ、ｂ）に格納する。これらのデータを格納し終っ
た時点で垂直同期信号に同期してドットクロンク信号が
出力すると、アドレス［０、Ｏ］のデータ（ｌ、０、Ｏ
，ａ）がＰ−ＦＦ６によりラッチされ、ＰＸデコーダ７
から（ｌ、１．１．１）が、ＰＹセレクタ８からｒｌＪ
信号が出力し、Ｐゲート９から（１，１，ｌ、１）が出
力する。このため、Ｌゲ−）・１２及びＵゲート１６か
らの出力にかかわりなく出力ゲート１７から（Ｇ１．Ｇ
２．Ｇ３、Ｇ４）＝ （１，１，１，１）がパラレル形
式でシフトレジスタ１８に出力する。アドレス［１゜Ｏ
ｌ、 ［２、Ｏｌ・・・・のドツトデータにｒｌＪ信−
）が含まれていないため、Ｐゲート９、Ｌゲート１２、
及びＵゲート１６からは（Ｏ，０，０，０）か出力され
る。以下、このエリア、つまり［０、Ｏｌ、［１、Ｏｌ
、［２、Ｏｌ・・・・をラインカウント信号（文１ｊＪ
Ｏ）が（１１）となるまで繰り返すことにより第６図の
ライン数θ〜３の線が描かれる。次にメモリ２．３をア
ドレス［０，１］からデータを読出すと、データ（１，
０゜０、ｌ）が出力し、ｐｘデコーダ７から（１，１，
１，０）が出力するため、Ｐゲート９から（１，１，１
、Ｏ）が出力する。他力、Ｌフリップフロップ１０には
１つ前のアドレスのデータ（０，０，０１０）がラッチ
され、またＵシフトレジスタ１４から（１，Ｏ，０１０
）が出力しているため、Ｌゲート１２及びＵゲート１６
からは一ト１７には（１，１，ｌ、０）が入力し、シフ
トレジスタ１８から（０、ｌ、１．ｌ、０，０・・・・
）なる信号がシリアルに出力する。アドレス［０、ｌ］
の読出しが終了すると、アドレス［ｌ、ｌ〕の読出しに
移るが、ドツトデータＤ（ｘ。
（Ｘ＝ ｌ 、Ｙ＝４）をめる。これによりＸ及びＹの
整数部からなるアドレス、つまり ［０、０］ 、 ［
０、ｌ コ 、 ［０、２］ 、 ［０，３］ 、［１
、４］にｒｌｊ信号を、他のアドレスに「Ｏ」信号を画
像メモリ２（表１Ｏ）に、また補正方向がＸ方向に発生
である方向メモリに「Ｏ」信号を（表１１）、小数部を
２ａ信号に変換した上位２ビツトを補ＩＦ量メモリ（表
１２ａ、ｂ）に格納する。これらのデータを格納し終っ
た時点で垂直同期信号に同期してドットクロンク信号が
出力すると、アドレス［０、Ｏ］のデータ（ｌ、０、Ｏ
，ａ）がＰ−ＦＦ６によりラッチされ、ＰＸデコーダ７
から（ｌ、１．１．１）が、ＰＹセレクタ８からｒｌＪ
信号が出力し、Ｐゲート９から（１，１，ｌ、１）が出
力する。このため、Ｌゲ−）・１２及びＵゲート１６か
らの出力にかかわりなく出力ゲート１７から（Ｇ１．Ｇ
２．Ｇ３、Ｇ４）＝ （１，１，１，１）がパラレル形
式でシフトレジスタ１８に出力する。アドレス［１゜Ｏ
ｌ、 ［２、Ｏｌ・・・・のドツトデータにｒｌＪ信−
）が含まれていないため、Ｐゲート９、Ｌゲート１２、
及びＵゲート１６からは（Ｏ，０，０，０）か出力され
る。以下、このエリア、つまり［０、Ｏｌ、［１、Ｏｌ
、［２、Ｏｌ・・・・をラインカウント信号（文１ｊＪ
Ｏ）が（１１）となるまで繰り返すことにより第６図の
ライン数θ〜３の線が描かれる。次にメモリ２．３をア
ドレス［０，１］からデータを読出すと、データ（１，
０゜０、ｌ）が出力し、ｐｘデコーダ７から（１，１，
１，０）が出力するため、Ｐゲート９から（１，１，１
、Ｏ）が出力する。他力、Ｌフリップフロップ１０には
１つ前のアドレスのデータ（０，０，０１０）がラッチ
され、またＵシフトレジスタ１４から（１，Ｏ，０１０
）が出力しているため、Ｌゲート１２及びＵゲート１６
からは一ト１７には（１，１，ｌ、０）が入力し、シフ
トレジスタ１８から（０、ｌ、１．ｌ、０，０・・・・
）なる信号がシリアルに出力する。アドレス［０、ｌ］
の読出しが終了すると、アドレス［ｌ、ｌ〕の読出しに
移るが、ドツトデータＤ（ｘ。
ｙ）にｒｌ＋信号がないので、Ｐゲート９からは（Ｏｌ
ｏ、０．０）が出力する。他方Ｌ−ＦＦ１０には１つ前
のアドレス［０，１］のデータ（ｌ、０．０、ｌ）がラ
ッチされており、したがってＬゲー）１２から（０，０
，０，１）が出力し−、これらが出力ゲートにより合成
されてシフトレジスタ１８から（０，１，１，１，Ｌ、
０．０・・・・）が出力し、ラインａ４の線が描かれる
。以下、このように４回走査するごとに１ビデオクロツ
ク分ずつ走査方向にずらせた画像信号を出力して滑らか
な線を描いていく。
ｏ、０．０）が出力する。他方Ｌ−ＦＦ１０には１つ前
のアドレス［０，１］のデータ（ｌ、０．０、ｌ）がラ
ッチされており、したがってＬゲー）１２から（０，０
，０，１）が出力し−、これらが出力ゲートにより合成
されてシフトレジスタ１８から（０，１，１，１，Ｌ、
０．０・・・・）が出力し、ラインａ４の線が描かれる
。以下、このように４回走査するごとに１ビデオクロツ
ク分ずつ走査方向にずらせた画像信号を出力して滑らか
な線を描いていく。
なお５この実施例では、１つの行アドレスＸ＝０．１．
２・・・・を４回スキャンするようにしているが、複数
回スキャンすれば同様の作用効果を奏することはＪうま
でもない。
２・・・・を４回スキャンするようにしているが、複数
回スキャンすれば同様の作用効果を奏することはＪうま
でもない。
（効果）
以上説明したように本発明によれば、線ベクトルの始点
と終点の座標値からド−／ ）データだけでなく、補正
方向及び補正量データをもめ、これら補ＩＦ方向データ
及び補正量データにより画像信号の発生時期をずらせる
ようにしたので、メモリ容に、に比較して線ベクトルを
非常に滑らかに表示することができ、解像度が高いラス
タ・スキャン型のグラフィック・ディスプレイを安価に
実現することができる。
と終点の座標値からド−／ ）データだけでなく、補正
方向及び補正量データをもめ、これら補ＩＦ方向データ
及び補正量データにより画像信号の発生時期をずらせる
ようにしたので、メモリ容に、に比較して線ベクトルを
非常に滑らかに表示することができ、解像度が高いラス
タ・スキャン型のグラフィック・ディスプレイを安価に
実現することができる。
第１図は、本発明の一実施例を示す装置のブロフク図、
第２図は、同上装置における位置補正回路の実施例を示
す回路のブロック図、第３，４図は、同」―装置の読出
制御回路の信号波形を示すタイミング図、第５．６図は
、同上装置の動作を示す説ｕｌｊ図、第７図は、従来の
グラフィック・ディスプレイの−・例を示すブロック図
、第８図は、線ベクトルの一例を示す説明図、第９．１
０図は、それぞれ線ベクトルと従来装置による表示画面
の一例を示す説明図である。 ９・・・・Ｐゲート １２・・・・Ｌゲート１６・・・
・Ｕゲート １８・・・・出力ゲート出願人 セイコー
電子工業株式会社 代理人 弁理士 西 川 慶 治 同 木 村 勝 彦 隼８図 第９Ｕ２ （Ａ） ブ （８） 水 １巳４１℃「 χ− くＢ）
第２図は、同上装置における位置補正回路の実施例を示
す回路のブロック図、第３，４図は、同」―装置の読出
制御回路の信号波形を示すタイミング図、第５．６図は
、同上装置の動作を示す説ｕｌｊ図、第７図は、従来の
グラフィック・ディスプレイの−・例を示すブロック図
、第８図は、線ベクトルの一例を示す説明図、第９．１
０図は、それぞれ線ベクトルと従来装置による表示画面
の一例を示す説明図である。 ９・・・・Ｐゲート １２・・・・Ｌゲート１６・・・
・Ｕゲート １８・・・・出力ゲート出願人 セイコー
電子工業株式会社 代理人 弁理士 西 川 慶 治 同 木 村 勝 彦 隼８図 第９Ｕ２ （Ａ） ブ （８） 水 １巳４１℃「 χ− くＢ）
Claims (1)
- 線ベクトルを表わす始点座標と終点座標からドｙｌ・デ
ータ、方向データ及補正量データをめる描画データ演算
手段、１１ｕ記各データを表示画面の７トレスに対ｊε
させて格納する記憶手段、及び該ｒ段からの各データを
読出し、１アドレス前のデータ及び１行前のデータから
履歴をめて各ラスタ４ｒＪのＦツトデータの発生時期を
決定する位置補止［一段とからなる図形表示装置用ライ
ン會スムージング回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58221594A JPS60113289A (ja) | 1983-11-25 | 1983-11-25 | 図形表示装置用ライン・スム−ジング回路 |
| GB08429575A GB2150797B (en) | 1983-11-25 | 1984-11-23 | Graphic display system |
| US06/674,074 US4607340A (en) | 1983-11-25 | 1984-11-23 | Line smoothing circuit for graphic display units |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58221594A JPS60113289A (ja) | 1983-11-25 | 1983-11-25 | 図形表示装置用ライン・スム−ジング回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60113289A true JPS60113289A (ja) | 1985-06-19 |
Family
ID=16769198
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58221594A Pending JPS60113289A (ja) | 1983-11-25 | 1983-11-25 | 図形表示装置用ライン・スム−ジング回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4607340A (ja) |
| JP (1) | JPS60113289A (ja) |
| GB (1) | GB2150797B (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA1255021A (en) * | 1985-03-12 | 1989-05-30 | Toshihiko Hata | Image describing apparatus |
| US4745562A (en) * | 1985-08-16 | 1988-05-17 | Schlumberger, Limited | Signal processing disparity resolution |
| US5047954A (en) * | 1986-01-17 | 1991-09-10 | International Business Machines Corporation | Graphics vector generator setup technique |
| US4819185A (en) * | 1986-01-17 | 1989-04-04 | International Business Machines Corporation | Method and apparatus for drawing wide lines in a raster graphics display system |
| JP2500858B2 (ja) * | 1986-04-11 | 1996-05-29 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 拡張ラスタ演算回路を有する表示システム |
| US4904994A (en) * | 1987-09-08 | 1990-02-27 | Auto-Trol Technology Corporation | Apparatus and method for identifying next matrices for vector drawing |
| US4939671A (en) * | 1987-09-08 | 1990-07-03 | Auto-Trol Technology Corporation | Method and system for line drawing with next matrix feature |
| US4928243A (en) * | 1987-10-06 | 1990-05-22 | Preco Industries, Inc. | Method and system for printing graphics and text from vector-based computer aided source information |
| JP3142550B2 (ja) * | 1990-02-21 | 2001-03-07 | 株式会社リコー | 図形処理装置 |
| DE4105264C2 (de) * | 1990-02-21 | 1998-04-23 | Ricoh Kk | Digitaler Bildprozessor |
| US5299308A (en) * | 1990-02-28 | 1994-03-29 | Ricoh Company, Ltd. | Graphic data processing apparatus for producing a tone for an edge pixel and reducing aliasing effects |
| GB2274232A (en) * | 1993-01-09 | 1994-07-13 | Ibm | A data processing system |
| US5438656A (en) * | 1993-06-01 | 1995-08-01 | Ductus, Inc. | Raster shape synthesis by direct multi-level filling |
| US5432898A (en) * | 1993-09-20 | 1995-07-11 | International Business Machines Corporation | System and method for producing anti-aliased lines |
| US5627956A (en) * | 1995-01-31 | 1997-05-06 | Compaq Computer Corporation | Run slice line draw engine with stretching capabilities |
| JP3791259B2 (ja) * | 1999-10-07 | 2006-06-28 | セイコーエプソン株式会社 | アウトラインスムージング処理方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3675208A (en) * | 1970-05-28 | 1972-07-04 | Delta Data Syst | Editing system for video display terminal |
| US4070710A (en) * | 1976-01-19 | 1978-01-24 | Nugraphics, Inc. | Raster scan display apparatus for dynamically viewing image elements stored in a random access memory array |
| US4205389A (en) * | 1976-09-24 | 1980-05-27 | General Electric Company | Apparatus for generating a raster image from line segments |
| US4365305A (en) * | 1981-01-05 | 1982-12-21 | Western Electric Company, Inc. | Vector generator for computer graphics |
-
1983
- 1983-11-25 JP JP58221594A patent/JPS60113289A/ja active Pending
-
1984
- 1984-11-23 GB GB08429575A patent/GB2150797B/en not_active Expired
- 1984-11-23 US US06/674,074 patent/US4607340A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| GB2150797B (en) | 1987-05-13 |
| GB2150797A (en) | 1985-07-03 |
| US4607340A (en) | 1986-08-19 |
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