JPS5935270A - 画素密度変換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、画素密度変換によって画像を所定の倍率に拡
大又は縮小する画素密度変換装置に関し、更に詳しくは
、原画像を変換画像面に投影したときに該変換画像面の
注目画素の中心点の位置及び該中心点近傍の原画像の画
素！１度とから、前記注目画素の濃度を求めるようにし
て画素密度変換を行う画素密度変換装置に関する。

ファクシミリや′Ｈｉｇ能を有すインテリジェントコピ
ア等においては、電気信号を介して画像の読込みや記録
等が行われるが、画像全体又ＩＪその一部を特定の領域
に割付ける場合、所定の倍率ぐ前記画像全体又はその一
部を拡大又は縮小づ−る（即ら変倍操作でる）必要が生
じる。

又、画像伝送システムにおいては、入出力装置間の走査
線密度の相違から、原画像と伝送後の記録画像の大きさ
が異なってしまう場合があり、これを補正するのに、画
素密度変換が必要とされる。

このような場合に画像を拡大又は縮小する方法として、
従来からＳＰＣ法、９分割法等の画素密度変換法が提案
されている。しかし、ＳＰＣ法では、縮小画像に「ヌケ
」　（黒画素の欠落）が目立ち、９分割法では、拡大画
像及び縮小画像共、線が太くなる等の欠点がある。モこ
で、いわゆる幾何学モード変換に属する画素密度変換で
ある投影法が新たに提案されている。この投影法は変換
画像と原画像の濃度がほぼ等しく、黒画素の増減による
図形の成分の連結や分離等の変化の少ない方法であり、
前記二つの方法に比して良好な画質を得られることが知
られている。

しかし、投影法でも演算処理が多大であり、このため、
従来装置は複雑なハードウェア構成を必要とすると共に
演算処理に多くの時間を要していた。

本件出願人は、前記投影法の問題点を解決り一３− るために、昭和５６年１２月４日付で「画素密度変換に
よる画像の拡大縮小方法」　（高速化を実現したという
点から、以下、高速投影法と呼ぶ）を特許出願している
。又、この拡大縮小方法を実施する際に非常に有効な装
置として、昭和５７年３月５日付で「画素密度変換装置
」を特許出願している。

本発明は、これら特許出願において示された画素密度変
換装置を更に改良し、装置の簡素化を図ったものである
。

本発明の画素密度変換装置は、画素密度変換倍率をｍ／
ｎ（但し、ｍ；変換倍率にかかわらず一定な自然数、ｎ
；所定の変換倍率を与えるための変数である自然数）に
選んだことを特徴とするものである。

以下、本発明を図面を用いて詳細に説明する。

本発明装置も、高速投影法の考え方を基本的には採用し
ているので、まず、横方向及び縦方向の変換倍率ｐ及び
ｑを１以上とする拡大（等信念む）の場合を例にとって
、高速投影法の説４− 明を行う。

第１図は原画像の画素（以下、原画素と呼ぶ）Ａ、Ｂ、
Ｃ，Ｄ　（△ｏ、Ｂｏ、Ｃｏ、Ｄｏはそれぞれ原画素Ａ
、Ｂ、Ｃ，Ｄの中心を示す〉と変換画像の画素（以下、
変換画素と呼ぶ）Ｒ（Ｒｏは変換画素Ｒの中心点を示す
）とを重ねた状態、即ち投影した状態を示している。高
速投影法では、この第１図において、変換画素の中心点
ＲＯが、原画素の中心点、Ａｏ　、　Ｂｏ　。

Ｃｏ、Ｄｏを結んだ正方形領域内のどこに存在するかに
よって、変換画素Ｒの濃度を算出するもので、具体的に
は、該正方形領域を８分割し、その分割領域毎に、前記
変換画素Ｒの濃度を前記原画素Ａ、Ｂ、Ｃ，Ｄの濃度か
ら算出するための論理演算式を用意しておき、変換画素
Ｒの中心点Ｒｏの位置によって所定の論理演算式を選択
するものである。

第２図では、前記中心点Ａｏ　、　Ｂｏ　、　Ｃｏ　。

Ｄｏを結んだ正方形領域を８分割した場合の一例を、×
、ｙ座標上に示している（ここでは、中心点△ｏ　、Ｂ
ｏ　、Ｃｏ　、’Ｄｏが、ｘ、ｙ座標上それぞれ第二象
限、第三象限、第四象限、第一象限に存在するように座
標を定めている）。

この８分割した■乃至■の分割領域の境界の内、ｘ＝Ｑ
及びｙ＝Ｏの直線境界を除いた境界、即ち分割領域■と
■、■と■、■と■、■と■を区切る境界は、それぞれ
下記の（イ）、（ロ）。

（ハ）、（ニ）の式で示す曲線で決められている。

（１／２−ｐｘ）（１／２＋ｑｙ）＝１／２・・・（イ
）（１／２−ｏｘ）（１／２−ＱＶ）＝１／２・・・（
ロ）（１／２＋ｐｘ）（１／２−ｑｙ）＝１／２・・・
（ハ）（１／２＋ｐｘ）（１／２＋ｑｙ）＝１／２・・
・（ニ）又、前記高速投影法によれば、変換画素Ｒの中
心点Ｒが、例えば分割領域■に位置した場合変換画素Ｒ
の濃度ＩＲは ＩＲ＝［Ａ−（ＩＢ＋ＩＣ＋ｒＤ） 十ＩＢ・ＩＣ−ＩＤ という論理演算式で与えられる。但し、ＴＡ。

ＩＢ、ＩＣ，ＩＤは、それぞれ原画素Ａ、Ｂ。

Ｃ，Ｄの濃度を示すもので、黒画素の場合１、その他の
場合Ｏである。又、・は論理積を、＋は論理和を意味し
ている。

８つの分割領域のそれぞれについての論理演算式をまと
めて示したのが次の第１表である。

第１表 即ち、高速投影法においては、第１表に掲げた論理演算
式若しくは他の論理演算式を予め記憶手段に書ぎ込んで
おき、変換画素Ｒの中心点ＲＯがどこに位置するかによ
って所定の論理演算式を選択し、変換画素の濃度ＩＲを
得ている。

本発明装置においては、変換画素の濃度判定を上）ホの
ように行うだけでなく、変換倍率を前７− 述の如＜ｒｎ　／ｎに選んで、回路構成の簡素化を図っ
ている。

一例を述べれば、変換倍率ｍ／ｎの内、＋ｎ＝１６とし
、ｎ＝８〜２３としている。このようにすれば、変換画
素と原画素の位置関係（これにより、原画素Ａ、Ｂ、Ｃ
，Ｄとして原画像面のどの位置にある原画素を用いるか
、又、変換画素Ｒの中心点Ｒｏが正方形領域内のどの分
割領域にあるかがわかる）が周期ｍ＝１６で変化するた
め、この位置関係を容易に知ることができる。以下、こ
の事情を縮小と拡大の場合に分けて説明する。

（Ｉ）縮小時（ｌｌｌ＝１６．ｎ≧１７）例えば倍率を
１６／２０にとった場合は、第３図に示すような原画素
（破線）の中心点（×印）と変換画素（実線）の中心点
（０印）とのずれが生じていく。従って、この例の場合
、変換画素濃度を求めるのに使用する４つの原画素は、
変換画素濃度の算出毎に、横方向（×方向部ち主走査方
向）に次の規則に従８− ってシフトした位置のものを使用することになる（周期
が１６より小さい４となっているが、これは１６／２０
が４１５と約分できるためであり、原則的には、周期１
６と考えることができる）。

０００１０００１０００１０００１・・・（１）ここで
、０は１つ右にシフトした位置の４つの原画素を用いる
ことを意味し、１は右に２つシフトした位置の４つの原
画素を用いることを意味する。従って、この場合、１回
目（処理開始時）の変換画素濃度の算出は、最初の４つ
の原画素を用い、２回目から４回目までの変換画素濃度
の算出は、１つずつ右にシフトしていった位置での原画
素（４個）を用い、５回目の変換画素濃度の算出は、４
回目より更に２つ右にシフトした位置での原画素（４個
）を用い、以下２回目から５回目までの動作が繰り返さ
れることになる。

同様に縦方向（ｙ方向部ち副走査方向）の規則を挙げれ
ば次のようになる。

０００１　０００１　０００１　０００１　・　（２＞
縮小時であれば、変換倍率に関係なく各桁の０．１に相
応するシフト量は同一である。

但し、０，１の並び方は変換倍率によって異なる。等倍
の場合のシフト量も縮小時の場合と同一である（この場
合は全桁が０になる）。

一方、この縮小時の分割領域■〜■を第４図の如く形成
すれば、変換画素の中心点は、第５図に示ず如き周期性
を持ちながら分割領域に位置していく。

（Ｉｆ）拡大時（Ｉｌｌ＝１６．ｎ≦１５）第６図は、
１６／１２の拡大時における原画素（破線）の中心点（
Ｘ印）と変換画素（実線）の中心点（０印）との位置関
係を示すもので、使用する４つの原画素の選択は、次の
規則の通りである。

横方向 ００１０００１０００１０００１０・・・（３）縦方向 ００１０００１０００１０００１０・・・（４）但し、
縮小時と異なり、各桁の１は直前に使用した４つの原画
素を用いることを意味し、０は右に１つシフトした位置
の原画素を用いることを意味する。

又、この場合の分割領域■〜■を第７図の如く形成すれ
ば、変換画素の中心点は、第８図に示す如き周期性を持
ちながら各分割領域に位置していく。

本発明装置では、（１）〜（４）や第５図及び第８図に
示した情報（全倍率についての情報）をＲＯＭ（リード
・オンリー・メモリ〉等に書き込んでおき、適宜出力で
きるようにしであるので、変換画素と原画素との位置関
係を、変換画素１度を求める都度算出する必要はない。

このため、位置関係の算出のための演算回路が不要にな
るし、処理スピードも速くなる。ちなみに、ＲＯＭ等に
これらの情報を書き込む場合に必要なビット数は、翔＝
１６の上記例の場合、縦横方向の１組の変換倍率に対し
て、 １６＋１６＋３Ｘ１６２ １１− となる。但し、第１項目の１６は（１）或いは（３）の
如きデータを書き込むためのビット数、第２項目の１６
は（２）或いは（４）の如きデータを書き込むためのビ
ット数、第３項目は第５図や第８図の分割領域のマトリ
ックスのデータを書き込むためのビット数（３倍してい
るのは、■〜■を表現するのに３ビツト必要だから）で
ある。従って、１６通りの倍率を横方向と縦方向に独立
して設定可能に構成すると、ビット数は、 １６２＋１６２＋３Ｘ１６’ となる。

次に、本発明の具体的実施例について、第９図を用いて
説明する。

ここでは、原画像が横方向Ｗ個、縦方向り個の画素行列
で構成されているとし、変換倍率を、主走査方向をｐ１
副走査方向をｑとし、変換後の画像がＷｏｕｔ　Ｘ　Ｌ
　ｏｕｔの画像行列で与えられるとする。尚、この場合
、Ｗｏｕｔ　、　ｌ　ｏｕｔは次のようになる。

１２− （Ｉ）縮小時 Ｗｏｕｔ　＝　［ｐ　Ｗ］　、　Ｌｏｕｔ　＝　［ｑ　
Ｌ　］（ｎ）拡大時 ｗｏｕｔ　＝　［ｐ　ｗ　−１−Δ］。

１ｏｕｔ　＝　［ｑ　Ｌ　−１−Δ］ 但し、記号［］は小数部分の切捨てを意味し、Δは非常
に小さい数をさす。

第９図において、入カバツファ部３１内には記憶部３１
１が設けられており、この記憶部３１１は、三つのＲＡ
Ｍ（ランダム・アクセス・メモリ）３１１Ａ、３１１８
．３１１Ｃから構成されている。更に、入カバツファ部
３１内には、これらＲＡＭへの原画像信号（入力データ
）書込み時のアドレスを設定する入力カウンタ３１２、
上記ＲＡＭからの読出し時のアドレスを設定する読出し
カウンタ３１３、全行データが入力されたことを知るた
めの入力行カウンタ３１４、指定されたＲＡＭに入力カ
ウンタ３１２又は読出カウンタ３１３から出力されたア
ドレス信号を供給するアドレスマルチプレクザ３１６、
入力バッファ部３１の最終段を構成し指定されたＲＡＭ
から読み出された信号を次段に出力するデータマルチプ
レクサ３１５が設けられている。尚、上記入力カウンタ
３１２及び読出しカウンタ３１３はスタート時にＷにセ
ットされ、入力行カウンタ３１４はＬにセットされる。

３２は入力バッファ部３１の出力をフリップフロップＦ
／Ｆ１〜Ｆ／Ｆ４を介して受ける画素判定部、３３は各
種のタイミング制御を行うタイミング生成回路である。

このタイミング生成回路３３には、前述のＷｏｕｔが初
期設定される出力カウンタ３３１と、１−ｏｕｔが初期
設定される出力行カウンタ３３２が接続されている。

３４は原画素位置出力部、３５は領域出力部である。こ
の原画素位置出力部３４は、変換画素濃度の算出に必要
な４つの原画素の位置を示す信号を出力するものであり
、主走査方向の（Ｇ置を示ず情報（例えば前述の（１）
のデータ）が主走査方向の変換倍率の種類に応じた数だ
け変換倍率に対応して書き込まれたＲＯＭ３４１と、副
ボ査方向の位置を示す情報（例えば前）４（の（２）の
データ）が副走査方向の変換倍率の種類に応じた数だけ
変換倍率に対応して書き込まれたＲＯＭ３４２と、ｔ：
ｈうＲＯＭ３　ｉ４１　。

３４２の出力が入力されるシフトレジスタ３４３．３４
４とから構成される。尚、本実施例では、倍率ｍ／ｎは
、ｍ＝１６．ｎ＝８〜２３となっており、変換倍率の種
類が１６通りであるため、主走査方向、副走査方向の各
変換倍率を与える信号は４ビツトで構成されている。そ
して、それぞれの信号が、ＲＯＭ３４１．３４２のアド
レス入力となっており、又、ＲＯＭ３４１．３４２の１
６ビツトの出力が、シフトレジスタ３４．３．３４４で
並列・直列変換され、更にローデートされながら、タイ
ミング生成回路３３に、１ビツトずつ入力されるように
なっている。領域出力部３５は、前述の■〜■のいずれ
の領域にあるかを示す信号を出力するものであり、３ビ
ツトにて出力する。この実施例では、各ビット毎に、Ｒ
ＯＭ及びシフトレジスタが設１５− １プられている。即ち、ＲＯＭ３５１〜３５３及びシフ
トレジスタ３５４〜３５６とから構成される。３つのＲ
ＯＭ３５１〜３５３には、前述の第５図や第８図等で示
されるマトリックス（前述の如く、このマトリックスの
各要素は分割領域■〜■を表現するため、その構成は３
ビツトとなっている）を、各要素が１ビツトで表現され
た３つのマトリックス、即ち、最上位ビットで構成した
マトリックス、中間ビットで構成したマトリックス、最
下位ビットで構成したマトリックスに分解したものが、
それぞれに２つの変換倍率の種類の積に応じた数だけ書
き込まれている。使用されるマトリックスは、主走査方
向及び副走査方向の変換倍率が与えられて初めて特定さ
れるため、主走査方向及び副走査方向の変換倍率の信号
Ｐ、Ｑは、ＲＡＭ３５１〜３５３へのアドレス入力の一
部を構成している。更に、マトリックスの何行目を使用
するかを特定するために、改行うロックＣＫ３を計数す
る１６進カウンタ３６の出力も、アドレス入１６− カの一部として与えられている。このために、ＲＯＭ３
５１〜３５３のアドレス入力端子は、１２ビツトで構成
されている。シフトレジスタ３５４〜３５６は、ＲＯＭ
３５１〜３５３の出力を並列・直列変換し、更にローデ
ートし、３ビツトの分割領域信号として画素判定部３２
に出力する。尚、シフトレジスタ３４３．３５４〜３５
６は、改行うロック信号ＣＫ３でロードされ、且つ、シ
フトクロック信号ＣＫ２でシフトされるようにタイミン
グ生成回路３３と接続され、シフトレジスタ３４４は、
スタートクロツタ信号ＣＫ４でロードされ、且つ、改行
うロック信号ＣＫ３でシフトされるように接続されてい
る。更に、カウンタ３６は、スタートクロック信号ＣＫ
４でリセットされるように接続されている。

又、上記実施例の場合、変換倍率は４ビツトの信号Ｐ、
Ｑで示される（１６／８倍が１１１１に相当し１６／２
３がｏｏｏｏに相当する。〉ため、ＭＳＢに“１″が立
ったとき拡大となり、他の場合は縮小（等倍も含む）と
なる。そこで、タイミング生成回路３３は、拡大・縮小
の判断を、このＭＳＢを示す信号ＰＡ３　、ＱＡ３を入
力することによって行っている。

尚、タイミング生成回路３３からデータマルチプレクサ
３１５及びアドレスマルチプレクサ３１６へのセレクト
信号（Ｓｌ、Ｓｏ　）によって、ＲＡＭ３１１Ａ、３１
１　Ｂ及び３１１Ｃがとる状態は、第２表の通りである
。

第２表 （Ｓ＋、Ｓｏ）が（１，１＞の時は禁止されている。

又、ＲＡＭ３１１Ａ、３１１Ｂ及び３１１Ｃの出力ＤＡ
、ＤＢ及びＤＣとデータマルチプレクサ３１５の出力Ｄ
１及びＤ２との関係は第３表の如くである。

第３表 以上のように構成された本発明の実施例の動作を次に説
明する。

まず、タイミング生成回路３３は、アドレスマルチプレ
クサ３１５へのセレクト信＠（Ｓｌ。

Ｓｏ）を、（０，Ｏ＞に設定し、外部装置に原画像信号
を出力してもよい旨を示すレディ信号（ロウアクティブ
）を’Ｏ”（ＬＯＷ）とし、入力イネーブル信号を１″
にする。

従って、この初期状態においては、ＲＡＭ３１１Ａにデ
ータを書き込む状態になっており、画素データは、１画
素ずつ、入力ストローブ信号に同期して各ＲＡＭに与え
られ、書込みストローブ信号によってＲＡＭ３１１Ａに
順次書き込まれる。尚、１画素の書込み毎に、タイミン
１９− グ生成回路３３は、クロック信号ＷＣＬＫを入力カウン
タ３１２に与え、１ずつダウンカウントさせていくので
、１ライン分（Ｗ画素）の情報は、ＲＡＭ３１１ＡのＷ
番地から１番地に記憶される。１ライン分が入力され計
数値が０となった時の入力カウンタ３１２の出力は、１
ライン入力終了信号として、タイミング生成回路３３に
検知される。これによって、タイミング生成回路３３は
、レディ信号を“１″にし、入力カウンタ３１２の計数
値をＷにプリセットすると共に、入力行カウンタ３１４
から１を減する。これと同時に（Ｓｒ　、　Ｓｏ　）を
（０，１）どする。従って、入力カウンタ３１２の出力
及びタイミング生成回路３３の書込みストローブ信号が
今度はＲＡＭ３１１　Ｂに与えられることになる。

この切換後、タイミング生成回路３３はレディ信号を０
″にして、２行目のＷ画素の入力を可能にし、１行目の
画素データと同様なタイミングで２行目の画素データを
ＲＡＭ３１１Ｂ２０− に書き込む。

２行目の画素データの書込みが終了すると、タイミング
生成回路３３は、（Ｓ＋　、Ｓｏ　）を（１，０＞とし
、入力カウンタ３１２の出力及び書込みストローブ信号
をＲＡＭ３１１Ｇに入力する状態に移す（但し、レディ
信号はこの時点では′１″である）。又、これと同時に
、スタートクロックＣＫ４．改行うロックＣＫ　３にヨ
リ、ＲＯＭ３４１　、ＲＯＭ３４２及びＲＯＭＲ３５１
〜３５３の出力（倍率信号Ｐ、Ｑがアドレス入力となっ
ているため、設定倍率に相応したものとなっている）を
、シフトレジスタ３４３．３４４及び３５４〜３５６に
書き込む。

この後、レディ信号が“ＯＩＩになり、３行目の画素デ
ータのＲＡＭ３３１Ｇへの書込みが開始すると共にＲＡ
Ｍ３１１△及びＲＡＭ３１１Ｂに記憶されている１行目
及び２行目のデータを用いた画素密度変換処理が開始さ
れる。

まず（Ｓｌ、Ｓｏ　）が（１，０）のとき、読出しカウ
ンタ３１３の出力はＲＡＭ３１１Ａ及びＲＡＭ３１１Ｂ
に与えられており、両出力端ＤＯからは、出力信号ＤＡ
、ＤＢとして、１行目、２行目の第１列目の画素データ
が出力されている。このＯＡ、ＤＢ倍信号データマルチ
プレクサ３１５からそれぞれＤ＋　、Ｄ２信号として出
力される。そこで、タイミング生成回路３３は、シフト
クロック信号ＣＫ１によって前記信号Ｄ＋　、Ｄ２を７
リツプフロツプＦ／Ｆ１゜Ｆ／Ｆ２にラッチすると共に
、クロック信号ＲＣＬＫを出力して読出しカウンタ３１
３の計数値から１を減じ、２列目の画素データをＲＡＭ
３１１Ａ及びＲＡＭ３１１　Ｂから出力させる。

この後、更にシフトクロックをフリップフロップ［／Ｆ
１〜Ｆ／Ｆ４に出力して１列目の画素データを７リツプ
７０ツブＦ／Ｆ３．Ｆ／Ｆ４に転送しラッチさせると共
に、フリップフロップＦ／Ｆ１．Ｆ／Ｆ２に２列目の画
素データをラッチさせる。これで最初の４点の画素デー
タが７リツプフロツプＦ／Ｆｌ〜Ｆ／Ｆ４に揃ったわ（
Ｊで、この画素データが画素判定部３２へ入力されるこ
ととなる。

画素判定回路３２は、シフトレジスタ３５４〜３５６の
出力から、分割領域■〜■のどの領域に変換画素の中心
点があるかを知り、第１表の該当する演算の結果を、変
換画素値として出力する。以上で、第１番目の変換画素
の処理が終了する。

第２番目の変換画素の処理は、横方向倍率を示す信号Ｐ
のＭＳＢである信号ＰＡ３（拡大・縮小を示す）とシフ
トレジスタ３４３０出力ＩＷの値によって異なる。即ち
、次の（１）〜（ＩＶ）のいずれかの動作をタイミング
生成回路３３がとる。

（Ｉ）（ＰＡａ　、ＩＷ）＝　（０，０）のときクロッ
ク信号ＲＣＬＫ及びシフトクロック信号ＣＫ１を用いて
フリップフロップＦ／Ｆ１〜Ｆ／Ｆ４の画素データを１
ビツトシフトする。

（ＩＩ）（ＰＡａ　、ＩＷ）＝　（０，１）のときクロ
ック信ＭＲＣＬＫ及びシフトクロ ２３− ツク信号ＣＫ１を用いてフリップフロップＦ／Ｆ１〜Ｆ
／Ｆ４の画素データを２ビツトシフトする。

（ＩＩ［）（ＲＡＭ　、ｒＷ）−（１，１）のときクロ
ック信号ＲＧ　Ｌ　Ｋ及びシフトクロック信号ＣＫＩを
出力せず、従って、フリップフロップＦ／Ｆ１〜Ｆ／Ｆ
４の画素データはそのままにする。

（ＩＶ）（ＰＡｓ　、ＩＷ）＝　（１，０＞＋７）とき
クロック信号ＲＣＬＫ及びシフトクロ ック信号ＣＫ１を用いてフリップフロップＦ／Ｆ１〜Ｆ
／Ｆ４の画素データを１ビツトシフトする。

タイミング生成回路３３は、上記（Ｉ）〜（ＩＶ　）の
実行後、シフトクロックＣＫ２により、シフトレジスタ
３４３，３４４．３５４〜３５６を１ビツトシフトさせ
る。画素判定部３２は、新たな画素データを用いて、シ
フトレジスタ３５４〜３５６の出力信号に従った演算を
行い、第２番目の変換画素値を出力する。

２４− 以下同様な動作を繰り返寸ことにより次々と新たな変換
画素値（１行目）を求めることができる。ところで、変
換画素値を出力する毎に、出力カウンタ３３１はダウン
カラン１〜していく。

従って、出力カウンタ３３１がＯとなったとき、Ｗｏｕ
ｔ画素（１ライン分）だけ出力したことになる。次に、
タイミング生成回路３３は、入力カウンタ３１２の出力
が０（１ライン入力終了）になり、出力カウンタ３３１
の出力がＯ（１ライン出力終了）になると、出力行カウ
ンタ３３２を１減少させる。次の処理は、縦方向倍率を
示す信号ＱのＭＳＢであるＱＡｓ　　（拡大・縮小を示
す）とシフトレジスタ３４４の出力１１−の値によって
異なる。

（Ｉ）（ＯＡ３　、Ｉ　Ｌ）＝　（０，０）のとき（Ｓ
ｌ、Ｓｏ）を（０，０）にして、 ＲＡＭ３１１　Ｂ、ＲＡＭ３１１　Ｃ内の２行目、３行
目の画素データを読み出せるよう番こしておいて、レデ
ィ信号を“０″にし、４行目の画素データをＲＡＭ３１
１Δに入力できるようにする。

（ＩＩ）（ＱＡ３．ＩＬ）＝（０，１）のとき（Ｓ＋　
、Ｓｏ　）を（０，０）にして、４行目の画素データを
ＲＡＭ３１１Ａに入力し、更に、（Ｓ＋　、Ｓｏ　）を
（０゜１）にして、５行目の画素データをＲＡＭ３１１
Ｂに入力できるようにすると共に、ＲＡＭ３１１　Ｃ，
ＲＡＭ３１１Ａ内の３行目、４行目の画素データを読み
出せるようにしておく。

（ＩＩＩ）（ＱＡ３．ＩＬ）＝（１，１）のとぎ（Ｓ＋
　、Ｓｏ　）をそのままにし、レディ信号も１１１１１
のままＲＡＭ３１１Ａ。

ＲＡＭ３１１Ｂ内の１行目、２行目の画素データを読み
出せるようにする。

（ＩＶ）　　（ＱＡ３　、　　ｒ　Ｌ）　＝　（１、Ｏ
）　（１）トキ（Ｉ）と同じ処理を行う。

上記（Ｉ）〜（ＴＶ　）の実行後、改行うロック信号Ｃ
Ｋ３により、ＲＯＭ３４１．３５１〜３５３の出力を、
シフトレジスタ３４３，３５４〜３５６に書き込み、シ
フトレジスタ３／Ｉ４を１ビツトシフトさせる。そして
、２行目の変換画素値を求めていく。

以下同様な動作で画素密度変換を行っていくうちに、入
力行カウンタ３１４がＯとなる。この時は、もはや入力
すべき画素データは無いのであるが、変換画素値出力が
終了するまでは入力イネーブル信号をＩＩ　ＯＩＩにし
、あたかもＯが入力されているかのようにＲＡＭ３１１
△〜３１１ＣにＯを書込みを続ける（但し、レディ信号
は“１″のまま）。そして、出力行カウンタ３３２がＯ
となると、その旨の信号（出力終了信号）がタイミング
生成回路３３に入力されるので、タイミング生成回路３
３は、すべての処理を終了する。

尚、本発明は上記実施例に限られるものではない。例え
ば、正方形領域を（イ）〜（ニ）式を用いて８分割した
ものを示したが、４分割であってもよい。又、８分割で
あっても、論理演算式として第１表と異なるものを採用
してもよ　２７− い。要は、画素判定部３２を、所望の論理演算をするよ
うなロジック回路で構成すればよい。

又、タイミング生成回路３３としては、マイクロプロセ
ッサを用いることが好ましい。更に、変換倍率を示す信
号Ｐ、Ｑから信＠ＰＡ３．ＱＡ３を取り出してタイミン
グ生成回路３３に与えたが、ＭＳＢにて拡大・縮小を判
断できないように構成される場合には、拡大・縮小を示
す信号を別途骨て、これをタイミング生成回路３３に与
えるようにすればよい。又、記憶部３１を３つのＲＡＭ
で構成したが、２つのＲＡＭで構成することもできる。

以上説明したように、本発明は、変換倍率をｍ／ｎ（ｍ
、ｎ：整数）とし、且つｍを一定としたものである。従
って、一定（ｍ　）周期でもって、変換画素と原画素の
位置関係が変化するため、原画素位置出力部や領域出力
部等の構成を極めて簡単化できる。

【図面の簡単な説明】

第１図は４つの原画素と変換画素を重ねた状２８− 態を示す説明図、第２図は正方形領域の分割を示す説明
図、第３図及び第６図は原画素中心点と変換画素の中心
点とのずれの説明図、第４図及び第７図は領域分割の一
例を示す説明図、第５図及び第８図は領域データの一例
を示ず説明図、第９図は本発明の一実施例を示す構成図
である。 ３１・・・入力バッファ部 ３１１・・・記憶部 ３１　ｊＡ、３１１Ｂ、３１１Ｃ・・・ＲＡＭ３１２・
・・入力カウンタ ３１３・・・読出しカウンタ ３１４・・・入力行カウンタ ３１５・・・データマルチプレクサ ３１６・・・アドレスマルチプレクサ ３２・・・画素判定部 ３３・・・タイミング生成回路 ３４・・・原画素位置出力部 ３４１．３４２．３５１〜３５３・・・ＲＯＭ３５・・
・領域出力部 ３６・・・カウンタ 特許出願人　　小西六写真工業株式会社代　　理　　人
　　　弁理士　　井　　島　　藤　　冶３１− 篤１０ 厄２図 ■ −〉横方向 ５　５８８５５８８５５８８５５８８ ６　６７７６６７７６６７７　６６７７２　６７３２６
７３２６７３２６７３ １　５８４１５８４１５８４　１５８４５５８８５５８
８５５８Ｂ５５８８ ６　６７７６６７７６６７７　６６７７２　６７３２６
７３２６７３　２６７３第６図 横方向 向３２２３３２２３３２２３３２２３ ３２２３３２２３３２２３３２２３ ７６２３７６２３７６２３７６２３ ８５１４８５１４８５１４８５１４ 手続補正書く醋〉 昭和５７年１０月２７日 １、事件の表示 昭和５７年特許願第１４５３８９号 ２、発明の名称 画素密度変換装置 ３、補正をする者 事件との関係　　特　許　出　願　人 任　所　　　　　東京都新宿区西新宿１丁目２６番２号
氏　名（名称）　　　（１２７）　　　小西六写真工業
株式会ネ１代表考　用本信彦 ４、代　埋　人 〒１０７ 住　所　　　　　　　東京都港区赤坂１−８−１赤坂永
谷シティプラザ４０４号室 ５、補正の対象 明細書の「発明の詳細な説明」の欄及び図面６、補正の
内容 （１）明細ｌ第８ページ第１５行の「■」を「■」に補
正する。 （２）明細ｌ第８ページ第１表を次のように補正する。 第１表

Claims (4)

【特許請求の範囲】
1. （１）　原画像を変換画像面に投影したときに該変換画
   像面の注目画素の中心点の位置及び該中心点近傍の原画
   像の画素濃度とから、前記注目画素の濃度を求めるよう
   にして画素密度変換を行う画素密度変換装置において、
   画素密度変換倍率をｍ／ｎに選んだことを特徴とする画
   素密度変換装置。 但し、ｌｌｌ：変換倍率にかかわらず一定な自然数 ｎ：所望の変換倍率を与えるため の変数である自然数
2. （２）　横方向と縦方向で独立に前記ｎの値を選べるよ
   うに構成したことを特徴とする特許請求の範囲第１項記
   載の画素密度変換装置。
3. （３）　前記原画像の各画素の中心点を結ぶことにより
   、前記変換画像面上に複数の正方形領域を設定し、該正
   方形領域を適宜分割線で分割して、該分割領域毎に、該
   分割領域内に中心点を有する前記変換画像の画素の濃度
   を求めるための論理演算式を用意し、該演算を画素判定
   部で行うように構成すると抜に、前記変換画像面の画素
   の中心点がどの分割領域に位置するかを示す周期ｍの信
   号を各倍率に対応して書き込まれた第１の記憶手段と、
   所定の正方形領域を選択するための周期Ｉの信号が各倍
   率に対応して１き込まれた第２の記憶手段とを備え、前
   記第１の記憶手段の出力に基づき該当変換画素濃度算出
   用の論理演算式を前記画素判定部に選択させ、更に、前
   記第２の記憶手段の出力に基づき論理演算に必要な原画
   像の画素濃度の信号を前記画素判定部に与えるようにし
   たことを特徴とする特許請求の範囲第１項又は第２項記
   載の画素密度変換装置。
4. （４）　前記第１及び第２の記憶手段として、ＲＯＭを
   用いたことを特徴とする特許請求の範囲第１項、第２項
   又は第３項記載の画素密度変換装置。