JPH046956B2 - - Google Patents
Info
- Publication number
- JPH046956B2 JPH046956B2 JP59069558A JP6955884A JPH046956B2 JP H046956 B2 JPH046956 B2 JP H046956B2 JP 59069558 A JP59069558 A JP 59069558A JP 6955884 A JP6955884 A JP 6955884A JP H046956 B2 JPH046956 B2 JP H046956B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- video signal
- display
- control signal
- brightness
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000010586 diagram Methods 0.000 description 6
- 230000010365 information processing Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 238000001228 spectrum Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R13/00—Arrangements for displaying electric variables or waveforms
- G01R13/20—Cathode-ray oscilloscopes
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G1/00—Control arrangements or circuits, of interest only in connection with cathode-ray tube indicators; General aspects or details, e.g. selection emphasis on particular characters, dashed line or dotted line generation; Preprocessing of data
- G09G1/002—Intensity circuits
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/42—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of patterns using a display memory without fixed position correspondence between the display memory contents and the display position on the screen
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Radar, Positioning & Navigation (AREA)
- Remote Sensing (AREA)
- Controls And Circuits For Display Device (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Description
【発明の詳細な説明】
＜発明の技術分野＞
この発明のグラフイツク表示器を具備した各種
の計測器或は、パーソナルコンピユータのような
情報処理装置等に利用することができる画像情報
発生装置に関し、特に従来よりもグラフイツクメ
モリの容量を少なくするが、その割合には解像度
の劣化を小さくした表示を行わせることができる
画像情報発生装置を提供しようとするものであ
る。
の計測器或は、パーソナルコンピユータのような
情報処理装置等に利用することができる画像情報
発生装置に関し、特に従来よりもグラフイツクメ
モリの容量を少なくするが、その割合には解像度
の劣化を小さくした表示を行わせることができる
画像情報発生装置を提供しようとするものであ
る。
＜従来技術＞
例えばスペクトラムアナライザのように表示器
を具備した計測器或はパーソナルコンピユータの
ような情報処理装置では例えば陰極線管を用いた
表示器を具備し、この表示器に各種の測定結果或
は情報の処理結果等を表示させている。表示器に
表示する情報はグラフイツクメモリに収納され、
このグラフイツクメモリから画素情報を読出して
映像信号に変換し、この映像信号により表示器に
画像を映出する構造となつている。
を具備した計測器或はパーソナルコンピユータの
ような情報処理装置では例えば陰極線管を用いた
表示器を具備し、この表示器に各種の測定結果或
は情報の処理結果等を表示させている。表示器に
表示する情報はグラフイツクメモリに収納され、
このグラフイツクメモリから画素情報を読出して
映像信号に変換し、この映像信号により表示器に
画像を映出する構造となつている。
このためグラフイツクメモリは表示画面の画素
つまり１ドツト対応の記憶容量を有し比較的大き
な容量のメモリが用いられている。
つまり１ドツト対応の記憶容量を有し比較的大き
な容量のメモリが用いられている。
第１図に従来の画像情報発生装置を示す。図中
１０１はドツトクロツク発生器、１０２は垂直同
期信号発生器、１０３は水平同期信号発生器をそ
れぞれ示す。これらドツトクロツク発生器１０１
と垂直同期信号発生器１０２及び水平同期信号発
生器１０３から出力されるドツトクロツクＤと垂
直同期信号Ｖと水平同期信号Ｈは読出アドレス発
生器１０４に与えられ、この読出アドレス発生器
１０４からグラフイツクメモリ１０６を読出すた
めの読出アドレス信号ARを出力させる。
１０１はドツトクロツク発生器、１０２は垂直同
期信号発生器、１０３は水平同期信号発生器をそ
れぞれ示す。これらドツトクロツク発生器１０１
と垂直同期信号発生器１０２及び水平同期信号発
生器１０３から出力されるドツトクロツクＤと垂
直同期信号Ｖと水平同期信号Ｈは読出アドレス発
生器１０４に与えられ、この読出アドレス発生器
１０４からグラフイツクメモリ１０６を読出すた
めの読出アドレス信号ARを出力させる。
１０５はマルチプレクサを示す。このマルチプ
レクサ１０５は読出アドレスARとマイクロコン
ピユータ１１１から出力される書込アドレスAW
とが供給され、その何れか一方を選択してグラフ
イツクメモリ１０６に与える。つまり通常の大部
分の時間は読出モードで動作している。表示の内
容を変更するときマイクロコンピユータ１１１は
書込モードとなり選択信号SELによつてマルチプ
レクサ１０５を制御して書込アドレス信号AWを
選択し、書込アドレス信号AWによつてグラフイ
ツクメモリ１０６をアクセスし、データバス１１
２からバツフア１０７を介して画素情報をグラフ
イツクメモリ１０６に書込む。
レクサ１０５は読出アドレスARとマイクロコン
ピユータ１１１から出力される書込アドレスAW
とが供給され、その何れか一方を選択してグラフ
イツクメモリ１０６に与える。つまり通常の大部
分の時間は読出モードで動作している。表示の内
容を変更するときマイクロコンピユータ１１１は
書込モードとなり選択信号SELによつてマルチプ
レクサ１０５を制御して書込アドレス信号AWを
選択し、書込アドレス信号AWによつてグラフイ
ツクメモリ１０６をアクセスし、データバス１１
２からバツフア１０７を介して画素情報をグラフ
イツクメモリ１０６に書込む。
１０８は映像信号変換器を示す。この映像信号
変換器１０８は例えばプリセツト可能なシフトレ
ジスタによつて構成することができグラフイツク
メモリ１０６から読出される並列画素情報を直列
映像信号に変換し、この直列映像信号を表示器１
０９に与え画像を検出する。
変換器１０８は例えばプリセツト可能なシフトレ
ジスタによつて構成することができグラフイツク
メモリ１０６から読出される並列画素情報を直列
映像信号に変換し、この直列映像信号を表示器１
０９に与え画像を検出する。
＜従来の欠点＞
従来のこの構造によるときグラフイツクメモリ
１０６は表示器１０９の一画面分の画素数と対応
する記憶容量となる。このためグラフイツクメモ
リ１０６は比較的大きな記憶容量のメモリが必要
となる欠点がある。
１０６は表示器１０９の一画面分の画素数と対応
する記憶容量となる。このためグラフイツクメモ
リ１０６は比較的大きな記憶容量のメモリが必要
となる欠点がある。
グラフイツクメモリ１０６の記憶容量を小さな
ものとするには例えば複数画素分を一つの記憶情
報によつて代表させる方式が考えられているが、
このようにした場合は解像度が低下する欠点が生
じる。
ものとするには例えば複数画素分を一つの記憶情
報によつて代表させる方式が考えられているが、
このようにした場合は解像度が低下する欠点が生
じる。
＜発明の目的＞
この発明は一画面の約半分の画素数、つまり表
示器の１フイールド分に対応した記憶容量のグラ
フイツクメモリによつて従来と同様の分解能の画
像を得ることができる画像情報発生装置を提供し
ようとするものである。
示器の１フイールド分に対応した記憶容量のグラ
フイツクメモリによつて従来と同様の分解能の画
像を得ることができる画像情報発生装置を提供し
ようとするものである。
＜発明の構成＞
この出願の発明は各ワード毎に画素情報の他に
１ビツトの分解能制御信号が付加され、メモリに
は画素情報として表示器の１フイールド分が記憶
されており、そのメモリが表示器の走査と同期し
て奇数フイールド走査時も偶数フイールド走査時
も読出され、上記表示器の奇数フイールド走査の
際、映像信号変換器より直列映像信号をそのまゝ
出力し、表示器の偶数フイールド走査の際、上記
分解能信号が“１”のワードの画素情報と対応す
る直列映像信号のみを出力する分解能制御回路を
設けたものである。
１ビツトの分解能制御信号が付加され、メモリに
は画素情報として表示器の１フイールド分が記憶
されており、そのメモリが表示器の走査と同期し
て奇数フイールド走査時も偶数フイールド走査時
も読出され、上記表示器の奇数フイールド走査の
際、映像信号変換器より直列映像信号をそのまゝ
出力し、表示器の偶数フイールド走査の際、上記
分解能信号が“１”のワードの画素情報と対応す
る直列映像信号のみを出力する分解能制御回路を
設けたものである。
＜発明の実施例＞
第２図にこの発明の一実施例を示す。
第２図において第１図と対応する部分には同一
符号を付し、その重複説明は省略するが、この実
施例ではグラフイツクメモリ１０６を画素記憶領
域１０６Ａと、分解能制御信号記憶領域１０６Ｂ
と、輝度制御信号記憶領域１０６Ｃに分割し、か
つ画素記憶領域１０６Ａの記憶容量を表示器１０
９の表示画素数の半数にしている。つまり表示器
１０９の走査線数が512本とした場合、グラフイ
ツクメモリ１０６の画素記憶領域１０６Ａの画素
記憶数は走査線数にして256本分の画素数に選定
したものである。この半分の走査線数の画素情報
を読出して飛越走査により補間するものである。
つまり表示器１０９の奇数フイールド走査のとき
は、グラフイツクメモリ１０６の走査数256本分
の画素情報をそのまゝ表示し、表示器１０９の偶
数フイールド走査のときは、グラフイツクメモリ
１０６を再び読出し、上記分解能制御信号が
“１”のワードの画像情報のみを補間表示する。
この出願の発明ではグラフイツクメモリ１０６か
ら読出される画素情報に分解能制御信号を付加し
て読出す構造としたものである。
符号を付し、その重複説明は省略するが、この実
施例ではグラフイツクメモリ１０６を画素記憶領
域１０６Ａと、分解能制御信号記憶領域１０６Ｂ
と、輝度制御信号記憶領域１０６Ｃに分割し、か
つ画素記憶領域１０６Ａの記憶容量を表示器１０
９の表示画素数の半数にしている。つまり表示器
１０９の走査線数が512本とした場合、グラフイ
ツクメモリ１０６の画素記憶領域１０６Ａの画素
記憶数は走査線数にして256本分の画素数に選定
したものである。この半分の走査線数の画素情報
を読出して飛越走査により補間するものである。
つまり表示器１０９の奇数フイールド走査のとき
は、グラフイツクメモリ１０６の走査数256本分
の画素情報をそのまゝ表示し、表示器１０９の偶
数フイールド走査のときは、グラフイツクメモリ
１０６を再び読出し、上記分解能制御信号が
“１”のワードの画像情報のみを補間表示する。
この出願の発明ではグラフイツクメモリ１０６か
ら読出される画素情報に分解能制御信号を付加し
て読出す構造としたものである。
グラフイツクメモリ１０６はこの例では６ビツ
トの画素情報DF0〜DF5に対し１ビツトの分解能
制御信号DF6とを付加し、更にこの例では輝度制
御信号DF7の１ビツトも加えて合計８ビツトの信
号とし、この各８ビツトが各アドレスに収納され
ているものとする。従つて読出アドレス発生器１
０４から与えられる読出アドレスARが進歩する
毎に各アドレスから６ビツトの画素情報DF0〜
DF5と、１ビツトの分解能制御信号DF6と、１ビ
ツトの輝度制御信号DF7が読出される。６ビツト
の画素情報DF0〜DF5は映像信号変換器１０８に
与えられ、この映像信号変換器１０８から６ビツ
トの並列画素情報DF0〜DF5を直列の映像信号に
変換する。この変換動作は第３図に示すドツトク
ロツク３０１とロード／シフト制御信号によつて
行なわれる。
トの画素情報DF0〜DF5に対し１ビツトの分解能
制御信号DF6とを付加し、更にこの例では輝度制
御信号DF7の１ビツトも加えて合計８ビツトの信
号とし、この各８ビツトが各アドレスに収納され
ているものとする。従つて読出アドレス発生器１
０４から与えられる読出アドレスARが進歩する
毎に各アドレスから６ビツトの画素情報DF0〜
DF5と、１ビツトの分解能制御信号DF6と、１ビ
ツトの輝度制御信号DF7が読出される。６ビツト
の画素情報DF0〜DF5は映像信号変換器１０８に
与えられ、この映像信号変換器１０８から６ビツ
トの並列画素情報DF0〜DF5を直列の映像信号に
変換する。この変換動作は第３図に示すドツトク
ロツク３０１とロード／シフト制御信号によつて
行なわれる。
つまり映像信号変換器１０８は具体的にはシフ
トレジスタによつて構成することができる。シフ
トレジスタのクロツク入力端子に第３図Ａに示す
ドツトクロツク３０１を与え、シフトレジスタに
取込んだ画素情報DF0〜DF5を例えばDF0、DF1、
DF2、DF3、……DF5の順に直列信号に変換して
出力する。シフトレジスタにプリセツトした画素
情報は６ビツトであるため６ビツト経過すると第
３図Ｂに示すロード／シフト制御信号３０２がＨ
論理に立上り、この立上りによりグラフイツクメ
モリ１０６から次に読出されている並列６ビツト
の画素情報を映像信号変換器１０８にロードす
る。この繰返しによりグラフイツクメモリ１０６
に記憶した画素情報は直列信号に変換され、映像
信号ViDとして分解能制御回路２０１に与えられ
る。
トレジスタによつて構成することができる。シフ
トレジスタのクロツク入力端子に第３図Ａに示す
ドツトクロツク３０１を与え、シフトレジスタに
取込んだ画素情報DF0〜DF5を例えばDF0、DF1、
DF2、DF3、……DF5の順に直列信号に変換して
出力する。シフトレジスタにプリセツトした画素
情報は６ビツトであるため６ビツト経過すると第
３図Ｂに示すロード／シフト制御信号３０２がＨ
論理に立上り、この立上りによりグラフイツクメ
モリ１０６から次に読出されている並列６ビツト
の画素情報を映像信号変換器１０８にロードす
る。この繰返しによりグラフイツクメモリ１０６
に記憶した画素情報は直列信号に変換され、映像
信号ViDとして分解能制御回路２０１に与えられ
る。
分解能制御回路２０１の具体的な構成例を第４
図に示す。分解能制御回路２０１はナンドゲート
２０１Ａと、Ｄ形フリツプフロツプ２０１Ｂと、
オアゲート２０１Ｃと、アンドゲート２０１Ｄと
によつて構成することができる。
図に示す。分解能制御回路２０１はナンドゲート
２０１Ａと、Ｄ形フリツプフロツプ２０１Ｂと、
オアゲート２０１Ｃと、アンドゲート２０１Ｄと
によつて構成することができる。
ナンドゲート２０１Ａの一方の入力端子２０１
Ｅに第３図Ａに示したドツトクロツク３０１を与
える。またナンドゲート２０１Ａの他方の入力端
子２０１Ｆにはロード／シフト制御信号３０２を
与える。
Ｅに第３図Ａに示したドツトクロツク３０１を与
える。またナンドゲート２０１Ａの他方の入力端
子２０１Ｆにはロード／シフト制御信号３０２を
与える。
ナンドゲート２０１Ａの出力をＤ形フリツプフ
ロツプ２０１Ｂのクロツク入力端子CKに与える。
Ｄ形フリツプフロツプ２０１Ｂのデータ端子Ｄに
グラフイツクメモリ１０６の分解能制御信号DF6
を与える。
ロツプ２０１Ｂのクロツク入力端子CKに与える。
Ｄ形フリツプフロツプ２０１Ｂのデータ端子Ｄに
グラフイツクメモリ１０６の分解能制御信号DF6
を与える。
Ｄ形フリツプフロツプ２０１Ｂの出力端子Ｑを
オアゲート２０１Ｃの一方の入力端子に接続し、
オアゲート２０１Ｃの他方の入力端子２０１Ｇに
フイールド表示信号Ｆを与える。このフイールド
表示信号Ｆは読出アドレス発生器１０４で作られ
例えば奇数フイールドのときＨ論理、偶数フイー
ルドのときＬ論理となる。
オアゲート２０１Ｃの一方の入力端子に接続し、
オアゲート２０１Ｃの他方の入力端子２０１Ｇに
フイールド表示信号Ｆを与える。このフイールド
表示信号Ｆは読出アドレス発生器１０４で作られ
例えば奇数フイールドのときＨ論理、偶数フイー
ルドのときＬ論理となる。
オアゲート２０１Ｃの出力をアンドゲート２０
１Ｄの一方の入力端子に与え、アンドゲート２０
１Ｄの他方の入力端子２０１Ｈに映像信号変換器
１０８から出力される映像信号ViDを与える。
１Ｄの一方の入力端子に与え、アンドゲート２０
１Ｄの他方の入力端子２０１Ｈに映像信号変換器
１０８から出力される映像信号ViDを与える。
アンドゲート２０１Ｄの出力には分解能制御信
号DF6によつて制御された映像信号ViCが得ら
れ、この映像信号ViDCが出力端子２０１Ｉに与
えられ、出力端子２０１Ｉに得られた映像信号
ViDCを遅延回路２０３を通じて輝度変調回路２
０４を構成するスイツチ素子２０４Ａの制御端子
に与えられ表示器１０９の輝度を変調し映像信号
を表示器１０９に映出する。
号DF6によつて制御された映像信号ViCが得ら
れ、この映像信号ViDCが出力端子２０１Ｉに与
えられ、出力端子２０１Ｉに得られた映像信号
ViDCを遅延回路２０３を通じて輝度変調回路２
０４を構成するスイツチ素子２０４Ａの制御端子
に与えられ表示器１０９の輝度を変調し映像信号
を表示器１０９に映出する。
尚遅延回路２０３は後述する輝度制御回路２０
２の遅延時間と合わせるための遅延回路である。
２の遅延時間と合わせるための遅延回路である。
＜発明の動作＞
この実施例では表示器１０９のフイールド走査
と同期してグラフイツクメモリ１０６が繰返し読
出される。
と同期してグラフイツクメモリ１０６が繰返し読
出される。
第４図の入力端子２０１Ｇに与えられるフイー
ルド表示信号Ｆは先に規定したように奇数フイー
ルド時にＨ論理、偶数フイールド時Ｌ論理である
から奇数フイールド時はこの入力端子２０１Ｇに
与えられるフイールド表示信号Ｆによりアンドゲ
ート２０１Ｄは開に制御される。よつて奇数フイ
ールドでは出力端子２０１Ｉに全ての映像信号が
出力される。つまりグラフイツクメモリ１０６の
画素情報はすべて表示される。
ルド表示信号Ｆは先に規定したように奇数フイー
ルド時にＨ論理、偶数フイールド時Ｌ論理である
から奇数フイールド時はこの入力端子２０１Ｇに
与えられるフイールド表示信号Ｆによりアンドゲ
ート２０１Ｄは開に制御される。よつて奇数フイ
ールドでは出力端子２０１Ｉに全ての映像信号が
出力される。つまりグラフイツクメモリ１０６の
画素情報はすべて表示される。
一方偶数フイールド時にはフイールド表示信号
ＦはＬ論理となる。この結果アンドゲート２０１
Ｄは閉に制御されるがこれに代つてＤ形フリツプ
フロツプ２０１Ｂの出力信号によつてアンドゲー
ト２０１Ｄが開閉制御される。つまり偶数フイー
ルドでは分解能制御信号DF6の状態によりアンド
ゲート２０１Ｄを開閉制御し、各アドレス毎に隣
接する奇数走査線の間に映像信号を表示させるか
否かを制御する。
ＦはＬ論理となる。この結果アンドゲート２０１
Ｄは閉に制御されるがこれに代つてＤ形フリツプ
フロツプ２０１Ｂの出力信号によつてアンドゲー
ト２０１Ｄが開閉制御される。つまり偶数フイー
ルドでは分解能制御信号DF6の状態によりアンド
ゲート２０１Ｄを開閉制御し、各アドレス毎に隣
接する奇数走査線の間に映像信号を表示させるか
否かを制御する。
Ｄ形フリツプフロツプ２０１Ｂは第３図Ｃに示
すナンドゲート２０１Ａの出力信号３０３によつ
て分解能制御信号DF6を読込み、出力端子Ｑに第
３図Ｄに示すようにドツトクロツク３０１の立上
りに同期した分解能制御信号DF′6を得る。この
分解能制御信号DF′6がＨ論理のときアンドゲー
ト２０１Ｄが開に制御され、偶数フイールドでも
映像信号ViDCを出力する。
すナンドゲート２０１Ａの出力信号３０３によつ
て分解能制御信号DF6を読込み、出力端子Ｑに第
３図Ｄに示すようにドツトクロツク３０１の立上
りに同期した分解能制御信号DF′6を得る。この
分解能制御信号DF′6がＨ論理のときアンドゲー
ト２０１Ｄが開に制御され、偶数フイールドでも
映像信号ViDCを出力する。
＜発明の効果＞
このように偶数フイールド時に映像信号を出力
するかしないかを制御できるように構成したこと
により、例えば第５図に示すような波形５０１を
表示する場合、水平に近い線５０１Ａを表示する
部分では分解能制御信号DF6としてＬ論理を記憶
させ、垂直成分を持つ線５０１Ｂを表示する部分
では分解能制御信号DF6としてＨ論理を記憶させ
る。
するかしないかを制御できるように構成したこと
により、例えば第５図に示すような波形５０１を
表示する場合、水平に近い線５０１Ａを表示する
部分では分解能制御信号DF6としてＬ論理を記憶
させ、垂直成分を持つ線５０１Ｂを表示する部分
では分解能制御信号DF6としてＨ論理を記憶させ
る。
このようにすれば水平に近い線５０１Ａを描く
部分では奇数フイールド時だけ映像信号ViDCが
出力されて線５０１Ａを描く、よつて奇数フイー
ルド時に出力される映像信号ViDCだけで線５０
１Ａを描くから細い線を描くことができる。
部分では奇数フイールド時だけ映像信号ViDCが
出力されて線５０１Ａを描く、よつて奇数フイー
ルド時に出力される映像信号ViDCだけで線５０
１Ａを描くから細い線を描くことができる。
これに対し垂直成分を持つ線５０１Ｂは奇数フ
イールドも偶数フイールドも映像信号ViDCが出
力されて互に隣接する走査線に映像が映出される
から垂直方向に関して連続した線を描くことがで
きる。
イールドも偶数フイールドも映像信号ViDCが出
力されて互に隣接する走査線に映像が映出される
から垂直方向に関して連続した線を描くことがで
きる。
よつてこの発明によればグラフイツクメモリ１
０６の記憶容量を前記例の場合、従来の7/12、即
ち約半分に減縮しても解像度が大きく悪化させな
い画像を映出することができる。尚分解能制御信
号をグラフイツクメモリ１０６に書込む場合、映
像信号の変化成分をＸ，Ｙ方向に分解しＹ方向の
変化成分を検出したとき分解能制御信号DF6をＨ
論理として記憶するように構成すればよい。
０６の記憶容量を前記例の場合、従来の7/12、即
ち約半分に減縮しても解像度が大きく悪化させな
い画像を映出することができる。尚分解能制御信
号をグラフイツクメモリ１０６に書込む場合、映
像信号の変化成分をＸ，Ｙ方向に分解しＹ方向の
変化成分を検出したとき分解能制御信号DF6をＨ
論理として記憶するように構成すればよい。
この実施例ではグラフイツクメモリ１０６に輝
度制御信号を各画素信号に付加して領域１０６Ｃ
に記憶しておき、この輝度制御信号により表示す
べき映像信号の輝度を変化させてコントラストを
多階調に変化させ、これにより解像度を向上させ
ることも可能とした場合である。
度制御信号を各画素信号に付加して領域１０６Ｃ
に記憶しておき、この輝度制御信号により表示す
べき映像信号の輝度を変化させてコントラストを
多階調に変化させ、これにより解像度を向上させ
ることも可能とした場合である。
輝度制御信号はグラフイツクメモリ１０６の記
憶領域１０６Ｃから読出される。この記憶領域１
０６Ｃから読出した輝度制御信号のDF7とする。
この輝度制御信号DF7は第２図に示すように輝度
制御回路２０２に与えられ、輝度変調信号DYに
変換され、この輝度変調信号DYを輝度変調回路
２０４に与え輝度変調を行なう。
憶領域１０６Ｃから読出される。この記憶領域１
０６Ｃから読出した輝度制御信号のDF7とする。
この輝度制御信号DF7は第２図に示すように輝度
制御回路２０２に与えられ、輝度変調信号DYに
変換され、この輝度変調信号DYを輝度変調回路
２０４に与え輝度変調を行なう。
第６図に輝度制御回路２０２の具体的な構造を
示す。輝度制御回路２０２はナンドゲート２０２
Ａと、Ｄ形フリツプフロツプ２０２Ｂとによつて
構成することができる。ナンドゲート２０２Ａの
一方の入力端子２０２Ｃに第３図に示したドツト
クロツク３０１を与え、ナンドゲート２０２Ｂの
他方の入力端子２０２Ｄにロード／シフト制御信
号３０２を与える。Ｄ形フリツプフロツプ２０２
Ｂのデータ入力端子Ｄに輝度制御信号DF7を与え
る。Ｄ形フリツプフロツプ２０２Ｂの出力端子Ｑ
を輝度制御回路２０２を出力端子２０２Ｅに接続
し、この出力端子２０２Ｅを輝度変調回路２０４
に設けた輝度変調用スイツチ素子２０４Ｂの制御
端子に与える。
示す。輝度制御回路２０２はナンドゲート２０２
Ａと、Ｄ形フリツプフロツプ２０２Ｂとによつて
構成することができる。ナンドゲート２０２Ａの
一方の入力端子２０２Ｃに第３図に示したドツト
クロツク３０１を与え、ナンドゲート２０２Ｂの
他方の入力端子２０２Ｄにロード／シフト制御信
号３０２を与える。Ｄ形フリツプフロツプ２０２
Ｂのデータ入力端子Ｄに輝度制御信号DF7を与え
る。Ｄ形フリツプフロツプ２０２Ｂの出力端子Ｑ
を輝度制御回路２０２を出力端子２０２Ｅに接続
し、この出力端子２０２Ｅを輝度変調回路２０４
に設けた輝度変調用スイツチ素子２０４Ｂの制御
端子に与える。
第６図に示した構造によればグラフイツクメモ
リ１０６から読出される画素情報DF0〜DF5と同
期して記憶領域１０６Ｃから輝度制御信号DF7が
読出される。この輝度制御信号DF7はそのとき読
出された画素情報DF0〜DF5が映像信号に変換さ
れて輝度変調回路２０４のスイツチ素子２０４Ａ
に与えられている間、Ｄ形フリツプフロツプ２０
２Ｂの出力端子Ｑは輝度制御信号DF7と同じ論理
の輝度信号DYを出力し、この輝度信号DYが輝
度変調用スイツチ素子２０４Ｂの制御端子に与え
られる。従つて例えば輝度制御信号DF7がＨ論理
のときはＤ形フリツプフロツプ２０２Ｂの出力端
子ＱからＨ論理信号が出力され、このＨ論理信号
が輝度変調用スイツチ素子２０４Ｂの制御端子に
与えられる。このため輝度変調用スイツチ素子２
０４Ｂは輝度制御信号DF7がＨ論理である間オン
に制御され、スイツチ素子２０４Ａから表示器１
０９に与えられる映像信号に直流的な輝度信号を
加えることができる。よつてこのとき光る部分の
輝度は映像信号ViDCを与えただけの場合と比較
して明るくなる。
リ１０６から読出される画素情報DF0〜DF5と同
期して記憶領域１０６Ｃから輝度制御信号DF7が
読出される。この輝度制御信号DF7はそのとき読
出された画素情報DF0〜DF5が映像信号に変換さ
れて輝度変調回路２０４のスイツチ素子２０４Ａ
に与えられている間、Ｄ形フリツプフロツプ２０
２Ｂの出力端子Ｑは輝度制御信号DF7と同じ論理
の輝度信号DYを出力し、この輝度信号DYが輝
度変調用スイツチ素子２０４Ｂの制御端子に与え
られる。従つて例えば輝度制御信号DF7がＨ論理
のときはＤ形フリツプフロツプ２０２Ｂの出力端
子ＱからＨ論理信号が出力され、このＨ論理信号
が輝度変調用スイツチ素子２０４Ｂの制御端子に
与えられる。このため輝度変調用スイツチ素子２
０４Ｂは輝度制御信号DF7がＨ論理である間オン
に制御され、スイツチ素子２０４Ａから表示器１
０９に与えられる映像信号に直流的な輝度信号を
加えることができる。よつてこのとき光る部分の
輝度は映像信号ViDCを与えただけの場合と比較
して明るくなる。
一方輝度制御信号DF7がＬ論理のときはＤ形フ
リツプフロツプ２０２Ｂの出力端子ＱはＬ論理を
出力する。このときは輝度変調用スイツチ素子２
０４Ｂはオフとなり、表示器１０９の輝度は映像
信号ViDCで決まる輝度で光る。
リツプフロツプ２０２Ｂの出力端子ＱはＬ論理を
出力する。このときは輝度変調用スイツチ素子２
０４Ｂはオフとなり、表示器１０９の輝度は映像
信号ViDCで決まる輝度で光る。
このように各画素情報毎に輝度制御信号DF7を
付加して記憶し、この輝度制御信号DF7を各画素
情報と共に読出して輝度変調を行なわせたから画
面に映出される輝点の輝度を第６図の実施例では
二段階に変化させることができる。この結果画面
中の任意の部分を明るく表示したり、暗く表示し
たりすることができ例えば画面上で各種の領域を
区分けして表示する場合、明と暗によつて領域を
区分けして表示することができ、見掛け上画面の
分解能を向上させることができる。輝度制御信号
をDF7の１ビツト信号としたが、これを複数ビツ
トの信号とし、輝度制御用スイツチ素子２０４Ｂ
を複数設けて多段階の輝度変調を掛けるように構
成することもできる。
付加して記憶し、この輝度制御信号DF7を各画素
情報と共に読出して輝度変調を行なわせたから画
面に映出される輝点の輝度を第６図の実施例では
二段階に変化させることができる。この結果画面
中の任意の部分を明るく表示したり、暗く表示し
たりすることができ例えば画面上で各種の領域を
区分けして表示する場合、明と暗によつて領域を
区分けして表示することができ、見掛け上画面の
分解能を向上させることができる。輝度制御信号
をDF7の１ビツト信号としたが、これを複数ビツ
トの信号とし、輝度制御用スイツチ素子２０４Ｂ
を複数設けて多段階の輝度変調を掛けるように構
成することもできる。
第１図は従来の表示装置を説明するためのブロ
ツク図、第２図はこの発明の一実施例を説明する
ためのブロツク図、第３図は第２図に用いた映像
信号変換器の動作を説明するための波形図、第４
図は分解能制御回路２０１の具体例を示す接続
図、第５図はこの発明の効果を説明するための波
形図、第６図は輝度制御回路２０２の具体例を示
す接続図である。 １０１：ドツトクロツク発生器、１０２：垂直
同期信号発生器、１０３：水平同期信号発生器、
１０４：読出アドレス発生器、１０５：マルチプ
レクサ、１０６：グラフイツクメモリ、１０６
Ａ：画素情報記憶領域、１０６Ｂ：分解能制御信
号記憶領域、１０６Ｃ：輝度制御信号記憶領域、
１０７：バツフア、１０８：映像信号変換器、１
０９：表示器、１１１：マイクロコンピユータ、
２０１：分解能制御回路、２０２：輝度制御回
路、２０３：遅延回路、２０４：輝度変調回路。
ツク図、第２図はこの発明の一実施例を説明する
ためのブロツク図、第３図は第２図に用いた映像
信号変換器の動作を説明するための波形図、第４
図は分解能制御回路２０１の具体例を示す接続
図、第５図はこの発明の効果を説明するための波
形図、第６図は輝度制御回路２０２の具体例を示
す接続図である。 １０１：ドツトクロツク発生器、１０２：垂直
同期信号発生器、１０３：水平同期信号発生器、
１０４：読出アドレス発生器、１０５：マルチプ
レクサ、１０６：グラフイツクメモリ、１０６
Ａ：画素情報記憶領域、１０６Ｂ：分解能制御信
号記憶領域、１０６Ｃ：輝度制御信号記憶領域、
１０７：バツフア、１０８：映像信号変換器、１
０９：表示器、１１１：マイクロコンピユータ、
２０１：分解能制御回路、２０２：輝度制御回
路、２０３：遅延回路、２０４：輝度変調回路。
Claims (1)
- 【特許請求の範囲】 １ １ワード複数ビツトのメモリから各１ワード
毎に読出した画素情報を映像信号変換器により直
列映像信号に変換し、この直列映像信号を表示器
に供給するようにした画素情報発生装置におい
て、 上記メモリには各ワード毎に上記画素情報の他
に１ビツトの分解能制御信号が付加され、 上記メモリには画素情報として上記表示器の１
フイールド分が記憶されており、 そのメモリが上記表示器の走査と同期して奇数
フイールド走査時も、偶数フイールド走査時も読
出され、 上記表示器の奇数フイールド走査において、上
記映像信号変換器よりの直列映像信号をそのまゝ
出力し、上記表示器の偶数フイールド走査におい
て、上記分解能制御信号が“１”のワードの画素
情報と対応する上記直列映像信号のみを出力する
分解能制御回路を設けたことを特徴とする画像情
報発生装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59069558A JPS60212797A (ja) | 1984-04-06 | 1984-04-06 | 画像情報発生装置 |
| EP85104001A EP0159589A3 (en) | 1984-04-06 | 1985-04-02 | Display system for a measuring instrument |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59069558A JPS60212797A (ja) | 1984-04-06 | 1984-04-06 | 画像情報発生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60212797A JPS60212797A (ja) | 1985-10-25 |
| JPH046956B2 true JPH046956B2 (ja) | 1992-02-07 |
Family
ID=13406195
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59069558A Granted JPS60212797A (ja) | 1984-04-06 | 1984-04-06 | 画像情報発生装置 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0159589A3 (ja) |
| JP (1) | JPS60212797A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4809189A (en) * | 1986-10-09 | 1989-02-28 | Tektronix, Inc. | Equivalent time waveform data display |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5427729A (en) * | 1977-08-03 | 1979-03-02 | Seiko Instr & Electronics Ltd | Crt display unit |
| JPS5598782A (en) * | 1978-10-16 | 1980-07-28 | Tektronix Inc | Color display unit |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4127850A (en) * | 1974-10-03 | 1978-11-28 | Smiths Industries Limited | Scanning display apparatus |
| JPS5850674Y2 (ja) * | 1976-11-11 | 1983-11-18 | ソニー株式会社 | テレビジヨン受像機 |
| JPS55103691U (ja) * | 1979-01-10 | 1980-07-19 | ||
| US4490797A (en) * | 1982-01-18 | 1984-12-25 | Honeywell Inc. | Method and apparatus for controlling the display of a computer generated raster graphic system |
| JPS58143381A (ja) * | 1982-02-19 | 1983-08-25 | 大日本スクリ−ン製造株式会社 | 図形表示装置における発光強度の制御方法および装置 |
-
1984
- 1984-04-06 JP JP59069558A patent/JPS60212797A/ja active Granted
-
1985
- 1985-04-02 EP EP85104001A patent/EP0159589A3/en not_active Withdrawn
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5427729A (en) * | 1977-08-03 | 1979-03-02 | Seiko Instr & Electronics Ltd | Crt display unit |
| JPS5598782A (en) * | 1978-10-16 | 1980-07-28 | Tektronix Inc | Color display unit |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0159589A2 (en) | 1985-10-30 |
| EP0159589A3 (en) | 1989-01-25 |
| JPS60212797A (ja) | 1985-10-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6587120B2 (en) | Liquid crystal display system capable of reducing and enlarging resolution of input display data | |
| US6340970B1 (en) | Liquid crystal display control device, liquid crystal display device using the same, and information processor | |
| JPS62280799A (ja) | ビデオインターフェース方法及び装置 | |
| US5508714A (en) | Display control apparatus for converting CRT resolution into PDP resolution by hardware | |
| EP0607778A1 (en) | Apparatus for driving liquid crystal display panel for small size image | |
| JPS6049391A (ja) | ラスタ走査表示システム | |
| US6567925B1 (en) | Image signal processing method and image signal processor | |
| US5867137A (en) | Display control device and method for generating display data to display images in gray scale | |
| JPH046956B2 (ja) | ||
| JPS62194284A (ja) | 表示アドレス制御装置 | |
| JPS6016634B2 (ja) | デイスプレイ装置における図形発生方式 | |
| JP2731639B2 (ja) | 画像メモリ制御方法および画像メモリ装置 | |
| KR100206580B1 (ko) | 액정 표시 장치의 4분주 데이타를 위한 메모리 장치 | |
| KR100448939B1 (ko) | 액정 표시 장치용 해상도 변환 회로 | |
| KR100207781B1 (ko) | 해상도 향상을 위한 표시 장치 및 그 방법 | |
| JPS6322594B2 (ja) | ||
| KR940003625B1 (ko) | 퍼스널 컴퓨터의 수평, 수직 2배 표시 회로 | |
| JPS6292071A (ja) | 拡大表示の制御方式 | |
| JPH11288257A (ja) | 圧縮表示方法及びその装置 | |
| JPS6078481A (ja) | キヤラクタ表示装置 | |
| JPH04245293A (ja) | マトリクス型表示装置 | |
| JPS58102982A (ja) | 画像表示装置 | |
| JPH113066A (ja) | 液晶表示装置 | |
| JPS5915981A (ja) | Ｃｒｔデイスプレイの表示制御方式 | |
| JPS62223789A (ja) | 動画表示装置 |