JPS60212797A - 画像情報発生装置 - Google Patents
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- JPS60212797A JPS60212797A JP59069558A JP6955884A JPS60212797A JP S60212797 A JPS60212797 A JP S60212797A JP 59069558 A JP59069558 A JP 59069558A JP 6955884 A JP6955884 A JP 6955884A JP S60212797 A JPS60212797 A JP S60212797A
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R13/00—Arrangements for displaying electric variables or waveforms
- G01R13/20—Cathode-ray oscilloscopes
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G1/00—Control arrangements or circuits, of interest only in connection with cathode-ray tube indicators; General aspects or details, e.g. selection emphasis on particular characters, dashed line or dotted line generation; Preprocessing of data
- G09G1/002—Intensity circuits
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/42—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of patterns using a display memory without fixed position correspondence between the display memory contents and the display position on the screen
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
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- Theoretical Computer Science (AREA)
- Radar, Positioning & Navigation (AREA)
- Remote Sensing (AREA)
- Controls And Circuits For Display Device (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈発明の技術分野〉
この発明はクラフィック表示器を具備した各種の計測器
或は、パーソナルコンピュータのヨウナ情報処理装置等
に利用することができる画像情報発生装置に関し、特に
歩容量のグラフインクメモリによって解像度の高い表示
を行なわせることができる画像情報発生装置を提供しよ
うとするものである。
或は、パーソナルコンピュータのヨウナ情報処理装置等
に利用することができる画像情報発生装置に関し、特に
歩容量のグラフインクメモリによって解像度の高い表示
を行なわせることができる画像情報発生装置を提供しよ
うとするものである。
〈従来技術〉
例えはスペクトラムアナライザのように表示器を具備し
た計測器或はパーソナルコンピュータのような情報処理
装置では例えば陰極線管を用いた表示器を具備し、この
表示器に各種の測定結果或は情報の処理結果等を表示さ
せている。表示器に表示する情報はタラフィックメモリ
に収納され、このグラフィックメモリから画素情報を読
出して映像信号に変換し、この映像信号により表示器に
画像を映出する構造となっている。
た計測器或はパーソナルコンピュータのような情報処理
装置では例えば陰極線管を用いた表示器を具備し、この
表示器に各種の測定結果或は情報の処理結果等を表示さ
せている。表示器に表示する情報はタラフィックメモリ
に収納され、このグラフィックメモリから画素情報を読
出して映像信号に変換し、この映像信号により表示器に
画像を映出する構造となっている。
このためグラフィックメモリは表示画面の画素つまり１
ドツト対応の記憶容量を有し比較的大きな容量のメモリ
が用いられている。
ドツト対応の記憶容量を有し比較的大きな容量のメモリ
が用いられている。
第１図に従来の画像情報発生装置を示す。図中１０１は
ドツトクロック発生器、ｌｏ２は垂直同期信号発生器、
１０３は水平同期信号発生器をそれぞれ示す。これらド
ツトクロック発生器１０１と垂直同期信号発生器１０２
及び水平同期信号発生器１０３がら出力されるドツトク
ロックＤと垂直同期信号Ｖと水平同期信号Ｈは続出アド
レス発生器１０４に与えられ、この続出アドレス発生器
１０４からグラフィックメモリ１０６を読出すための読
出アドレス信号Ａ几を出力させる。
ドツトクロック発生器、ｌｏ２は垂直同期信号発生器、
１０３は水平同期信号発生器をそれぞれ示す。これらド
ツトクロック発生器１０１と垂直同期信号発生器１０２
及び水平同期信号発生器１０３がら出力されるドツトク
ロックＤと垂直同期信号Ｖと水平同期信号Ｈは続出アド
レス発生器１０４に与えられ、この続出アドレス発生器
１０４からグラフィックメモリ１０６を読出すための読
出アドレス信号Ａ几を出力させる。
１０５はマルチプレクサを示す。このマルチプレクサ１
０５は読出アドレスＡＲとマイクロコンピュータ１１１
から出力される書込アドレスＡＷとが供給され、その何
れか一方を選択してクラフィックメモリ１０６に与える
。つまり通常の大部分の時間は続出モードで動作してい
る。表示の内容を変更するときマイクロコンピュータ１
１１は書込モードとなり選択信号ＳＥＬによってマルチ
プレクサ１０５を制御して書込アドレス信号ＡＷを選択
し、書込アドレス信号ＡＷによってグラフィックメモリ
１０６をアクセスし、データバス１１２がらバッファ１
０７を介して画素情報をグラフィックメモ１月０６に書
込む。
０５は読出アドレスＡＲとマイクロコンピュータ１１１
から出力される書込アドレスＡＷとが供給され、その何
れか一方を選択してクラフィックメモリ１０６に与える
。つまり通常の大部分の時間は続出モードで動作してい
る。表示の内容を変更するときマイクロコンピュータ１
１１は書込モードとなり選択信号ＳＥＬによってマルチ
プレクサ１０５を制御して書込アドレス信号ＡＷを選択
し、書込アドレス信号ＡＷによってグラフィックメモリ
１０６をアクセスし、データバス１１２がらバッファ１
０７を介して画素情報をグラフィックメモ１月０６に書
込む。
１０８は映像信号変換器を示す。この映倫信号変換器１
０８は例えばプリセット可能なシフトレジスタによって
構成することができグラフィックメモリ１０６から読出
される並列画素情報を直列映像信号に変換し、この直列
映像信号を表示器１０９に与え画像を検出する。
０８は例えばプリセット可能なシフトレジスタによって
構成することができグラフィックメモリ１０６から読出
される並列画素情報を直列映像信号に変換し、この直列
映像信号を表示器１０９に与え画像を検出する。
〈従来の欠点〉
従来のこの構造によるときクラフィックメモリ１０６は
表示器１０９の一画面分の画素数と対応する記憶容量と
なる。このためグラフィックメモリ１０６は比較的大き
な記憶容量のメモリが必要となる欠点がある。
表示器１０９の一画面分の画素数と対応する記憶容量と
なる。このためグラフィックメモリ１０６は比較的大き
な記憶容量のメモリが必要となる欠点がある。
グラフィックメモ１Ｊ１０九億容量を小さなものとする
には例えば複数画素分を一つの記憶情報によって代表さ
せる方式が考えられているが、このようにした場合は解
偉度が低下する欠点が生じる。
には例えば複数画素分を一つの記憶情報によって代表さ
せる方式が考えられているが、このようにした場合は解
偉度が低下する欠点が生じる。
〈発明の目的〉
この発明は一画面の約半分の画素数に対応した記憶容量
のグラフィックメモリによって従来と同様の分解能の画
像を得ることができる画像情報発生装置を提供しようと
するものである。
のグラフィックメモリによって従来と同様の分解能の画
像を得ることができる画像情報発生装置を提供しようと
するものである。
〈発明の構成〉
この出願の第１発明はクラフィックメモリの記憶容量を
表示器の表示画素数の約半分程度に減縮すると共に、ク
ラフィックメモリの各アドレスに分解能制御信号を記憶
する領域を設け、この領域から読出された分解能制御信
号により制御されて垂直方向の分解能が向上するように
制御する分解能制御回路を設けたものである。
表示器の表示画素数の約半分程度に減縮すると共に、ク
ラフィックメモリの各アドレスに分解能制御信号を記憶
する領域を設け、この領域から読出された分解能制御信
号により制御されて垂直方向の分解能が向上するように
制御する分解能制御回路を設けたものである。
この出願の第２発明はグラフィックメモリの記憶容量を
表示器の表示画素数の約半分程度に減縮すると共に、グ
ラフィックメモリの各アドレスに輝度制御信号を記憶す
る領域を設け、この領域から読出した輝度制御信号によ
りクラフィックメモリから読出した画素信号を映像信号
に変換する際に映像信号に輝度変調を掛ける輝度制御回
路を設けたものである。
表示器の表示画素数の約半分程度に減縮すると共に、グ
ラフィックメモリの各アドレスに輝度制御信号を記憶す
る領域を設け、この領域から読出した輝度制御信号によ
りクラフィックメモリから読出した画素信号を映像信号
に変換する際に映像信号に輝度変調を掛ける輝度制御回
路を設けたものである。
〈発明の実施例〉
第２図にこの発明の一実施例を示す。この実施例では第
１発明と第２発明を兼用した場合を示す。
１発明と第２発明を兼用した場合を示す。
第２図において第１図と対応する部分には同一符号を付
し、その重複説明は省略するが、この出願の第１発明及
び第２発明の双方に共通している独特の構成としてクラ
フィックメモリ】０６を画素記憶領域１０６Ａと、分解
能制御信号記憶領域１０６Ｂと、輝度制御信号記憶領域
］０６Ｃに分割した点さ、画素記憶領域１０６Ａの記憶
容量を表示器１０９の表示画素数の半数にした点である
。つまり表示器１０９の走査線数が５１２本とした場合
、グラフィックメモリ１０６の画素記憶領域１０６Ａの
画素記憶数は走査線数にして２５６本分の画素数に選定
したものである。この半分の走査線数の画素情報を読出
して飛越走査により補間するものであるが、この出願の
第１発明ではグラフィックメモリ１０６から読出される
画素情報に分解能制御信号を付加して読出す構造とした
ものである。
し、その重複説明は省略するが、この出願の第１発明及
び第２発明の双方に共通している独特の構成としてクラ
フィックメモリ】０６を画素記憶領域１０６Ａと、分解
能制御信号記憶領域１０６Ｂと、輝度制御信号記憶領域
］０６Ｃに分割した点さ、画素記憶領域１０６Ａの記憶
容量を表示器１０９の表示画素数の半数にした点である
。つまり表示器１０９の走査線数が５１２本とした場合
、グラフィックメモリ１０６の画素記憶領域１０６Ａの
画素記憶数は走査線数にして２５６本分の画素数に選定
したものである。この半分の走査線数の画素情報を読出
して飛越走査により補間するものであるが、この出願の
第１発明ではグラフィックメモリ１０６から読出される
画素情報に分解能制御信号を付加して読出す構造とした
ものである。
く第１発明の実施例〉
このためこの出願の第１発明ではグラフィックメモリ１
０６の分解能制御信号記憶領域１０６Ｂから画素情報と
共に分解能制御信号を読出し、この分解能制御信号によ
って分解能制御回路２０１を制御する構造としたもので
ある。
０６の分解能制御信号記憶領域１０６Ｂから画素情報と
共に分解能制御信号を読出し、この分解能制御信号によ
って分解能制御回路２０１を制御する構造としたもので
ある。
グラフィックメモリ１０６はこの例では６ビツトの画素
情報ＤＦｏ、 ＤＦ、と１ビツトの分解能制御信号ＤＦ
６と第２発明で利用する輝度制御信号ＤＦ、の合計８ビ
ツトの信号が各アドレスに収納されているものとする。
情報ＤＦｏ、 ＤＦ、と１ビツトの分解能制御信号ＤＦ
６と第２発明で利用する輝度制御信号ＤＦ、の合計８ビ
ツトの信号が各アドレスに収納されているものとする。
従って続出アドレス発生器１０４から与えられる読出ア
ドレスＡＲが歩進する毎に各アドレスから６ビツトの画
素情報ＤＦｏ−ＤＦ５ト、１ビツトの分解能制御信号Ｄ
Ｆ、と、１ビツトの輝度制御信号ＤＦ７が読出される。
ドレスＡＲが歩進する毎に各アドレスから６ビツトの画
素情報ＤＦｏ−ＤＦ５ト、１ビツトの分解能制御信号Ｄ
Ｆ、と、１ビツトの輝度制御信号ＤＦ７が読出される。
６ビツトの画素情報Ｄｒｏ、 ＤＦ、は映像信号変換器
１０８に与えられ、この映倫信号変換器１０８から６ビ
ツトの並列画素情報ＤＦｏ、 ＤＦＳを直列の映倫信号
をこ変換する。この変換動作は第３図に示すドツトクロ
ック３０１とロード／シフト制御信号によって行なわれ
る。
１０８に与えられ、この映倫信号変換器１０８から６ビ
ツトの並列画素情報ＤＦｏ、 ＤＦＳを直列の映倫信号
をこ変換する。この変換動作は第３図に示すドツトクロ
ック３０１とロード／シフト制御信号によって行なわれ
る。
つまり映像信号変換器１０８は具体的にはシフトレジス
タによって構成することができる。シフトレジスタのク
ロック入力端子に第３図Ａに示すドツトクロック３０１
を与え、シフトレジスタに取込んだ画素情報ＤＦｏ−Ｄ
Ｆ５を例えばＤＦ’ｏ、 ＤＦ、 、ＤＦ２゜ＤＦ３．
・・・ＤＦ６の順に直列信号に変換して出力する。シ
フトレジスタにプリセットした画素情報は６ビツトであ
るため６ビツト経過すると第３図Ｂに示すロード／シフ
ト制御信号３０２がＨ論理に立上り、この立上りにより
グラフィックメモリ１０６から次に読出されている並列
６ビツトの画素情報を映像信号変換器１０８にロードす
る。この繰返しによりグラフィックメモリ１０６に記憶
した画素情報は直列信号に変換され、映像信号ＶｉＤと
して分解能制御回路２０１に与えられる。
タによって構成することができる。シフトレジスタのク
ロック入力端子に第３図Ａに示すドツトクロック３０１
を与え、シフトレジスタに取込んだ画素情報ＤＦｏ−Ｄ
Ｆ５を例えばＤＦ’ｏ、 ＤＦ、 、ＤＦ２゜ＤＦ３．
・・・ＤＦ６の順に直列信号に変換して出力する。シ
フトレジスタにプリセットした画素情報は６ビツトであ
るため６ビツト経過すると第３図Ｂに示すロード／シフ
ト制御信号３０２がＨ論理に立上り、この立上りにより
グラフィックメモリ１０６から次に読出されている並列
６ビツトの画素情報を映像信号変換器１０８にロードす
る。この繰返しによりグラフィックメモリ１０６に記憶
した画素情報は直列信号に変換され、映像信号ＶｉＤと
して分解能制御回路２０１に与えられる。
分解能制御回路２０１の具体的な構成例を第４図に示す
。分解能制御回路２０１はナントゲート２０１Ａと、Ｄ
形フリップフロップ２０１Ｂと、オアゲート２０１Ｃと
、アントゲ−） ２０１Ｄとによって構成することがで
きる。
。分解能制御回路２０１はナントゲート２０１Ａと、Ｄ
形フリップフロップ２０１Ｂと、オアゲート２０１Ｃと
、アントゲ−） ２０１Ｄとによって構成することがで
きる。
ナントゲート２０１Ａの一方の入力端子２０１Ｅに第３
図Ａに示したドツトクロック３０１を与える。
図Ａに示したドツトクロック３０１を与える。
またナントゲート２０１Ａの他方の入力端子２０１Ｆに
はロード／シフト制御信号３０２を与える。
はロード／シフト制御信号３０２を与える。
ナントゲート２０１Ａの出力をＤ形フリップフロップ２
０１Ｂ のクロック入力端子ＣＫに与える。Ｄ形フリッ
プフロップ２０１Ｂのデータ端子りにグラフィックメモ
ＩＪ １０６の分解能制御信号ＤＦ６を与える。
０１Ｂ のクロック入力端子ＣＫに与える。Ｄ形フリッ
プフロップ２０１Ｂのデータ端子りにグラフィックメモ
ＩＪ １０６の分解能制御信号ＤＦ６を与える。
Ｄ形フリップフロップ２０１Ｂの出力端子Ｑをオアゲー
） ２０１Ｃの一方の入力端子に接続し、オアゲー）
２０１Ｃの他方の入力端子２０１Ｇにフィールド表示信
号Ｆを与える。このフィールド表示信号Ｆは続出アドレ
ス発生器１０４で作られ例えば奇数フィールドのときＨ
論理、偶数フィールドのときＬ論理となる。
） ２０１Ｃの一方の入力端子に接続し、オアゲー）
２０１Ｃの他方の入力端子２０１Ｇにフィールド表示信
号Ｆを与える。このフィールド表示信号Ｆは続出アドレ
ス発生器１０４で作られ例えば奇数フィールドのときＨ
論理、偶数フィールドのときＬ論理となる。
オアゲート２０１Ｃの出力をアントゲ−） ２０１Ｄの
一方の入力端子に与え、アントゲ−） ２０１Ｄの他方
の入力端子２０１Ｈに映像信号変換器１０８から出力さ
れる映像信号ＶｉＤを与える。
一方の入力端子に与え、アントゲ−） ２０１Ｄの他方
の入力端子２０１Ｈに映像信号変換器１０８から出力さ
れる映像信号ＶｉＤを与える。
アンドゲート２０１Ｄの出力には分解能制御信号ＤＦ６
によって制御された映像信号Ｖｉ ＤＣが得られ、この
映像信号ＶｉＤＣが出力端子２０１■に与えられ、出力
端子２０１１に得られた映像信号ＶｉＤＣを遅延回路２
０３を通じて輝度変調回路２０４を構成するスイッチ素
子２０４Ａの制御端子に与えられ表示器１０９の輝度を
変調し映像信号を表示器１０９に映出する。
によって制御された映像信号Ｖｉ ＤＣが得られ、この
映像信号ＶｉＤＣが出力端子２０１■に与えられ、出力
端子２０１１に得られた映像信号ＶｉＤＣを遅延回路２
０３を通じて輝度変調回路２０４を構成するスイッチ素
子２０４Ａの制御端子に与えられ表示器１０９の輝度を
変調し映像信号を表示器１０９に映出する。
尚遅延回路２０３は後述する第２発明で提案する輝度制
御回路２０２の遅延時間と合せるための遅延回路である
。
御回路２０２の遅延時間と合せるための遅延回路である
。
〈第１発明の動作〉
第４図に示した回路構造によれば入力端子２０１Ｇに与
えられるフィールド表示信号Ｆは先に規定したように奇
数フィールド時にＨ論理、偶数フィールド時り論理であ
るから奇数フィールド時はこの入力端子２０１Ｇに与え
られるフィールド表示信号Ｆによりアントゲ−） ２０
１Ｄは開に制御される。
えられるフィールド表示信号Ｆは先に規定したように奇
数フィールド時にＨ論理、偶数フィールド時り論理であ
るから奇数フィールド時はこの入力端子２０１Ｇに与え
られるフィールド表示信号Ｆによりアントゲ−） ２０
１Ｄは開に制御される。
よって奇数フィールドでは出力端子２０１１に全ての映
倫信号が出力される。
倫信号が出力される。
一方偶数フイールド時にはフィールド表示信号ＦはＬ論
理となる。この結果アンドゲート２ｏＩＤは閉に制御さ
れるがこれに代ってＤ形フリップフロップ２０１Ｂの出
力信号によってアンドゲート２０１Ｄが開閉制御される
。つまり偶数フィールドでは分解能制御信号ＤＦ６の状
態によりアンドケート２０１Ｄを開閉制御し、必要に応
じて互に隣接する走査線毎に映倫信号を表示させるか否
かを制御する。
理となる。この結果アンドゲート２ｏＩＤは閉に制御さ
れるがこれに代ってＤ形フリップフロップ２０１Ｂの出
力信号によってアンドゲート２０１Ｄが開閉制御される
。つまり偶数フィールドでは分解能制御信号ＤＦ６の状
態によりアンドケート２０１Ｄを開閉制御し、必要に応
じて互に隣接する走査線毎に映倫信号を表示させるか否
かを制御する。
Ｄ形フリップフロップ２０１Ｂは第３図Ｃに示すナント
ゲート２０１Ａの出力信号３０３によって分解能制御信
号ＤＦ６を読込み、出力端子Ｑに第３図Ｄに示すように
ドツトクロック３０１の立上りに同期した分解能制御信
号ＤＦ′６を得る。この分解能制御信号ＤＦ′６がＨ論
理のときアンドケート２ｏＩＤが開に制御され、偶数フ
ィールドでも映像信号ＶｉＤＣを出力する。
ゲート２０１Ａの出力信号３０３によって分解能制御信
号ＤＦ６を読込み、出力端子Ｑに第３図Ｄに示すように
ドツトクロック３０１の立上りに同期した分解能制御信
号ＤＦ′６を得る。この分解能制御信号ＤＦ′６がＨ論
理のときアンドケート２ｏＩＤが開に制御され、偶数フ
ィールドでも映像信号ＶｉＤＣを出力する。
〈第１発明の効果〉
このように偶数フィールド時に映倫信号を出力するかし
ないかを制御できるように構成したことにより、例えば
第５図に示すような波形５０１を表示する場合、水平に
近い線５０１Ａを表示する部分では分解能制御信号ＤＦ
６としてＬ論理を記憶させ、垂直成分を持つ線５０１Ｂ
を表示する部分では分解能制御信号ＤＦ６としてＨ論理
を記憶させる。
ないかを制御できるように構成したことにより、例えば
第５図に示すような波形５０１を表示する場合、水平に
近い線５０１Ａを表示する部分では分解能制御信号ＤＦ
６としてＬ論理を記憶させ、垂直成分を持つ線５０１Ｂ
を表示する部分では分解能制御信号ＤＦ６としてＨ論理
を記憶させる。
このようにすれば水平に近い線５０１Ａを描く部分では
奇数フィールド時だけ映像信号ＶｉＤＣが出力されて線
５０１Ａを描く、よって奇数フィールド時に出力される
映像信号ＶｉＤＣだけで線５０１Ａを描くから細い線を
描くことができる。
奇数フィールド時だけ映像信号ＶｉＤＣが出力されて線
５０１Ａを描く、よって奇数フィールド時に出力される
映像信号ＶｉＤＣだけで線５０１Ａを描くから細い線を
描くことができる。
これに対し垂直成分を持つ線５０１Ｂは奇数フィールド
も偶数フィールドも映像信号ＶｉＤＣが出力されて互に
隣接する走査線に映像が映出されるから垂直方向に関し
て連続した線を描くことができる。
も偶数フィールドも映像信号ＶｉＤＣが出力されて互に
隣接する走査線に映像が映出されるから垂直方向に関し
て連続した線を描くことができる。
よってこの出願の第１発明によればグラフィックメモリ
１０６の記憶容量を従来の約半分に減縮しても解像度の
よい画像を映出することができる。
１０６の記憶容量を従来の約半分に減縮しても解像度の
よい画像を映出することができる。
尚分解能制御信号をクラフィックメモＩＪ １０６に書
込む場合、映像信号の変化成分をＸ、Ｙ方向に分解しＹ
方向の変化成分を検出したとき分解能制御信号ＤＦ６を
Ｈ論理として記憶するように構成すればよい。
込む場合、映像信号の変化成分をＸ、Ｙ方向に分解しＹ
方向の変化成分を検出したとき分解能制御信号ＤＦ６を
Ｈ論理として記憶するように構成すればよい。
く第２発明の実施例〉
この出願の第２発明ではグラフィックメモリ１０６に輝
度制御信号を各画素信号に付加して領域１０６Ｃに記憶
しておき、この輝度制御信号により表示すべき映像信号
の輝度を変化させてコントラストを多階調に変化させ、
これにより解像度を向上させたものである。
度制御信号を各画素信号に付加して領域１０６Ｃに記憶
しておき、この輝度制御信号により表示すべき映像信号
の輝度を変化させてコントラストを多階調に変化させ、
これにより解像度を向上させたものである。
輝度制御信号はグラフィックメモＩＪ １０６の記憶領
域１０６Ｃから読出される。この記憶領域１０６Ｃから
読出した輝度制御信号をＤＦ、とする。この輝度制御信
号ＤＦ、は第２図に示すように輝度制御回路２０２に与
えられ、輝度変調信号ＤＹに変換され、この輝度変調信
号ＤＹを輝度変調回路２０４に与え輝度変調を行なう。
域１０６Ｃから読出される。この記憶領域１０６Ｃから
読出した輝度制御信号をＤＦ、とする。この輝度制御信
号ＤＦ、は第２図に示すように輝度制御回路２０２に与
えられ、輝度変調信号ＤＹに変換され、この輝度変調信
号ＤＹを輝度変調回路２０４に与え輝度変調を行なう。
第６図に輝度制御回路２０２の具体的な構造を示す。輝
度制御回路２０２はナントゲート２０２Ａと、Ｄ形フリ
ップフロップ２０２Ｂとによって構成することができる
。ナントゲート２０２Ａの一方の入力端子２０２Ｃに第
３図に示したドツトクロック３０１を与え、ナンドゲー
） ２０２Ｂの他方の入力端子２０２Ｄにロード／／フ
ト制御信号３０２を与える。Ｄ形フリップフロップ２０
２Ｂのテータ入力端子りに輝度制御信号ＤＦ、を与える
。Ｄ形フリップフロップ２０２Ｂの出力端子Ｑを輝度制
御回路２０２の出力端子２０２Ｅに接続し、この出力端
子２０２Ｅを輝度変調回路２０４に設けた輝度変調用ス
イッチ素子２０４Ｂの制御端子に与える。
度制御回路２０２はナントゲート２０２Ａと、Ｄ形フリ
ップフロップ２０２Ｂとによって構成することができる
。ナントゲート２０２Ａの一方の入力端子２０２Ｃに第
３図に示したドツトクロック３０１を与え、ナンドゲー
） ２０２Ｂの他方の入力端子２０２Ｄにロード／／フ
ト制御信号３０２を与える。Ｄ形フリップフロップ２０
２Ｂのテータ入力端子りに輝度制御信号ＤＦ、を与える
。Ｄ形フリップフロップ２０２Ｂの出力端子Ｑを輝度制
御回路２０２の出力端子２０２Ｅに接続し、この出力端
子２０２Ｅを輝度変調回路２０４に設けた輝度変調用ス
イッチ素子２０４Ｂの制御端子に与える。
く第２発明の動作〉
第６図に示した構造によればグラフィックメモリ１０６
から読出される画素情報ＤＦｏ、 ＤＦ５と同期して記
憶領域１０６Ｃから輝度制御信号ＤＦ、が続出される。
から読出される画素情報ＤＦｏ、 ＤＦ５と同期して記
憶領域１０６Ｃから輝度制御信号ＤＦ、が続出される。
この輝度制御信号ＤＦ７はそのきき読出された画素情報
ＤＦｏ−ＤＦ、が映像信号に変換されて輝度変調回路２
０４のスイッチ素子２０４Ａに与えられている間、Ｄ形
フリップフロップ２０２Ｂの出力端子Ｑは輝度制御信号
ＤＦ、と同じ論理の輝度信号ＤＹを出力し、この輝度信
号ＤＹが輝度変調用スイッチ素子２０４Ｂの制御端子に
与えられる。従って例えば！７１Ｊｉ制御信号ＤＦ、が
Ｈ論理のときはＤ形フリップ７０ツブ２０２Ｂの出力端
子ＱからＨ論理信号が出力され、このＨ論理信号が輝度
変調用スイッチ素子２０４Ｂの制御端子に与えられる。
ＤＦｏ−ＤＦ、が映像信号に変換されて輝度変調回路２
０４のスイッチ素子２０４Ａに与えられている間、Ｄ形
フリップフロップ２０２Ｂの出力端子Ｑは輝度制御信号
ＤＦ、と同じ論理の輝度信号ＤＹを出力し、この輝度信
号ＤＹが輝度変調用スイッチ素子２０４Ｂの制御端子に
与えられる。従って例えば！７１Ｊｉ制御信号ＤＦ、が
Ｈ論理のときはＤ形フリップ７０ツブ２０２Ｂの出力端
子ＱからＨ論理信号が出力され、このＨ論理信号が輝度
変調用スイッチ素子２０４Ｂの制御端子に与えられる。
このため輝度変調用スイッチ素子２０４Ｂは輝度制御信
号ＤＦ、がＩ（論理である間オンに制御され、スイッチ
素子２０４Ａから表示器１０９に与えられる映像信号番
ご直疏的な輝度信号を加えることができる。よってこの
とき光る部分の輝度は映像信号ＶｉＤＣを与えただけの
場合と比較して明るくなる。
号ＤＦ、がＩ（論理である間オンに制御され、スイッチ
素子２０４Ａから表示器１０９に与えられる映像信号番
ご直疏的な輝度信号を加えることができる。よってこの
とき光る部分の輝度は映像信号ＶｉＤＣを与えただけの
場合と比較して明るくなる。
一方輝度制御信号ＤＦ、がＬ論理のときはＤ形フリップ
フロップ２０２Ｂの出力端子ＱはＬ論理を出力する。こ
のときは輝度変調用スイッチ素子２０４Ｂはオフとなり
、表示器１０９の輝度は映倫信号Ｖｉｌ）Ｃで決まる輝
度で光る。
フロップ２０２Ｂの出力端子ＱはＬ論理を出力する。こ
のときは輝度変調用スイッチ素子２０４Ｂはオフとなり
、表示器１０９の輝度は映倫信号Ｖｉｌ）Ｃで決まる輝
度で光る。
く第２発明の効果〉
このようにこの出願の第２発明によれば各画素情報毎に
輝度制御信号ＤＦ、を付加して記憶し、この輝度制御信
号ＤＦ、を各画素情報き共に読出して輝度変調を行なわ
せたから画面に映出される輝点の輝度を第６図の実施例
では二段階に変化させることができる。この結果画面中
の任意の部分を明るく表示したり、暗く表示したりする
ことができ例えば画面上で各種の領域を区分けして表示
する場合、明と暗によって領域を区別けして表示するこ
とができ、見掛は上面面の分解能を向上させることがで
きる。
輝度制御信号ＤＦ、を付加して記憶し、この輝度制御信
号ＤＦ、を各画素情報き共に読出して輝度変調を行なわ
せたから画面に映出される輝点の輝度を第６図の実施例
では二段階に変化させることができる。この結果画面中
の任意の部分を明るく表示したり、暗く表示したりする
ことができ例えば画面上で各種の領域を区分けして表示
する場合、明と暗によって領域を区別けして表示するこ
とができ、見掛は上面面の分解能を向上させることがで
きる。
〈発明の変形実施例〉
上述では表示器１０９を陰極線管として説明したが、そ
の他に例えばプラズマディスプレイのような他の線順次
式表示方式を採る表示器にもこの発明を適用できる。
の他に例えばプラズマディスプレイのような他の線順次
式表示方式を採る表示器にもこの発明を適用できる。
また第２図の実施例では第１発明と第２発明を兼用した
場合を説明したが、この出願は第１発明と第２発明の何
れか一方だけを使用した構造を請求するものである。
場合を説明したが、この出願は第１発明と第２発明の何
れか一方だけを使用した構造を請求するものである。
また第２発明の実施例では輝度制御信号をＤＦ。
の１ビット信号としたが、これを複数ビットの信号とし
、輝度制御用スイッチ素子２０４Ｂを複数設けて多段階
の輝度変調を掛けるように構成することもできる。
、輝度制御用スイッチ素子２０４Ｂを複数設けて多段階
の輝度変調を掛けるように構成することもできる。
第１図は従来の表示装置を説明するためのブロック図、
第２図はこの発明の一実施例を説明するためのブロック
図、第３図は第２図に用シ）ｊこ映１象信号変換器の動
作を説明するための波形図、第４図はこの出願の″＄１
発明の要部の具体的実施ψ（ｊを説明するための接続図
、第５図はこの出願の第１発明の詳細な説明するための
波形図、第６図（まこの出願の第２発明の一実施例を示
す接続図である。 １０１：ドツトクロック発生器、１０２：垂直同期信号
発生器、１０３：水平同期信号発生器、１０４：読出ア
ドレス発生器、１０５：マルチフ０レクサ、１０６：グ
ラフィックメモリ、１０６Ａ：画素情報記憶領域、１０
６Ｂ ：分解能制御信号言己憶領域、１０６Ｃ：輝度制
御信号記憶領域、１０７：バッファ、１０８：映像信号
変換器、１０９ ： 表示器、１１１ ：マイクロコン
ピュータ、２０１：分解能制御回路、２０２：輝度制御
回路、２０３：遅延回路、２０４：輝度変調回路。 特許出願人 タケタ理研工業株式会社 代 理 人 草 野 卓 オ ３ 図 ７４ 図 ７５図
第２図はこの発明の一実施例を説明するためのブロック
図、第３図は第２図に用シ）ｊこ映１象信号変換器の動
作を説明するための波形図、第４図はこの出願の″＄１
発明の要部の具体的実施ψ（ｊを説明するための接続図
、第５図はこの出願の第１発明の詳細な説明するための
波形図、第６図（まこの出願の第２発明の一実施例を示
す接続図である。 １０１：ドツトクロック発生器、１０２：垂直同期信号
発生器、１０３：水平同期信号発生器、１０４：読出ア
ドレス発生器、１０５：マルチフ０レクサ、１０６：グ
ラフィックメモリ、１０６Ａ：画素情報記憶領域、１０
６Ｂ ：分解能制御信号言己憶領域、１０６Ｃ：輝度制
御信号記憶領域、１０７：バッファ、１０８：映像信号
変換器、１０９ ： 表示器、１１１ ：マイクロコン
ピュータ、２０１：分解能制御回路、２０２：輝度制御
回路、２０３：遅延回路、２０４：輝度変調回路。 特許出願人 タケタ理研工業株式会社 代 理 人 草 野 卓 オ ３ 図 ７４ 図 ７５図
Claims (2)
- （１）メモリから画素情報を読出し、この画素情報を映
像信号変換器により直列映像信号に変換し、この直列映
像信号を表示器に供給するようにした画素情報発生装置
において、上記メモリに収納した画素情報にこの画素情
報と異なる分解能制御信号を付加し、その分解能制御信
号を上記画素情報と共に読出し、この分解能制御信号に
よりフィールド毎の映出、非映出を制御するようにした
画像情報発生装置。 - （２）メモリから画素情報を読出し、この画素情報を映
像信号変換器により直列映像信号に変換し、この直列映
像信号を表示器に供給するようにした画素情報発生装置
において、上記メモリに収納した画素情報に任意ヒツト
数の輝度制御信号を付加し、この輝度制御信号により上
記表示器に表示する輝点の輝度を制御するようにしだ画
像情報発生装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59069558A JPS60212797A (ja) | 1984-04-06 | 1984-04-06 | 画像情報発生装置 |
| EP85104001A EP0159589A3 (en) | 1984-04-06 | 1985-04-02 | Display system for a measuring instrument |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59069558A JPS60212797A (ja) | 1984-04-06 | 1984-04-06 | 画像情報発生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60212797A true JPS60212797A (ja) | 1985-10-25 |
| JPH046956B2 JPH046956B2 (ja) | 1992-02-07 |
Family
ID=13406195
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59069558A Granted JPS60212797A (ja) | 1984-04-06 | 1984-04-06 | 画像情報発生装置 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0159589A3 (ja) |
| JP (1) | JPS60212797A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4809189A (en) * | 1986-10-09 | 1989-02-28 | Tektronix, Inc. | Equivalent time waveform data display |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5427729A (en) * | 1977-08-03 | 1979-03-02 | Seiko Instr & Electronics Ltd | Crt display unit |
| JPS55103691U (ja) * | 1979-01-10 | 1980-07-19 | ||
| JPS5598782A (en) * | 1978-10-16 | 1980-07-28 | Tektronix Inc | Color display unit |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4127850A (en) * | 1974-10-03 | 1978-11-28 | Smiths Industries Limited | Scanning display apparatus |
| JPS5850674Y2 (ja) * | 1976-11-11 | 1983-11-18 | ソニー株式会社 | テレビジヨン受像機 |
| US4490797A (en) * | 1982-01-18 | 1984-12-25 | Honeywell Inc. | Method and apparatus for controlling the display of a computer generated raster graphic system |
| JPS58143381A (ja) * | 1982-02-19 | 1983-08-25 | 大日本スクリ−ン製造株式会社 | 図形表示装置における発光強度の制御方法および装置 |
-
1984
- 1984-04-06 JP JP59069558A patent/JPS60212797A/ja active Granted
-
1985
- 1985-04-02 EP EP85104001A patent/EP0159589A3/en not_active Withdrawn
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5427729A (en) * | 1977-08-03 | 1979-03-02 | Seiko Instr & Electronics Ltd | Crt display unit |
| JPS5598782A (en) * | 1978-10-16 | 1980-07-28 | Tektronix Inc | Color display unit |
| JPS55103691U (ja) * | 1979-01-10 | 1980-07-19 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0159589A2 (en) | 1985-10-30 |
| EP0159589A3 (en) | 1989-01-25 |
| JPH046956B2 (ja) | 1992-02-07 |
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