JPH0425554B2 - - Google Patents
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- JPH0425554B2 JPH0425554B2 JP57071205A JP7120582A JPH0425554B2 JP H0425554 B2 JPH0425554 B2 JP H0425554B2 JP 57071205 A JP57071205 A JP 57071205A JP 7120582 A JP7120582 A JP 7120582A JP H0425554 B2 JPH0425554 B2 JP H0425554B2
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- 238000000034 method Methods 0.000 description 10
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- Digital Computer Display Output (AREA)
- Controls And Circuits For Display Device (AREA)
Description
本発明は複数のブロツク分けされた表示用メモ
リを有する画像表示装置に係り、特に、複数ブロ
ツクの表示メモリに記憶された画像情報を読み出
し処理するに好適な画像表示装置に関するもので
ある。 近年、電子計算機と接続するデイスプレイ装置
や、パーソナルコンピユータなどの表示機能が高
機能化を要求され、１チツプ化された電子計算機
の中央演算処理回路（マイクロプロセツサ、以下
MPUと略す）の限られた機能をうまく利用して
これを実現する例がいくつか提案されている。 たとえば、カラー化フルグラフイツク表示がそ
の最たる要求機能である。この要求に対して複数
のブロツク分けされた表示メモリを切り換えてア
クセスするいわゆるバンク切換方式や、バンク切
換方式をさらに改善し入出力レジスタを並用して
表示メモリを高速アクセスする方式などが提案さ
れている、後者の方式については、特開昭54−
38724や特願昭54−155609に詳細に記載され、表
示メモリ内での高速データ転送や同一データの連
続書き込みに特にすぐれた方式とされている。本
発明は、このような提案の残された欠点を更に改
善するものである。そこで、本発明の説明に先だ
ち、第１図、第２図、第３図を用いて上記の従来
技術とその欠点を説明する。 第１図は、デイスプレイ装置やパーソナルコン
ピユータにおける従来の表示回路のブロツク図で
あり、１はMPU、２はアドレスバス、３はデー
タバス、４はMPUの読書動作を示す読書制御信
号線（以下Ｒ／Ｗ線と略す）である。また、５は
表示に必要な回路のアドレスをデコードするアド
レスデコーダ、６は表示のための各種タイミング
信号を発生するCRT（CathodeReyTube）制御回
路（以下CRTCと略す）７はMPUアドレスバス
２やＲ／Ｗ線４とCRTCからの表示アドレス信号
線８とを表示タイミング信号線９で供給される信
号によつて切り換えるマルチプレクサである。さ
らに、１０，１１，１２は表示用メモリ、１３，
１４，１５は表示用メモリから読み出された表示
情報を表示部１６が入力できる信号に変換する並
直列変換回路、１７，１８，１９は表示用メモリ
入出力回路である。さらに、２０は表示用メモリ
入出力回路１７，１８，１９の制御信号を発生す
る入出力制御回路であり、２２〜３４は上記回路
間を接続する信号路である。 また、第２図、第３図は第１図の表示メモリ１
０および表示用メモリ入出力回路１７のより詳細
な回路の一例であり、表１は第３図の動作を説明
するためのタイミング関係表である。
リを有する画像表示装置に係り、特に、複数ブロ
ツクの表示メモリに記憶された画像情報を読み出
し処理するに好適な画像表示装置に関するもので
ある。 近年、電子計算機と接続するデイスプレイ装置
や、パーソナルコンピユータなどの表示機能が高
機能化を要求され、１チツプ化された電子計算機
の中央演算処理回路（マイクロプロセツサ、以下
MPUと略す）の限られた機能をうまく利用して
これを実現する例がいくつか提案されている。 たとえば、カラー化フルグラフイツク表示がそ
の最たる要求機能である。この要求に対して複数
のブロツク分けされた表示メモリを切り換えてア
クセスするいわゆるバンク切換方式や、バンク切
換方式をさらに改善し入出力レジスタを並用して
表示メモリを高速アクセスする方式などが提案さ
れている、後者の方式については、特開昭54−
38724や特願昭54−155609に詳細に記載され、表
示メモリ内での高速データ転送や同一データの連
続書き込みに特にすぐれた方式とされている。本
発明は、このような提案の残された欠点を更に改
善するものである。そこで、本発明の説明に先だ
ち、第１図、第２図、第３図を用いて上記の従来
技術とその欠点を説明する。 第１図は、デイスプレイ装置やパーソナルコン
ピユータにおける従来の表示回路のブロツク図で
あり、１はMPU、２はアドレスバス、３はデー
タバス、４はMPUの読書動作を示す読書制御信
号線（以下Ｒ／Ｗ線と略す）である。また、５は
表示に必要な回路のアドレスをデコードするアド
レスデコーダ、６は表示のための各種タイミング
信号を発生するCRT（CathodeReyTube）制御回
路（以下CRTCと略す）７はMPUアドレスバス
２やＲ／Ｗ線４とCRTCからの表示アドレス信号
線８とを表示タイミング信号線９で供給される信
号によつて切り換えるマルチプレクサである。さ
らに、１０，１１，１２は表示用メモリ、１３，
１４，１５は表示用メモリから読み出された表示
情報を表示部１６が入力できる信号に変換する並
直列変換回路、１７，１８，１９は表示用メモリ
入出力回路である。さらに、２０は表示用メモリ
入出力回路１７，１８，１９の制御信号を発生す
る入出力制御回路であり、２２〜３４は上記回路
間を接続する信号路である。 また、第２図、第３図は第１図の表示メモリ１
０および表示用メモリ入出力回路１７のより詳細
な回路の一例であり、表１は第３図の動作を説明
するためのタイミング関係表である。
【表】
第１図において、表示メモリ１０，１１，１２
はCRTC６から発生する各種タイミング信号によ
つてその記憶内容が表示情報として周期的に読み
出され、読み出された表示情報は並直列変換回路
１３，１４，１５をそれぞれ経て表示部１６で可
視情報として表示される。また、MPU１は、こ
れら表示メモリ１０，１１，１２へ表示情報の書
き込み又は更新を行なうもので、アドレスバス２
を介して指定された番地とデータバス３によつて
データの入出力を行なう。また、Ｒ／Ｗ線４は、
このデータの入出力の方向を示す信号が出力され
る。 マルチプレクサ７は、表示タイミング信号線９
で供給される信号で切り換えられ、表示メモリ１
０，１１，１２を駆動するための複合アドレス信
号および複合Ｒ／Ｗ信号を複合アドレスバス２８
および複合Ｒ／Ｗ線２９に出力する。 MPU１から表示メモリ１０，１１，１２のア
クセス時には、アドレスデコーダ５が表示メモリ
をアクセス中である事を示す信号をデコードして
信号路３４により入出力制御回路２０に供給す
る。また、データバス３、複合Ｒ／Ｗ線２９、お
よび表示タイミング信号線９も入出力制御回路２
０に入力される。入出力制御回路２０は、これら
の入力信号を利用して、表示メモリ１０，１１，
１２および表示用メモリ入出力回路１７，１８，
１９に必要な制御信号を、信号路３０および信号
路３１，３２，３３を経て供給する。 表示メモリ１０は、第２図に一例を示すように
ある定められたビツト単位のメモリブロツクであ
り、たとえばMPU１がバイト（８ビツト）単位
を扱う場合には、バイト単位のメモリブロツクと
なる。第２図において、５０〜５７はRAM
（Random Access Memory）であり、総合で１
画面を表示するに足る記憶容量を持つている。具
体的な例としては、日立製4KビツトRAM・
HM6147があげられ、この場合には横方向256ド
ツト、縦方向128ドツトのグラフイツク表示が可
能となる。もちろん、16Kビツトや64Kビツトな
どより大きな素子を使用することも可能であり、
ダイナミツク動作のRAMであつても、入出力制
御回路２０からの制御信号を追加することによつ
て制御可能となる。なお、第２図における線路２
２，２３，２８，３０はそれぞれ第１図における
線路番号と同一であり、他の表示メモリ１１，１
２についても第２図と同様の構成である。 表示用メモリ入出力回路１７は、第３図にその
例を示すように、データバス３と表示メモリ１０
のデータ入出力線２２と間に介在する双方向バツ
フア１７１と入出力レジスタ１７２とからなる。
この入出力レジスタ１７２が従来技術の大きな特
徴であり、入出力制御回路２０によつて入出力レ
ジスタ１７２のデータ入出力制御を行ない、
MPU１から発せられる１命令によつて、そのデ
ータバスの扱える範囲を越えて入出力処理可能に
したところにある。すなわち、表１に示すよう
に、入出力レジスタ１７２とMPU１間のデータ
授受や、MPU１と表示メモリ１０間のデータ授
受以外に、入出力レジスタ１７２と表示メモリ１
０間のデータ授受を可能にし、たとえば、第１図
の表示用メモリ入出力回路１７がMPU１と表示
メモリ１０間のデータ授受を行なうと同じ時間
に、他の同一構成の表示用メモリ入出力回路１
８，１９が入出力レジスタと表示メモリ間のデー
タ授受を行なうように構成し高速な入出力処理を
可能にしたものである。 ところが、上述した従来技術では、たとえば同
一データの連続書き込みや表示メモリ内でのデー
タ転送は高速処理可能であるが、MPU１が表示
メモリ１０，１１，１２の記録内容を読み込む場
合については、なんら改良されていないという欠
点がある。すなわち、仮に表示メモリ１０，１
１，１２が光の三原色（赤緑青でそれぞれRGB
と略す）を割りあてられているとすると、ある色
のデータが表示画面上に存在するか否かを判定す
る場合など、表示メモリ１０，１１，１２全部に
ついて記憶されたデータを読み取り、それぞれを
比較する手順をとらなければならない。そのた
め、バンク切換方式より改善された第１図に示す
従来技術においても、画面データの読み取りを高
速に行なうことはできず、MPU１の処理性を低
下させる。 本発明の目的は、このような従来技術の欠点を
なくし、画面データの高速読み取りを可能とし
た、MPUの処理性を低下させない画像表示装置
を提供することにある。 上記目的を達成するために、本発明は、複数の
表示メモリブロツクに共通する演算機能を持つた
メモリ入出力回路を設け、複数の表示メモリデー
タの演算結果をMPUが入力できるように構成し
たものである。 また、複数の表示メモリブロツクを同時に動作
させたり、任意のブロツク動作のみを動作させた
りするためのブロツク動作設定レジスタを設け、
部分ブロツクとMPUとのデータ授受が可能な様
に構成したものである。 以下、本発明を図面を用いて詳細に説明する。
第４図は、本発明の一実施例を示したもので、第
１図と同一機能を有する回路ブロツクには、第１
図と同一記号を付してある。第４図において、１
００は複数系列の表示メモリに共通したメモリ入
出力回路、２００はメモリ入出力回路１００およ
び表示メモリ１０，１１，１２の制御信号を発生
する入出力制御回路である。また、３５〜３８は
入出力制御回路２００からメモリ入出力回路１０
０および表示メモリ１０，１１，１２に供給され
る信号の線路である。 また、第５図は入出力制御回路２００のより詳
細な構成の一例であり、第６図、第７図はそれぞ
れメモリ入出力回路１００のより詳細な構成の一
例である。 まず、第４図において、入出力制御回路２００
は第１図の入出力制御回路２０とほぼ同一機能を
有しているが、表示メモリ１０，１１，１２に対
して線路３５，３６，３７を用いて独立に制御し
ている点が異なつている。さらには、第１図の表
示メモリ入出力回路１７，１８，１９がメモリ入
出力回路１００のみとなつている点も異なる。こ
れによつて、表示メモリ１０，１１，１２のそれ
ぞれの独立動作、および複数の表示メモリデータ
の演算結果をMPU１が入力できる構成となる。
以下、さらに詳細に説明する。 入出力制御回路２００は、第５図に一例を示す
ように表示タイミング信号線９、アドレスデコー
ダ５からの信号路３４、データバス３、および複
合Ｒ／Ｗ線２９から表示メモリ１０，１１，１２
をそれぞれ制御する信号を信号路３５，３６，３
７へ、またメモリ入出力回路１００を制御する信
号を信号路３８へ出力する。第５図において、６
０，６１，６２は表示メモリ１０，１１，１２の
制御信号を表示タイミング信号線９から供給され
る信号によつて合成するアンド・ノア回路、６３
は表示メモリ１０，１１，１２をビツト単位で制
御可能とするビツト制御レジスタ、６４は表示メ
モリ１０，１１，１２をブロツク単位で制御可能
とするブロツク制御レジスタ、６５はデコーダ回
路、６６はノツト回路である。第５図の線路信号
は第４図の線路信号とそれぞれ対応している。表
示タイミング信号線９で供給される信号（SW信
号と略す）は、ローレベルの時に表示メモリ１
０，１１，１２の記憶内容を表示のために読み出
す期間を示し、ハイレベルの時にMPU１が表示
メモリ１０，１１，１２とデータ授受可能な事を
示している。したがつて、SW信号がローレベル
の期間には、表示メモリ１０に供給されるメモリ
選択信号（CS信号と略す）がNOT回路６６とア
ンド・ノア回路６０によつてローレベル（アクテ
イブ状態）に設定され、読書制御信号（WE信号
と略す）はハイレベル（読出状態）に設定され
る。この結果、表示メモリ１０，１１，１２は全
て読み出される状態となる。いつぽう、SW信号
がハイレベルに期間には、ブロツク制御レジスタ
６４で指定された表示メモリがアクテイブとなる
ようにデコーダ回路６５よりCS信号が出力され
このCS信号とビツト制御レジスタ６３との論理
積がアンド・ノア回路６０，６１，６２によつて
それぞれ行なわれて、表示メモリ１０，１１，１
２に制御信号として供給される。この結果、表示
メモリ１０，１１，１２とメモリ入出力回路１０
０とのデータ授受が可能となる。 ビツト制御レジスタ６３は、複数ビツトで構成
された表示メモリの特定ビツトとのデータ授受を
可能とするためのレジスタで、通常の動作におい
ては全ビツトがハイレベルに設定される。 ブロツク制御レジスタ６４は、表示メモリ１
０，１１，１２のうち特定または全部の表示メモ
リとのデータ授受を可能とするためのレジスタ
で、ハイレベルに設定されたビツトに対応する表
示メモリブロツクが動作可能となる。 デコーダ回路６５は、入力された信号をもと
に、表示メモリ１０，１１，１２のCS信号、WE
信号のもとになる制御信号、およびメモリ入出力
回路１００の制御信号を発生する。このデコーダ
回路６５は簡単にはPROM（Programable Read
Only Memory）やPLA（Programable Logic
Array）で構成でき、たとえば表２に示すような
入出力信号の関係も容易に実現できる。
はCRTC６から発生する各種タイミング信号によ
つてその記憶内容が表示情報として周期的に読み
出され、読み出された表示情報は並直列変換回路
１３，１４，１５をそれぞれ経て表示部１６で可
視情報として表示される。また、MPU１は、こ
れら表示メモリ１０，１１，１２へ表示情報の書
き込み又は更新を行なうもので、アドレスバス２
を介して指定された番地とデータバス３によつて
データの入出力を行なう。また、Ｒ／Ｗ線４は、
このデータの入出力の方向を示す信号が出力され
る。 マルチプレクサ７は、表示タイミング信号線９
で供給される信号で切り換えられ、表示メモリ１
０，１１，１２を駆動するための複合アドレス信
号および複合Ｒ／Ｗ信号を複合アドレスバス２８
および複合Ｒ／Ｗ線２９に出力する。 MPU１から表示メモリ１０，１１，１２のア
クセス時には、アドレスデコーダ５が表示メモリ
をアクセス中である事を示す信号をデコードして
信号路３４により入出力制御回路２０に供給す
る。また、データバス３、複合Ｒ／Ｗ線２９、お
よび表示タイミング信号線９も入出力制御回路２
０に入力される。入出力制御回路２０は、これら
の入力信号を利用して、表示メモリ１０，１１，
１２および表示用メモリ入出力回路１７，１８，
１９に必要な制御信号を、信号路３０および信号
路３１，３２，３３を経て供給する。 表示メモリ１０は、第２図に一例を示すように
ある定められたビツト単位のメモリブロツクであ
り、たとえばMPU１がバイト（８ビツト）単位
を扱う場合には、バイト単位のメモリブロツクと
なる。第２図において、５０〜５７はRAM
（Random Access Memory）であり、総合で１
画面を表示するに足る記憶容量を持つている。具
体的な例としては、日立製4KビツトRAM・
HM6147があげられ、この場合には横方向256ド
ツト、縦方向128ドツトのグラフイツク表示が可
能となる。もちろん、16Kビツトや64Kビツトな
どより大きな素子を使用することも可能であり、
ダイナミツク動作のRAMであつても、入出力制
御回路２０からの制御信号を追加することによつ
て制御可能となる。なお、第２図における線路２
２，２３，２８，３０はそれぞれ第１図における
線路番号と同一であり、他の表示メモリ１１，１
２についても第２図と同様の構成である。 表示用メモリ入出力回路１７は、第３図にその
例を示すように、データバス３と表示メモリ１０
のデータ入出力線２２と間に介在する双方向バツ
フア１７１と入出力レジスタ１７２とからなる。
この入出力レジスタ１７２が従来技術の大きな特
徴であり、入出力制御回路２０によつて入出力レ
ジスタ１７２のデータ入出力制御を行ない、
MPU１から発せられる１命令によつて、そのデ
ータバスの扱える範囲を越えて入出力処理可能に
したところにある。すなわち、表１に示すよう
に、入出力レジスタ１７２とMPU１間のデータ
授受や、MPU１と表示メモリ１０間のデータ授
受以外に、入出力レジスタ１７２と表示メモリ１
０間のデータ授受を可能にし、たとえば、第１図
の表示用メモリ入出力回路１７がMPU１と表示
メモリ１０間のデータ授受を行なうと同じ時間
に、他の同一構成の表示用メモリ入出力回路１
８，１９が入出力レジスタと表示メモリ間のデー
タ授受を行なうように構成し高速な入出力処理を
可能にしたものである。 ところが、上述した従来技術では、たとえば同
一データの連続書き込みや表示メモリ内でのデー
タ転送は高速処理可能であるが、MPU１が表示
メモリ１０，１１，１２の記録内容を読み込む場
合については、なんら改良されていないという欠
点がある。すなわち、仮に表示メモリ１０，１
１，１２が光の三原色（赤緑青でそれぞれRGB
と略す）を割りあてられているとすると、ある色
のデータが表示画面上に存在するか否かを判定す
る場合など、表示メモリ１０，１１，１２全部に
ついて記憶されたデータを読み取り、それぞれを
比較する手順をとらなければならない。そのた
め、バンク切換方式より改善された第１図に示す
従来技術においても、画面データの読み取りを高
速に行なうことはできず、MPU１の処理性を低
下させる。 本発明の目的は、このような従来技術の欠点を
なくし、画面データの高速読み取りを可能とし
た、MPUの処理性を低下させない画像表示装置
を提供することにある。 上記目的を達成するために、本発明は、複数の
表示メモリブロツクに共通する演算機能を持つた
メモリ入出力回路を設け、複数の表示メモリデー
タの演算結果をMPUが入力できるように構成し
たものである。 また、複数の表示メモリブロツクを同時に動作
させたり、任意のブロツク動作のみを動作させた
りするためのブロツク動作設定レジスタを設け、
部分ブロツクとMPUとのデータ授受が可能な様
に構成したものである。 以下、本発明を図面を用いて詳細に説明する。
第４図は、本発明の一実施例を示したもので、第
１図と同一機能を有する回路ブロツクには、第１
図と同一記号を付してある。第４図において、１
００は複数系列の表示メモリに共通したメモリ入
出力回路、２００はメモリ入出力回路１００およ
び表示メモリ１０，１１，１２の制御信号を発生
する入出力制御回路である。また、３５〜３８は
入出力制御回路２００からメモリ入出力回路１０
０および表示メモリ１０，１１，１２に供給され
る信号の線路である。 また、第５図は入出力制御回路２００のより詳
細な構成の一例であり、第６図、第７図はそれぞ
れメモリ入出力回路１００のより詳細な構成の一
例である。 まず、第４図において、入出力制御回路２００
は第１図の入出力制御回路２０とほぼ同一機能を
有しているが、表示メモリ１０，１１，１２に対
して線路３５，３６，３７を用いて独立に制御し
ている点が異なつている。さらには、第１図の表
示メモリ入出力回路１７，１８，１９がメモリ入
出力回路１００のみとなつている点も異なる。こ
れによつて、表示メモリ１０，１１，１２のそれ
ぞれの独立動作、および複数の表示メモリデータ
の演算結果をMPU１が入力できる構成となる。
以下、さらに詳細に説明する。 入出力制御回路２００は、第５図に一例を示す
ように表示タイミング信号線９、アドレスデコー
ダ５からの信号路３４、データバス３、および複
合Ｒ／Ｗ線２９から表示メモリ１０，１１，１２
をそれぞれ制御する信号を信号路３５，３６，３
７へ、またメモリ入出力回路１００を制御する信
号を信号路３８へ出力する。第５図において、６
０，６１，６２は表示メモリ１０，１１，１２の
制御信号を表示タイミング信号線９から供給され
る信号によつて合成するアンド・ノア回路、６３
は表示メモリ１０，１１，１２をビツト単位で制
御可能とするビツト制御レジスタ、６４は表示メ
モリ１０，１１，１２をブロツク単位で制御可能
とするブロツク制御レジスタ、６５はデコーダ回
路、６６はノツト回路である。第５図の線路信号
は第４図の線路信号とそれぞれ対応している。表
示タイミング信号線９で供給される信号（SW信
号と略す）は、ローレベルの時に表示メモリ１
０，１１，１２の記憶内容を表示のために読み出
す期間を示し、ハイレベルの時にMPU１が表示
メモリ１０，１１，１２とデータ授受可能な事を
示している。したがつて、SW信号がローレベル
の期間には、表示メモリ１０に供給されるメモリ
選択信号（CS信号と略す）がNOT回路６６とア
ンド・ノア回路６０によつてローレベル（アクテ
イブ状態）に設定され、読書制御信号（WE信号
と略す）はハイレベル（読出状態）に設定され
る。この結果、表示メモリ１０，１１，１２は全
て読み出される状態となる。いつぽう、SW信号
がハイレベルに期間には、ブロツク制御レジスタ
６４で指定された表示メモリがアクテイブとなる
ようにデコーダ回路６５よりCS信号が出力され
このCS信号とビツト制御レジスタ６３との論理
積がアンド・ノア回路６０，６１，６２によつて
それぞれ行なわれて、表示メモリ１０，１１，１
２に制御信号として供給される。この結果、表示
メモリ１０，１１，１２とメモリ入出力回路１０
０とのデータ授受が可能となる。 ビツト制御レジスタ６３は、複数ビツトで構成
された表示メモリの特定ビツトとのデータ授受を
可能とするためのレジスタで、通常の動作におい
ては全ビツトがハイレベルに設定される。 ブロツク制御レジスタ６４は、表示メモリ１
０，１１，１２のうち特定または全部の表示メモ
リとのデータ授受を可能とするためのレジスタ
で、ハイレベルに設定されたビツトに対応する表
示メモリブロツクが動作可能となる。 デコーダ回路６５は、入力された信号をもと
に、表示メモリ１０，１１，１２のCS信号、WE
信号のもとになる制御信号、およびメモリ入出力
回路１００の制御信号を発生する。このデコーダ
回路６５は簡単にはPROM（Programable Read
Only Memory）やPLA（Programable Logic
Array）で構成でき、たとえば表２に示すような
入出力信号の関係も容易に実現できる。
【表】
次に、メモリ入出力回路１００について、第６
図、第７図を用いて詳細に説明する。第６図は、
メモリ入出力回路１００の詳細な構成の一例であ
り、第３図の表示メモリ入出力回路１７に相当す
る３系統の回路部分と、表示メモリ１０，１１，
１２から読み出されたデータを演算し入力する回
路部分から構成される。同図において、第３図や
第４図と同一機能を有する回路ブロツクには同一
記号を付してあり、線路記号についても対応する
線路には同一の記号を付してある。１０１，１０
２，１０３は表示メモリ１０，１１，１２から読
み出されたデータと比較のための情報をMPU１
が貯える比較レジスタ、１０４，１０５，１０６
は表示メモリ１０，１１，１２から読み出された
情報と、比較レジスタ１０１，１０２，１０３に
貯えられた情報とを比較するEOR（Exclusive
OR）回路、１０７はEOR回路１０４，１０５，
１０６の各出力信号の論理積をとるアンド回路、
１０８はバツフア回路である。また、１７１，１
８１，１９１は双方向バツフア回路、１７２，１
８２，１９２は入出力レジスタである。また、３
１１〜３１４，３２１〜３２４，３３１〜３３
４，および３４１〜３４４はそれぞれの回路を制
御する信号線路を示している。 第６図において、双方向バツフア回路１７１，
１８１，１９１と入出力レジスタ１７２，１８
２，１９２はそれぞれ対を成し、第３図で示した
従来例の表示メモリ入出力回路と同一機能を持
つ。 また、EOR回路１０４はデータ入出力線２２
に読み出された表示メモリ１０の記録情報と比較
レジスタ１０１に貯えられた情報とを、ビツト単
位に排他的論理和演算をとる。さらに、EOR回
路１０５，１０６も同様に構成される。３つの
EOR回路１０４，１０５，１０６の出力は、３
入力のアンド回路１０７に入力され、ここでもビ
ツト単位の論理積演算が行なわれる。３つの
EOR回路１０４，１０５，１０６とアンド回路
１０７とでビツト単位に比較演算が行なわれたこ
ととなり、その出力はバツフア回路１０８を経て
MPU１のデータバス３に供給される。従つて、
MPU１は、１回の読み出し動作で３つの表示メ
モリ１０，１１，１２の記録情報と比較レジスタ
１０１，１０２，１０３との比較演算結果を入力
することができ、読み出し動作の高速化が実現で
きる。 たとえば、第１図に示す従来例では、表示メモ
リ１０，１１，１２がRGBをそれぞれ割りあて
られていて、赤色の画像情報が表示画面上に存在
するか否かを判定する場合、次のような処理手順
を必要とした。すなわち、まず表示メモリ１０の
ある番地の内容を、直接双方向バツフア回路１７
１または間接的に入出力レジスタ１７２から読み
とり、Ｒ情報があるかどうか調べる。Ｒ情報がな
い場合には次の番地を調べる。Ｒ情報があつた場
合には、その番地のＧ情報を同様に直接または間
接に読みとり、Ｇ情報がないことを調べる。Ｇ情
報があつた場合には、赤色以外なので、次の番地
を調べる。Ｇ情報がない場合には、その番地のＢ
情報について同様に読みとり、Ｂ情報がない事を
調べる。以下これを、赤色（Ｒ＝１，Ｇ＝０，Ｂ
＝０）情報が現われるまで、次々に番地を進めな
がら調べるのである。これに対し、本発明の一実
施例である第４図の構成においては、Ｒ情報に相
当する比較レジスタ１０１に全ビツト“０”を、
Ｇ，Ｂ情報に相当する比較レゾスタ１０２，１０
３に全ビツト“１”を記録し、ある番地の内容を
読むだけで赤色が判定できる。従つて、次々と番
地を進めながらデータバス３に“１”の情報が現
われるのを調べるだけでよく、従来例に比べて、
表示メモリの読み出し手順および判定手段が約３
倍以上大幅に短縮される。 第６図の構成とした時に、入出力制御回路２０
０から供給される制御信号の一例を、第５図のブ
ロツク制御レジスタ６４の出力に対応させて、表
３，表４に示す。
図、第７図を用いて詳細に説明する。第６図は、
メモリ入出力回路１００の詳細な構成の一例であ
り、第３図の表示メモリ入出力回路１７に相当す
る３系統の回路部分と、表示メモリ１０，１１，
１２から読み出されたデータを演算し入力する回
路部分から構成される。同図において、第３図や
第４図と同一機能を有する回路ブロツクには同一
記号を付してあり、線路記号についても対応する
線路には同一の記号を付してある。１０１，１０
２，１０３は表示メモリ１０，１１，１２から読
み出されたデータと比較のための情報をMPU１
が貯える比較レジスタ、１０４，１０５，１０６
は表示メモリ１０，１１，１２から読み出された
情報と、比較レジスタ１０１，１０２，１０３に
貯えられた情報とを比較するEOR（Exclusive
OR）回路、１０７はEOR回路１０４，１０５，
１０６の各出力信号の論理積をとるアンド回路、
１０８はバツフア回路である。また、１７１，１
８１，１９１は双方向バツフア回路、１７２，１
８２，１９２は入出力レジスタである。また、３
１１〜３１４，３２１〜３２４，３３１〜３３
４，および３４１〜３４４はそれぞれの回路を制
御する信号線路を示している。 第６図において、双方向バツフア回路１７１，
１８１，１９１と入出力レジスタ１７２，１８
２，１９２はそれぞれ対を成し、第３図で示した
従来例の表示メモリ入出力回路と同一機能を持
つ。 また、EOR回路１０４はデータ入出力線２２
に読み出された表示メモリ１０の記録情報と比較
レジスタ１０１に貯えられた情報とを、ビツト単
位に排他的論理和演算をとる。さらに、EOR回
路１０５，１０６も同様に構成される。３つの
EOR回路１０４，１０５，１０６の出力は、３
入力のアンド回路１０７に入力され、ここでもビ
ツト単位の論理積演算が行なわれる。３つの
EOR回路１０４，１０５，１０６とアンド回路
１０７とでビツト単位に比較演算が行なわれたこ
ととなり、その出力はバツフア回路１０８を経て
MPU１のデータバス３に供給される。従つて、
MPU１は、１回の読み出し動作で３つの表示メ
モリ１０，１１，１２の記録情報と比較レジスタ
１０１，１０２，１０３との比較演算結果を入力
することができ、読み出し動作の高速化が実現で
きる。 たとえば、第１図に示す従来例では、表示メモ
リ１０，１１，１２がRGBをそれぞれ割りあて
られていて、赤色の画像情報が表示画面上に存在
するか否かを判定する場合、次のような処理手順
を必要とした。すなわち、まず表示メモリ１０の
ある番地の内容を、直接双方向バツフア回路１７
１または間接的に入出力レジスタ１７２から読み
とり、Ｒ情報があるかどうか調べる。Ｒ情報がな
い場合には次の番地を調べる。Ｒ情報があつた場
合には、その番地のＧ情報を同様に直接または間
接に読みとり、Ｇ情報がないことを調べる。Ｇ情
報があつた場合には、赤色以外なので、次の番地
を調べる。Ｇ情報がない場合には、その番地のＢ
情報について同様に読みとり、Ｂ情報がない事を
調べる。以下これを、赤色（Ｒ＝１，Ｇ＝０，Ｂ
＝０）情報が現われるまで、次々に番地を進めな
がら調べるのである。これに対し、本発明の一実
施例である第４図の構成においては、Ｒ情報に相
当する比較レジスタ１０１に全ビツト“０”を、
Ｇ，Ｂ情報に相当する比較レゾスタ１０２，１０
３に全ビツト“１”を記録し、ある番地の内容を
読むだけで赤色が判定できる。従つて、次々と番
地を進めながらデータバス３に“１”の情報が現
われるのを調べるだけでよく、従来例に比べて、
表示メモリの読み出し手順および判定手段が約３
倍以上大幅に短縮される。 第６図の構成とした時に、入出力制御回路２０
０から供給される制御信号の一例を、第５図のブ
ロツク制御レジスタ６４の出力に対応させて、表
３，表４に示す。
【表】
【表】
【表】
【表】
表３，表４は、MPU１が表示メモリに対して
書込、または読込動作を行なう状態における制御
信号をそれぞれ示したものである。この時ブロツ
ク制御レジスタ６４の全ビツトがローレベルの時
には、MPU１は入出力レジスタ１７２，１８２，
１９２とデータ授受を行ない、任意の１ビツトの
みがハイレベルの時には、対応した表示メモリと
のデータ授受を行なうよう設定している。また、
任意の２ビツトがハイレベルで他の１ビツトがロ
ーレベルの時には、ローレベルに対応した表示メ
モリとMPU１が直接データ授受を行ない、他の
表示メモリは入出力レジスタとのデータ授受を行
なうよう設定している。さらには、全ビツトがハ
イレベルの時には、全表示メモリブロツクが入出
力レジスタとデータ授受を行なうように設定さ
れ、特に読み込み状態においては表示メモリブロ
ツクからのデータに演算が行なわれた形で入力さ
れる。 以上、入出力制御回路２００から供給される制
御信号の一例を示したが、何もこの例に限つた訳
ではなく、表示メモリの２ブロツクからのデータ
のみを演算して読み込みなど、第６図の構成で
様々な組み合わせが実現できる。 次に、メモリ入出力回路１００について、第７
図に他の構成例を示す。第７図は、第６図の構成
の一部を改良し、より回路を簡素化すると同時に
高機能化を図つたものである。同図において、第
３図、第４図および第６図と同一機能を有する回
路ブロツクには同一記号を付してあり、線路記号
についても対応する線路には同一の記号を付して
ある。１０９は演算回路、１１０は読込動作をビ
ツト単位で制御できるようにするビツト読込レジ
スタ、１１１，１１２，１１３はバツフア回路で
ある。第７図においての大きな特徴は、MPU１
が表示メモリ１０，１１，１２の記憶情報を読み
込む時には、かならず演算回路１０９を経由する
ように構成した点にある。また、読込動作をビツ
ト単位で設定できるビツト読込レジスタ１１０を
追加した点、さらには、比較レジスタ１０１，１
０２，１０３とバツフア回路１１１，１１２，１
１３とが第６図入出力レジスタ１７２，１８２，
１９２の機能を兼用した点が大きな特徴である。
以下、第７図についてさらに説明する。 演算回路１０９は、第６図EOR回路１０４，
１０５，１０６およびアンド回路１０７をひとま
とめにした回路で、たとえばTTL.IC.7485で代表
されるマグニチユード・コンパレータが適用でき
る。第４図に示すような３ブロツクから成る表示
メモリの場合には、４ビツトの比較入力のうちの
３ビツト分を、表示メモリ１０，１１，１２の記
憶情報と比較レジスタ１０１，１０２，１０３に
貯えられた情報との比較に用いることができる。
さらに、残り１ビツト分の入力と一致入力（Ａ＝
Ｂ，IN）とを結合して、ビツト読込レジスタ１
１０の出力を供給することにより、ビツト単位に
一致出力（Ａ＝Ｂ，OUT）を得ることができる。
ビツト単位に演算回路１０９の出力結果を得られ
ることにより、従来例に比べて判定手順がさらに
短縮できる。また、第７図では図示していない
が、一致入力のみならず比較入力（Ａ＞Ｂ，Ｂ＞
Ａ，IN）を用いることによつて、比較出力も得
ることができ、たとえば比較レジスタ１０１，１
０２，１０３を全ビツトローレベルとすると、比
較出力（Ｂ＞Ａ，OUT）には表示メモリ１０，
１１，１２のいずれかに表示情報が書かれている
事を示す信号を取り出すように構成することも可
能である。 次に、第７図のメモリ入出力回路１００に供給
される制御信号の一例を第６図の場合と同様に表
５に示す。
書込、または読込動作を行なう状態における制御
信号をそれぞれ示したものである。この時ブロツ
ク制御レジスタ６４の全ビツトがローレベルの時
には、MPU１は入出力レジスタ１７２，１８２，
１９２とデータ授受を行ない、任意の１ビツトの
みがハイレベルの時には、対応した表示メモリと
のデータ授受を行なうよう設定している。また、
任意の２ビツトがハイレベルで他の１ビツトがロ
ーレベルの時には、ローレベルに対応した表示メ
モリとMPU１が直接データ授受を行ない、他の
表示メモリは入出力レジスタとのデータ授受を行
なうよう設定している。さらには、全ビツトがハ
イレベルの時には、全表示メモリブロツクが入出
力レジスタとデータ授受を行なうように設定さ
れ、特に読み込み状態においては表示メモリブロ
ツクからのデータに演算が行なわれた形で入力さ
れる。 以上、入出力制御回路２００から供給される制
御信号の一例を示したが、何もこの例に限つた訳
ではなく、表示メモリの２ブロツクからのデータ
のみを演算して読み込みなど、第６図の構成で
様々な組み合わせが実現できる。 次に、メモリ入出力回路１００について、第７
図に他の構成例を示す。第７図は、第６図の構成
の一部を改良し、より回路を簡素化すると同時に
高機能化を図つたものである。同図において、第
３図、第４図および第６図と同一機能を有する回
路ブロツクには同一記号を付してあり、線路記号
についても対応する線路には同一の記号を付して
ある。１０９は演算回路、１１０は読込動作をビ
ツト単位で制御できるようにするビツト読込レジ
スタ、１１１，１１２，１１３はバツフア回路で
ある。第７図においての大きな特徴は、MPU１
が表示メモリ１０，１１，１２の記憶情報を読み
込む時には、かならず演算回路１０９を経由する
ように構成した点にある。また、読込動作をビツ
ト単位で設定できるビツト読込レジスタ１１０を
追加した点、さらには、比較レジスタ１０１，１
０２，１０３とバツフア回路１１１，１１２，１
１３とが第６図入出力レジスタ１７２，１８２，
１９２の機能を兼用した点が大きな特徴である。
以下、第７図についてさらに説明する。 演算回路１０９は、第６図EOR回路１０４，
１０５，１０６およびアンド回路１０７をひとま
とめにした回路で、たとえばTTL.IC.7485で代表
されるマグニチユード・コンパレータが適用でき
る。第４図に示すような３ブロツクから成る表示
メモリの場合には、４ビツトの比較入力のうちの
３ビツト分を、表示メモリ１０，１１，１２の記
憶情報と比較レジスタ１０１，１０２，１０３に
貯えられた情報との比較に用いることができる。
さらに、残り１ビツト分の入力と一致入力（Ａ＝
Ｂ，IN）とを結合して、ビツト読込レジスタ１
１０の出力を供給することにより、ビツト単位に
一致出力（Ａ＝Ｂ，OUT）を得ることができる。
ビツト単位に演算回路１０９の出力結果を得られ
ることにより、従来例に比べて判定手順がさらに
短縮できる。また、第７図では図示していない
が、一致入力のみならず比較入力（Ａ＞Ｂ，Ｂ＞
Ａ，IN）を用いることによつて、比較出力も得
ることができ、たとえば比較レジスタ１０１，１
０２，１０３を全ビツトローレベルとすると、比
較出力（Ｂ＞Ａ，OUT）には表示メモリ１０，
１１，１２のいずれかに表示情報が書かれている
事を示す信号を取り出すように構成することも可
能である。 次に、第７図のメモリ入出力回路１００に供給
される制御信号の一例を第６図の場合と同様に表
５に示す。
【表】
【表】
表５は、MPU１が表示メモリに対して書込、
または読込動作を行なう状態における制御信号を
示したものである。書込動作においては、第６図
の制御信号を示した表３と同一機能の例を示した
が、読込動作においては表４より高機能化し、表
示メモリ１０，１１，１２の各ブロツクについ
て、１系列、２系列、３系列のそれぞれの演算結
果を入力できるような制御信号の例を示してい
る。たとえば、表示メモリ１０について１系列の
みの読込動作を行なう場合について考えてみる
と、表示メモリ１０からデータ入力線２２を経由
して読み出す記憶情報を演算回路１０９に入力す
る。対応する比較レジスタ回路１０１の記憶情報
も演算回路１０９に入力する。また、演算回路１
０９の他の入力には、比較レジスタ１０２，１０
３の情報がそのまま、または、バツフア回路１１
２，１１３を経由して入力する。この結果、演算
回路１０９の出力には、比較レジスタ１０１の全
ビツトがハイレベルの時にはデータ入出力線２２
の信号がそのままで、また全ビツトがローレベル
の時にはデータ入力線２２の反転信号を得ること
ができる。さらには、ビツト読込レジスタ１１０
に設定した情報との論理積が最終的な出力信号と
して得られる。このように、MPU１が表示メモ
リ１０，１１，１２の記憶情報の比較、反転など
の演算動作を１回の読込動作で入力できるため、
従来例に比べて処理手順を大幅短縮できる。ま
た、第７図では、比較レジスタ１０１，１０２，
１０３が第６図における入出力レジスタ１７２，
１８２，１９２を兼用するため、回路が簡単化で
きるという特長もある。 なお、第７図では、説明の簡単化のために、第
６図の双方向バツフア回路１７１，１７２，１７
３を単方向のバツフア回路としたが、これを双方
向バツフアとして表４に示した動作と全く同一の
読込動作を行なわせることができる事は自明であ
る。 以上の説明は、CRTを用いた表示装置につい
て述べたものであるが、同様の構成がプラズマ、
液晶などの他のデイスプレイ装置に対しても適用
可能なことは言うまでもない。 以上述べたように、本発明によれば、MPUか
らの表示メモリの記憶情報を比較、反転など演算
処理を行つた結果で入力できるため、従来技術に
比較しMPUの処理性を３倍以上にも向上した画
像表示装置を提供できる。
または読込動作を行なう状態における制御信号を
示したものである。書込動作においては、第６図
の制御信号を示した表３と同一機能の例を示した
が、読込動作においては表４より高機能化し、表
示メモリ１０，１１，１２の各ブロツクについ
て、１系列、２系列、３系列のそれぞれの演算結
果を入力できるような制御信号の例を示してい
る。たとえば、表示メモリ１０について１系列の
みの読込動作を行なう場合について考えてみる
と、表示メモリ１０からデータ入力線２２を経由
して読み出す記憶情報を演算回路１０９に入力す
る。対応する比較レジスタ回路１０１の記憶情報
も演算回路１０９に入力する。また、演算回路１
０９の他の入力には、比較レジスタ１０２，１０
３の情報がそのまま、または、バツフア回路１１
２，１１３を経由して入力する。この結果、演算
回路１０９の出力には、比較レジスタ１０１の全
ビツトがハイレベルの時にはデータ入出力線２２
の信号がそのままで、また全ビツトがローレベル
の時にはデータ入力線２２の反転信号を得ること
ができる。さらには、ビツト読込レジスタ１１０
に設定した情報との論理積が最終的な出力信号と
して得られる。このように、MPU１が表示メモ
リ１０，１１，１２の記憶情報の比較、反転など
の演算動作を１回の読込動作で入力できるため、
従来例に比べて処理手順を大幅短縮できる。ま
た、第７図では、比較レジスタ１０１，１０２，
１０３が第６図における入出力レジスタ１７２，
１８２，１９２を兼用するため、回路が簡単化で
きるという特長もある。 なお、第７図では、説明の簡単化のために、第
６図の双方向バツフア回路１７１，１７２，１７
３を単方向のバツフア回路としたが、これを双方
向バツフアとして表４に示した動作と全く同一の
読込動作を行なわせることができる事は自明であ
る。 以上の説明は、CRTを用いた表示装置につい
て述べたものであるが、同様の構成がプラズマ、
液晶などの他のデイスプレイ装置に対しても適用
可能なことは言うまでもない。 以上述べたように、本発明によれば、MPUか
らの表示メモリの記憶情報を比較、反転など演算
処理を行つた結果で入力できるため、従来技術に
比較しMPUの処理性を３倍以上にも向上した画
像表示装置を提供できる。
第１図はデイスプレイ装置やパーソナルコンピ
ユータの表示回路の従来例を示すブロツク図、第
２図は第１図の表示メモリブロツクのより詳細な
構成の一例を示すブロツク図、第３図は第１図の
表示用メモリ入出力回路のより詳細な構成の一例
を示すブロツク図、第４図は本発明の一実施例を
示すブロツク図、第５図は第４図の入出力制御回
路のより詳細な構成例を示すブロツク図、第６図
および第７図は第４図のメモリ入出力回路のより
詳細な構成例を示すブロツク図である。 １……MPU、１０……表示メモリ、１１……
表示メモリ、１２……表示メモリ、１６表示部、
１００……メモリ入出力回路、１０１……比較レ
ジスタ、１０２……比較レジスタ、１０３……比
較レジスタ、１０９……演算回路、２００……入
出力制御回路。
ユータの表示回路の従来例を示すブロツク図、第
２図は第１図の表示メモリブロツクのより詳細な
構成の一例を示すブロツク図、第３図は第１図の
表示用メモリ入出力回路のより詳細な構成の一例
を示すブロツク図、第４図は本発明の一実施例を
示すブロツク図、第５図は第４図の入出力制御回
路のより詳細な構成例を示すブロツク図、第６図
および第７図は第４図のメモリ入出力回路のより
詳細な構成例を示すブロツク図である。 １……MPU、１０……表示メモリ、１１……
表示メモリ、１２……表示メモリ、１６表示部、
１００……メモリ入出力回路、１０１……比較レ
ジスタ、１０２……比較レジスタ、１０３……比
較レジスタ、１０９……演算回路、２００……入
出力制御回路。
Claims (1)
- 【特許請求の範囲】 １ 演算処理装置と、記憶情報が画像として表示
される複数系列の表示用メモリと、該表示用メモ
リと上記演算処理装置との情報入出力が行なわれ
るメモリ入出力回路と、該メモリ入出力回路の動
作を制御する入出力制御回路とを備えた画像表示
装置において、 上記メモリ入出力回路に、 上記表示用メモリの複数系列に対応してそれぞ
れ設けられ、該表示用メモリの１系列のビツト幅
Ｎと同じビツト数Ｎを有する情報設定回路と、 該情報設定回路に記憶される情報と上記表示用
メモリから読み出される記憶情報との演算を行な
う演算回路とを設け、 上記入出力制御回路の制御によつて、上記演算
回路にて、上記表示用メモリの少なくとも１系列
の記憶情報と上記情報設定回路に設定された情報
との演算を行ない、演算結果を上記メモリ入出力
回路のＮビツトの出力として上記演算処理装置に
供給するように構成したことを特徴とする画像表
示装置。 ２ 上記情報設定回路は、上記入出力制御回路の
制御によつて、上記表示用メモリが複数系列同時
に動作した時、少なくとも１系列に対応する情報
設定回路が上記表示用メモリとの情報授受を行な
うよう制御されることを特徴とする特許請求の範
囲第１項記載の画像表示装置。 ３ 演算処理装置と、記憶情報が画像として表示
される複数系列の表示用メモリと、該表示用メモ
リと上記演算処理装置との情報入出力が行なわれ
るメモリ入出力回路と、該メモリ入出力回路の動
作を制御する入出力制御回路とを備えた画像表示
装置において、 上記メモリ入出力回路に、 上記表示用メモリの複数系列に対応してそれぞ
れ設けられ、該表示用メモリの１系列のビツト幅
と同じビツト数を有する情報設定回路と、 該情報設定回路に記憶される情報と上記表示用
メモリから読み出される記憶情報との演算を行な
う演算回路と、 該演算回路の動作を設定するレジスタ回路と、
上記表示用メモリの複数系列の動作を設定する表
示メモリ動作設定回路を設け、 該表示メモリ動作設定回路の設定情報によつ
て、上記表示用メモリの複数系列が同時に動作す
るか、もしくは、複数系列のうち任意の系列が動
作するかを設定し、上記演算回路にて、上記表示
用メモリの動作状態の系列の記憶情報と上記情報
設定回路に設定された情報との演算を行ない、上
記レジスタ回路で設定された演算動作による演算
結果を上記メモリ入出力回路の出力として上記演
算処理装置に供給するように構成した ことを特徴とする画像表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57071205A JPS58189690A (ja) | 1982-04-30 | 1982-04-30 | 画像表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57071205A JPS58189690A (ja) | 1982-04-30 | 1982-04-30 | 画像表示装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5091054A Division JPH0695272B2 (ja) | 1993-04-19 | 1993-04-19 | 画像表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58189690A JPS58189690A (ja) | 1983-11-05 |
| JPH0425554B2 true JPH0425554B2 (ja) | 1992-05-01 |
Family
ID=13453938
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57071205A Granted JPS58189690A (ja) | 1982-04-30 | 1982-04-30 | 画像表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58189690A (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60173589A (ja) * | 1984-02-20 | 1985-09-06 | 富士通株式会社 | メモリ読出し方式 |
| JPS60205584A (ja) * | 1984-03-30 | 1985-10-17 | 横河電機株式会社 | カラ−グラフイツクデイスプレイ装置 |
| JPS617882A (ja) * | 1984-06-21 | 1986-01-14 | 富士通テン株式会社 | 表示装置におけるビデオメモリ書込み器 |
| JPS6118992A (ja) * | 1984-07-05 | 1986-01-27 | 日本電気株式会社 | 表示制御装置 |
| DE3588174T2 (de) * | 1984-07-23 | 1998-06-10 | Texas Instruments Inc | Videosystem |
| JPS6155694A (ja) * | 1984-08-27 | 1986-03-20 | 富士通株式会社 | 色検出回路 |
| US6028795A (en) * | 1985-09-24 | 2000-02-22 | Hitachi, Ltd. | One chip semiconductor integrated circuit device having two modes of data write operation and bits setting operation |
| US5923591A (en) * | 1985-09-24 | 1999-07-13 | Hitachi, Ltd. | Memory circuit |
| US5448519A (en) * | 1984-10-05 | 1995-09-05 | Hitachi, Ltd. | Memory device |
| US5450342A (en) * | 1984-10-05 | 1995-09-12 | Hitachi, Ltd. | Memory device |
| JPS61267792A (ja) * | 1985-05-13 | 1986-11-27 | 株式会社ピーエフユー | メモリ読出し方式 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51844A (ja) * | 1974-06-20 | 1976-01-07 | Tokyo Broadcasting Syst | |
| JPS5329033A (en) * | 1976-08-31 | 1978-03-17 | Victor Co Of Japan Ltd | Display unit |
| JPS54157434A (en) * | 1978-06-02 | 1979-12-12 | Toshiba Corp | Memory system for digital color picture information |
| JPS55129387A (en) * | 1979-03-28 | 1980-10-07 | Nippon Telegraph & Telephone | Memory element |
| JPS5631154A (en) * | 1979-08-23 | 1981-03-28 | Victor Co Of Japan Ltd | Memory device |
-
1982
- 1982-04-30 JP JP57071205A patent/JPS58189690A/ja active Granted
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51844A (ja) * | 1974-06-20 | 1976-01-07 | Tokyo Broadcasting Syst | |
| JPS5329033A (en) * | 1976-08-31 | 1978-03-17 | Victor Co Of Japan Ltd | Display unit |
| JPS54157434A (en) * | 1978-06-02 | 1979-12-12 | Toshiba Corp | Memory system for digital color picture information |
| JPS55129387A (en) * | 1979-03-28 | 1980-10-07 | Nippon Telegraph & Telephone | Memory element |
| JPS5631154A (en) * | 1979-08-23 | 1981-03-28 | Victor Co Of Japan Ltd | Memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58189690A (ja) | 1983-11-05 |
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